EP3718143A1 - Composant electronique a heterojonction muni d'une couche barriere enterree amelioree - Google Patents

Composant electronique a heterojonction muni d'une couche barriere enterree amelioree

Info

Publication number
EP3718143A1
EP3718143A1 EP18827190.2A EP18827190A EP3718143A1 EP 3718143 A1 EP3718143 A1 EP 3718143A1 EP 18827190 A EP18827190 A EP 18827190A EP 3718143 A1 EP3718143 A1 EP 3718143A1
Authority
EP
European Patent Office
Prior art keywords
layer
electronic component
layers
concentration
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP18827190.2A
Other languages
German (de)
English (en)
Inventor
Yannick BAINES
Pascal Scheiblin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP3718143A1 publication Critical patent/EP3718143A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the invention relates to heterojunction electronic components provided with a buried barrier layer separating them from their substrate, and in particular the high-mobility electronic components provided with such a buried barrier layer.
  • An alternative for power switches, particularly at high frequencies, is the use of heterostructure field-effect transistors, and in particular the electron-mobility field-effect transistors.
  • a high electron mobility transistor includes the superposition of two semiconductor layers having different forbidden bands which form a quantum well at their interface. Electrons are confined in this quantum well to form a two-dimensional gas of electrons. For reasons of resistance to high voltage and temperature, these transistors are chosen so as to have a wide band of forbidden energy.
  • the transistors based on gallium nitride are very promising. Their forbidden energy bandwidth induces a higher critical electric field compared to conventional electronic materials, a high carrier saturation rate and good thermal and chemical stability.
  • the breakdown field of the gallium nitride can thus be greater than 2 ⁇ 10 6 V / cm, which makes it easy to produce compact transistors with breakdown voltages greater than 600 V.
  • the breakdown voltage / drain can easily be controlled by an appropriate distance between gate and drain.
  • such transistors allow very high current densities because of the very high electron mobility and the high electron density in the electron interface gas.
  • Such transistors are subject to the phenomenon of collapse of current. This phenomenon degrades the performance of the transistor following an overvoltage. The degradation may be characterized by an increase in on-state resistance or an offset of the threshold voltage of the transistor.
  • the phenomenon collapse is due to the trapping of carriers under an electric field, which can intervene for different energies and in different places of the transistor.
  • such transistors tend to trap electrons in the deep layers, such as the buffer layer.
  • Such trapped electrons act as parasitic grids by their electrostatic effect. These uncontrolled parasitic grids contribute to the depletion of the electron gas layer and therefore degrade its performance.
  • 10.1002 / pssa.201026270 discloses a horizontally conductive heterojunction transistor.
  • the transistor comprises a stack of a layer of GaN and a layer of AlN and AIGaN, at the interface of which an electron gas layer is formed.
  • a buried AlxGaN barrier layer is formed under the GaN layer.
  • This buried barrier layer thus separates the GaN layer from an AlN buffer layer.
  • Such a buried barrier layer forms a potential barrier at the conduction band under the quantum well containing the electron gas.
  • a potential barrier of more than 3eV is formed, thus limiting their injection to deeper layers.
  • Such a structure makes it possible at the same time to increase the confinement of the carriers in the quantum well and thus to allow an increased threshold, to reduce their injection towards the deep layers and thus to reduce the collapse effect of current, and also to allow increase the breakdown voltage of the transistor.
  • Such a buried barrier layer may, however, by design or doping trap carriers and participate in the depletion of the quantum well.
  • the invention aims to solve one or more of these disadvantages.
  • the invention thus relates to an electronic component as defined in the appended claims.
  • FIG 1 is a schematic sectional view of a stack of layers of semiconductor materials to form an electronic component provided with a barrier layer according to a first embodiment
  • FIG. 2 is a diagram representing the concentration of a chemical component in the thickness of a barrier layer according to a first variant
  • FIG. 3 is a diagram representing the concentration of a chemical component in the thickness of a barrier layer according to a second variant
  • FIG 4 is a schematic sectional view of a stack of layers of semiconductor materials to form an electronic component provided with a barrier layer according to a second embodiment
  • FIG. 5 is a diagram illustrating different concentrations of a chemical component in the alloy layers of the buried barrier for different configurations, as a function of depth;
  • FIG. 6 is a diagram illustrating the energies of the valence and conduction bands for the different configurations of FIG. 5, as a function of the depth;
  • FIG. 7 is a diagram illustrating the decimal logarithm of the electron concentration for the different configurations of FIG. 5, as a function of depth;
  • FIG. 8 is a diagram illustrating the energies of the valence and conduction bands for other configurations, as a function of the depth
  • FIG. 9 is a diagram illustrating the decimal logarithm of the electron concentration for the configurations of FIG. 8, as a function of depth;
  • FIG. 10 is a diagrammatic sectional view of an application of the first embodiment to a normally open type high electron mobility field effect transistor.
  • Figure 1 is a schematic sectional view of a stack 1 of layers of semiconductor materials to form an electronic component provided with a barrier layer according to a first embodiment.
  • the stack 1 of semiconductor materials comprises from bottom to top: a substrate 10, optionally one or more nucleation layers 11, optionally one or more transition layers 12, a buffer semiconductor layer 13, a buried barrier 2 , a channel layer 14 in semiconductor material, optionally an adaptation layer 15, and an upper layer 16 of semiconductor material.
  • the layers of semiconductor material 14 and 16 are superimposed in a manner known per se to form a layer of electron gas 17 at the interface or near the interface between these layers 14 and 16.
  • the substrate 10 may be an insulator or semiconductor intrinsic or doped silicon type.
  • the substrate 10 may for example be of silicon type with a mesh orientation (1 1 1).
  • the substrate 10 may also be silicon carbide, or sapphire.
  • the substrate 10 may have a thickness of about 650 miti, typically between 500 pm and 2 mm.
  • the nucleation layer 11 is typically formed of semiconductor material, for example of the III-N type, for example AlN, in order to allow a subsequent epitaxy of a III-N type semiconductor material over the substrate 10.
  • the transition layer 12 deposited in a manner known per se on the nucleation layer 1 1 serves as an intermediate between AIN to another type semiconductor material III-N.
  • the transition layer 12 allows in particular a mesh adaptation between AIN of the layer 1 1 and the layer 13 (typically GaN). Such a mesh adaptation makes it possible to manage the mechanical stresses in the layers.
  • the transition layer (or layers) 12 may typically be a ternary alloy of aluminum nitride such as an alloy of AIGaN.
  • the buffer layer 13 typically has a thickness of between 100 nm and 5 ⁇ m, typically 1 ⁇ m.
  • a layer is for example a GaN layer of unintentionally doped type, or having a carbon doping making it more insulating.
  • the layer of semiconductor material 14 (for example of the III-V type, for example element III nitride, typically GaN) for example has a thickness of between 30 and 500 nm, for example 100 nm.
  • the adaptation layer 15 is typically made of AlN, with for example a thickness typically between 0.5 nm and 1.5 nm.
  • the semiconductor material layer 16 is made of a material other than that of the layer 14 (for example of the III-V type, for example of element III ternary nitride, typically AIGaN or Hain) and has for example a thickness between 10 and 40 nm, for example 25 nm.
  • the material of the layer 16 is chosen to have a band gap greater than GaN.
  • the layers are epitaxially deposited with a Ga-face orientation.
  • the buried barrier 2 comprises an alternation:
  • layers 21, 23 and 25 of lll-N type ternary alloy semiconductor materials having an increasing concentration (with the depth) of one of the components of the alloy while approaching the substrate 10 or in other words a concentration increasing in the depth of the layer;
  • layers 22, 24 and 26 of lll-N type ternary alloy semiconductor materials having a decreasing concentration (with the depth) of one of the components of the alloy while approaching the substrate 10 or in other words a concentration decreasing in the depth of the layer.
  • the layers 21 to 26 are for example AIGaN, but it is also possible to consider other materials such as IhAIN or NnAIGaN.
  • use is made of an alternation of three layers with increasing concentration of one of the components of the alloy, and of three layers with decreasing concentration of one of the components of the alloy. A different number of such layers in the buried barrier 2 can of course be used.
  • the chemical bonds of the III-N materials form dipoles because of the shift of the barycenters of the positive and negative charges of the bond. While these dipoles are neutralized two by two in the volume of a layer of material III-N of homogeneous composition, according to the invention, polarization volumic charges are generated due to the continuous variation of the composition in the buried barrier. 2.
  • a network With the alternation of layers of semiconductor materials of ternary III-N alloys having a concentration of one of the materials of the increasing / decreasing alloy, a network is produced whose layers respectively accumulate polarization charges in volume, negative and positive respectively.
  • a network of junctions which can be described as head-to-spades pn, without extrinsic doping is formed.
  • This network of pn junctions has a tendency to block the electrons independently of the direction of polarization. Due to the absence of the need for extrinsic doping, it is not necessary to manage doping profiles, there is no risk of extrinsic contamination of the active layers for the electronic component, and it avoids a parasitic lateral conduction because the buried barrier is depleted.
  • the idea is therefore to provide a network of junctions forming potential barriers whose height is adjustable with the composition gradient, all of which can be sized to prevent any accumulation of carriers in the network, in particular electrons.
  • a pn-head junction network can be realized.
  • Such a buried barrier 2 preferably has a thickness at least equal to 100 nm, advantageously at least 200 nm, making the injection and the trapping of majority carriers in the deep layers (for example the buffer layer 13) more difficult.
  • the barrier 2 is advantageously directly contiguous against the lower face of the layer 14.
  • Such a buried barrier configuration 2 has a high potential barrier under the electron gas layer 17, to reduce the phenomenon of current collapse, one of whose components comes from electrons injected into the deep layers. (with for example a potential barrier greater than 1 eV). Moreover, such a buried barrier 2 can be completely depleted in order to avoid any parasitic lateral conduction under the layer of electron gas 17. The potential barrier can be maintained at a relatively high level (for example at most 2 eV ), without the buried barrier 2 inducing excessive depletion of the electron gas layer 17. In particular, even with a layer 14 of reduced thickness (typically at most 50nm), the confinement of the electron gas layer 17 is improved and the depletion in the channel layer 14 due to this barrier 2 is particularly reduced. In particular, such a buried barrier 2 is particularly advantageous with a carbon-doped GaN buffer layer 13 having a tendency to trap electrons.
  • the aluminum concentration may be alternated with layers having an aluminum concentration with a linear growth in the thickness and of layers having an aluminum concentration with a linear decrease in thickness, as illustrated in the diagram of Figure 2.
  • the aluminum concentration can be alternated between layers having an aluminum concentration with stepped growth in the thickness and layers having an aluminum concentration with stepped decay in the thickness, as illustrated in FIG. the diagram of Figure 3.
  • Figure 4 is a schematic sectional view of a stack 1 of semiconductor material layers to form an electronic component provided with a barrier layer according to a second embodiment.
  • the stack 1 of the second embodiment has the same configuration as the stack of the first embodiment, and differs from it only by the presence of a layer 18 of P-doped semiconductor material interposed between the buffer layer 13 and the buried barrier 2.
  • the layer 18 is here doped GaN P.
  • the layer 18 may for example have a P type doping with an acceptor concentration of between 5 * 10 16 cm -3 and 5 * 10 17 cm 3 , for example 10 17 cm 3 .
  • P-type doping can be performed with magnesium.
  • the layer 18 may for example have a thickness of between 50 and 250 nm, for example 200 nm.
  • Such a configuration makes it possible to create an additional potential barrier under the buried barrier 2, and also makes it possible to promote the total depletion of electrons in the buried barrier 2.
  • Such a layer 18 can also be used to compensate the electrons that could be accumulated at the bottom of the buffer layer 13.
  • the influence of different parameters on the operation of the buried barrier 2 will be studied. Simulations have thus been carried out with different configurations of the second embodiment.
  • the layer 14 is here in GaN, the layer 16 in AIGaN, and the layers 21 to 26 are in AIGaN.
  • Figure 5 is a diagram illustrating different concentrations of a chemical component in the buried barrier alloy layers for different configurations, as a function of depth.
  • FIG. 6 is a diagram illustrating the valence and conduction band energies as a function of depth, for the different configurations of FIG. 5.
  • FIG. 7 is a diagram illustrating the concentration of electrons as a function of depth, for different configurations of Figure 5.
  • the zero depth on the diagrams corresponds to the upper face of the layer 14 of GaN.
  • This layer 14 here has a thickness of 100 nm for the different configurations.
  • the curves in solid line correspond to a configuration of the state of the art, with a buried barrier consisting of a layer of AIGaN having a homogeneous concentration of 2.5% over its entire thickness (300nm).
  • the dash-dot curves correspond to a configuration with layers 21, 23 and 25 whose aluminum concentration increases linearly between 0 and 2.5% in their thickness, when approaching the substrate 10, and with layers 22, 24 and 26 whose aluminum concentration decreases linear way between 2.5% and 0% in their thickness, when approaching the substrate 10.
  • the dotted curves correspond to a configuration with layers 21, 23 and 25 whose aluminum concentration increases linearly between 0 and 5% in their thickness, when approaching the substrate 10, and with layers 22, 24 and 26 whose aluminum concentration decreases linearly between 5% and 0% in their thickness, when approaching the substrate 10.
  • the dashed lines correspond to a configuration with layers 21, 23 and 25 whose aluminum concentration increases linearly between 0 and 10% in their thickness, when approaching the substrate 10, and with layers 22, 24 and 26 whose aluminum concentration decreases linearly between 10% and 0% in their thickness, when approaching the substrate 10.
  • the layers 21 to 26 have respective thicknesses of 50 nm.
  • the various configurations according to the invention make it possible to have a relatively high conduction band energy, in particular with a potential barrier at least equal to 2 eV at the level of the upper part of the buried barrier.
  • the configuration shown in dash-points allows in particular to have a potential barrier value of about 2eV, at the top of the buried barrier.
  • Such a configuration also makes it possible to maintain a relatively high potential barrier value over the entire thickness of the buried barrier, which favors its complete depletion of electrons.
  • a lower concentration of the chosen material makes it possible to reduce the mechanical stresses related to the differences in mesh parameters of the ternary alloy having a variable composition.
  • the different configurations make it possible to keep a large concentration of electrons in the electron gas layer 17.
  • the buried barrier according to the invention thus slightly disturbs the layer of electron gas 17.
  • only the configuration according to the invention corresponding to the discontinuous curve shows a significant concentration of electrons in the buried barrier.
  • the concentration of electrons in the buried barrier is very small, or the buried barrier is completely depleted.
  • the minimum concentration of aluminum in the layers 21 to 26 is at most equal to 1%.
  • the maximum concentration of aluminum in the layers 21 to 26 is at least 2%, and preferably at most 10%, advantageously at most 5%.
  • the product of the maximum aluminum concentration of one of the layers 21 to 26 by its thickness is between 1 * 10 -9 and 3 * 10 9 .
  • Such a range promotes a complete depletion of the buried barrier 2.
  • the layers 21 to 26 each have a thickness of at most 60 nm, preferably 50 nm.
  • FIG. 8 is a diagram illustrating the energies of the valence and conduction bands as a function of depth, for another configuration according to the invention.
  • FIG. 9 is a diagram illustrating the concentration of electrons as a function of depth, for the configuration according to the invention of FIG. 8.
  • the solid line curve corresponds to a reference configuration of the state of the art, with a AIGaN buried barrier with a uniform aluminum concentration of 5%.
  • the dashed curve corresponds to a configuration with layers 21 to 26 having aluminum concentrations varying between 0 and 10%, with an average concentration of 5%.
  • the dashed line corresponds to a configuration with layers 21 to 26 having Aluminum concentrations varying between 0 and 5%, with an average concentration of 2.5%.
  • the zero depth on the diagrams corresponds to the upper face of the layer 14 of GaN.
  • the layer 14 here has a thickness of 50 nm.
  • the layer 14 is therefore less thick than for the configurations of FIG. 5.
  • the buried barrier for the two configurations illustrated in FIG. 8 has a thickness of 300 nm. From the diagram of FIG. 8, it can be seen that for the same average amount of aluminum as according to the state of the art, a configuration according to the invention makes it possible to raise the level of the barrier by 1.6 eV. It can also be seen that for a quantity that is half as much as in the state of the art, a configuration according to the invention makes it possible to maintain the barrier at the same level.
  • Such a stack 1 of semiconductor materials including a buried barrier 2 can be used for many types of electronic components. Such a stack 1 may in particular be used for the formation of horizontal conduction electronic components. With reference to FIG. 10, the application of such a stack 1 is illustrated to form a horizontal electronically conductive high-mobility field effect transistor 3.
  • the transistor 3 comprises in known manner conduction electrodes 31 and 32 disposed on the semiconductor layer 16. One of these electrodes will be designated as the source, the other electrode will be designated as the drain of the transistor 3.
  • a control gate 33 is positioned between the conduction electrodes 31 and 32. The control gate 33 is here formed in a recess passing through the layer 16. The transistor 3 is here of the normally open type. In the conducting state, the conduction under the gate 33 is of the MOS type, in the layer 14.
  • the source 31, the drain 32 and the control gate 33 are only illustrated schematically, their dimensions and their structures being able to differ strongly from one another. illustration of figure 5.
  • the application of the invention to such a transistor 3 makes it possible, in particular, to shift its threshold voltage towards positive values because of the increased confinement of the electrons of the layer 17.
  • the on-state resistance of such a transistor 3 is particularly reduced under the gate, for a normally open type recessed transistor. Indeed, the buried barrier 2 is close to the electron gas layer 17, which reduces the depth of the grid recess.
  • the static disorder under the gate 33 is also reduced in the absence of extrinsic doping that can contaminate the MOS channel formed in the on state.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

L'invention concerne un composant électronique (3), comprenant : - un substrat (10); -un empilement de deux couches (14,16) de matériaux semi-conducteurs différents, configurées pour former une couche de gaz d'électrons (17) au niveau ou à proximité de leur interface; - une barrière enterrée (2) formant une séparation entre le substrat (10) et ledit empilement; - la barrière enterrée (2) comprend : - une première couche (23) d'un alliage ternaire de matériau semi-conducteur de type III-N, présentant une concentration croissante d'une des espèces chimiques de l'alliage ternaire de la première couche en se rapprochant du substrat; - une deuxième couche (22) d'un alliage ternaire de matériau semi-conducteur de type III-N, formée sous la première couche et présentant une concentration décroissante d'une des espèces chimiques de l'alliage ternaire de la première couche en se rapprochant du substrat.

Description

COMPOSANT ELECTRONIQUE A HETEROJONCTION MUNI D’UNE COUCHE BARRIERE ENTERREE AMELIOREE
L’invention concerne les composants électroniques à hétérojonction munis d’une couche barrière enterrée les séparant de leur substrat, et en particulier les composants à haute mobilité électronique munis d’une telle couche barrière enterrée.
De nombreuses applications électroniques nécessitent dorénavant une amélioration de performances surtout dans l'électronique embarquée à destination de l'automobile et des transports terrestres, dans l'aéronautique, dans les systèmes médicaux ou dans des solutions domotiques par exemple. Ces applications nécessitent pour la plupart des commutateurs pour forte puissance fonctionnant dans des gammes de fréquences fréquemment supérieures au mégahertz.
Une alternative pour des commutateurs de puissance, notamment à hautes fréquences, est l'utilisation de transistors à effet de champ à hétérostructure, et en particulier les transistors à effet de champ à haute mobilité d'électrons.
Un transistor à haute mobilité d’électrons inclut la superposition de deux couches semi-conductrices ayant des bandes interdites différentes qui forment un puit quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d’électrons. Pour des raisons de tenue en haute tension et en température, ces transistors sont choisis de façon à présenter une large bande d'énergie interdite.
Parmi les transistors HEMT à large bande d’énergie interdite, les transistors à base de nitrure de gallium sont très prometteurs. Leur largeur de bande d’énergie interdite induit un champ électrique critique plus élevé comparé aux matériaux classiques de l’électronique, une vitesse de saturation élevée des porteurs et de bonnes stabilités thermique et chimique. Le champ de claquage du nitrure de gallium peut ainsi être supérieur à 2x106 V/cm, ce qui permet aisément de réaliser des transistors compacts avec des tensions de claquage supérieures à 600 V. Avec un transistor à conduction latérale, la tension de claquage grille/drain peut aisément être contrôlée par une distance appropriée entre grille et drain. De plus, de tels transistors permettent de très grandes densités de courant du fait de la très grande mobilité électronique et de la forte densité électronique dans le gaz d’électrons d’interface.
De tels transistors sont sujets au phénomène d’effondrement de courant. Ce phénomène dégrade les performances du transistor suite à une surtension. La dégradation peut se caractériser par une augmentation de la résistance à l’état passant ou par un décalage de la tension de seuil du transistor. Le phénomène d’effondrement est dû au piégeage de porteurs sous un champ électrique, qui peut intervenir pour différentes énergies et en différents endroits du transistor. En particulier, de tels transistors ont tendance à piéger des électrons dans les couches profondes, telles que la couche tampon. De tels électrons piégés agissent comme des grilles parasites par leur effet électrostatique. Ces grilles parasites non contrôlées participent à la déplétion de la couche de gaz d’électrons et dégradent donc ses performances.
Une solution connue pour réduire le phénomène du piégeage des électrons consiste à insérer une couche barrière enterrée entre les couches formant l’hétérojonction et le substrat ou la couche tampon du transistor. Le document publié par Yu et al intitulé‘improvement of breakdown characteristics in AIGaN/GaN/ AlxGaN HEMT based on a grading AlxGai-xN buffer layer’ dans la revue Physica Status Solidi A 207, No. 1 1 , 2593-2596 / DOI
10.1002/pssa.201026270, décrit un transistor à hétérojonction à conduction horizontale. Le transistor comprend un empilement d’une couche de GaN et d’une couche d’AIN et d’AIGaN, à l’interface desquels une couche de gaz d’électrons est formée. Une couche barrière enterrée en AlxGaN est formée sous la couche de GaN. Cette couche barrière enterrée sépare ainsi la couche de GaN d’une couche tampon en AIN. Une telle couche barrière enterrée forme une barrière de potentiel au niveau de la bande de conduction, sous le puits quantique contenant le gaz d’électrons. Ainsi, pour un électron présent dans la couche de gaz d’électrons, une barrière de potentiel de plus de 3eV est formée, limitant ainsi leur injection vers des couches plus profondes. Une telle structure permet à la fois d’augmenter le confinement des porteurs dans le puit quantique et ainsi permettre un seuil accru, de réduire leur injection vers les couches profondes et ainsi réduire l’effet d’effondrement de courant, et permet en outre d’augmenter la tension de claquage du transistor.
Une telle couche barrière enterrée peut cependant, de par sa conception ou son dopage piéger des porteurs et participer à l’appauvrissement du puit quantique.
L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un composant électronique, tel que défini dans les revendications annexées.
L’invention porte également sur les variantes des revendications dépendantes. L’homme du métier comprendra que chacune des caractéristiques des variantes des revendications dépendantes ou de la description peut être combinée indépendamment aux caractéristiques d’une revendication indépendante, sans pour autant constituer une généralisation intermédiaire. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-la figure 1 est une vue en coupe schématique d’un empilement de couches de matériaux semi-conducteur pour former un composant électronique muni d’une couche barrière selon un premier mode de réalisation ;
-la figure 2 est un diagramme représentant la concentration d’un composant chimique dans l’épaisseur d’une couche barrière selon une première variante ;
-la figure 3 est un diagramme représentant la concentration d’un composant chimique dans l’épaisseur d’une couche barrière selon une deuxième variante ;
-la figure 4 est une vue en coupe schématique d’un empilement de couches de matériaux semi-conducteur pour former un composant électronique muni d’une couche barrière selon un deuxième mode de réalisation ;
-la figure 5 est un diagramme illustrant différentes concentrations d’un composant chimique dans les couches d’alliage de la barrière enterrée pour différentes configurations, en fonction de la profondeur ;
-la figure 6 est un diagramme illustrant les énergies des bandes de valence et de conduction pour les différentes configurations de la figure 5, en fonction de la profondeur ;
-la figure 7 est un diagramme illustrant le logarithme décimal de la concentration en électrons pour les différentes configurations de la figure 5, en fonction de la profondeur ;
-la figure 8 est un diagramme illustrant les énergies des bandes de valence et de conduction pour d’autres configurations, en fonction de la profondeur ;
-la figure 9 est un diagramme illustrant le logarithme décimal de la concentration en électrons pour les configurations de la figure 8, en fonction de la profondeur ;
-la figure 10 est une vue en coupe schématique d’une application du premier mode de réalisation à un transistor à effet de champ à haute mobilité électronique de type normalement ouvert.
La figure 1 est une vue en coupe schématique d’un empilement 1 de couches de matériaux semi-conducteurs pour former un composant électronique muni d’une couche barrière selon un premier mode de réalisation.
L’empilement 1 de matériaux semi-conducteurs comporte de bas en haut : un substrat 10, éventuellement une ou plusieurs couches de nucléation 1 1 , éventuellement une ou plusieurs couches de transition 12, une couche semi- conductrice tampon 13, une barrière enterrée 2, une couche de canal 14 en matériau semi-conducteur, éventuellement une couche d’adaptation 15, et une couche supérieure 16 en matériau semi-conducteur.
Les couches en matériau semi-conducteur 14 et 16 sont superposées de façon connue en soi pour former une couche de gaz d’électrons 17 à l’interface ou à proximité de l’interface entre ces couches 14 et 16.
Le substrat 10 peut être un isolant ou un semiconducteur de type silicium intrinsèque ou dopé. Le substrat 10 pourra par exemple être de type silicium à orientation de maille (1 1 1 ). Le substrat 10 peut également être du carbure de silicium, ou du saphir. Le substrat 10 peut présenter une épaisseur de l'ordre de 650 miti, typiquement comprise entre 500 pm et 2mm.
La couche de nucléation 1 1 est typiquement formée en matériau semi- conducteur, par exemple de type lll-N, par exemple en AIN, afin de permettre une épitaxie ultérieure d’un matériau semi-conducteur de type lll-N au-dessus du substrat 10.
La couche de transition 12 déposée de façon connue en soi sur la couche de nucléation 1 1 sert d'intermédiaire entre AIN vers un autre matériau semi- conducteur de type lll-N. La couche de transition 12 permet notamment une adaptation de maille entre AIN de la couche 1 1 et la couche 13 (typiquement en GaN). Une telle adaptation de maille permet de gérer les contraintes mécaniques dans les couches. La couche (ou les couches) de transition 12 peut typiquement être en alliage ternaire de nitrure d’aluminium tel qu’un alliage d’AIGaN.
La couche tampon 13 présente typiquement une épaisseur comprise entre 100nm et 5pm, typiquement de 1 pm. Une telle couche est par exemple une couche en GaN de type non intentionnellement dopé, ou présentant un dopage au Carbone la rendant davantage isolante.
La couche en matériau semi-conducteur 14 (par exemple de type lll-V, par exemple en nitrure d’élément III, typiquement du GaN) présente par exemple une épaisseur comprise entre 30 et 500nm, par exemple de 100nm. La couche d’adaptation 15 est typiquement réalisée en AIN, avec par exemple une épaisseur typiquement comprise entre 0,5nm et 1 ,5nm.
La couche en matériau semi-conducteur 16 est en un autre matériau que celui de la couche 14 (par exemple de type lll-V, par exemple en nitrure ternaire d’élément III, typiquement du AIGaN ou de IhAIN) et présente par exemple une épaisseur comprise entre 10 et 40nm, par exemple de 25nm. Le matériau de la couche 16 est choisi pour présenter une bande interdite supérieure à celle du GaN.
Dans les exemples, les couches sont déposées par épitaxie avec une orientation Ga-face. La barrière enterrée 2 comprend une alternance:
-de couches 21 , 23 et 25 de matériaux semi-conducteurs en alliage ternaire de type lll-N présentant une concentration croissante (avec la profondeur) d’un des composants de l’alliage en se rapprochant du substrat 10 ou autrement dit une concentration croissante dans la profondeur de la couche ;
-de couches 22, 24 et 26 de matériaux semi-conducteurs en alliage ternaire de type lll-N présentant une concentration décroissante (avec la profondeur) d’un des composants de l’alliage en se rapprochant du substrat 10 ou autrement dit une concentration décroissante dans la profondeur de la couche.
Les couches 21 à 26 sont par exemple en AIGaN, mais on peut également envisager d’autres matériaux tels que IhAIN ou encore NnAIGaN. Dans l’exemple illustré, on utilise une alternance de trois couches à concentration croissante d’un des composants de l’alliage, et de trois couches à concentration décroissante d’un des composants de l’alliage. Un nombre différent de telles couches dans la barrière enterrée 2 peut bien entendu être utilisé.
Les liaisons chimiques des matériaux lll-N forment des dipôles en raison du décalage des barycentres des charges positives et négatives de la liaison. Alors que ces dipôles se neutralisent deux à deux dans le volume d’une couche de matériau lll-N de composition homogène, selon l’invention, on génère des charges volumiques de polarisation du fait de la variation continue de la composition dans la barrière enterrée 2.
Avec l’alternance de couches de matériaux semi-conducteurs d’alliages III- N ternaires ayant une concentration d’un des matériaux de l’alliage croissante/décroissante, on réalise un réseau dont les couches accumulent respectivement des charges de polarisation en volume, négatives et positives respectivement. On forme ainsi un réseau de jonctions pouvant être qualifiées de p-n tête-bêches, sans dopage extrinsèque. Ce réseau de jonctions p-n a une tendance à bloquer les électrons indépendamment du sens de polarisation. Du fait de l’absence de besoin de dopage extrinsèque, il n’est pas nécessaire de gérer des profils de dopages, on ne risque aucune contamination extrinsèque des couches actives pour le composant électronique, et on évite une conduction latérale parasite car la barrière enterrée est déplétée. L’idée est donc de réaliser un réseau de jonctions formant des barrières de potentiel dont la hauteur est réglable avec le gradient de composition, le tout pouvant être dimensionné pour éviter toute accumulation de porteurs dans le réseau, notamment d’électrons. Par exemple, avec un cristal lll-N de type Ga-face et avec une orientation satisfaisante de gradients d’AI dans des couches 21 à 26 en AlxGai-xN, on peut réaliser un tel réseau de jonctions p-n tête-bêches. Une telle barrière enterrée 2 présente de préférence une épaisseur au moins égale à 100nm, avantageusement au moins égale à 200nm, rendant l’injection et le piégeage de porteurs majoritaires dans les couches profondes (par exemple la couche tampon 13) plus difficile.
La barrière 2 est avantageusement directement accolée contre la face inférieure de la couche 14.
Avec une telle configuration de barrière enterrée 2, celle-ci présente une barrière de potentiel élevée sous la couche de gaz d’électrons 17, pour réduire le phénomène d’effondrement de courant dont une des composantes provient d’électrons injectés dans les couches profondes (avec par exemple une barrière de potentiel supérieure à 1 eV). Par ailleurs, une telle barrière enterrée 2 peut être intégralement déplétée afin d’éviter toute conduction latérale parasite sous la couche de gaz d’électrons 17. La barrière de potentiel peut être maintenue à un niveau relativement élevé (par exemple au plus de 2 eV), sans pour autant que la barrière enterrée 2 n’induise une déplétion excessive de la couche de gaz d’électrons 17. En particulier, même avec une couche 14 d’épaisseur réduite (typiquement au plus de 50nm), le confinement de la couche de gaz d’électrons 17 est amélioré et la déplétion dans la couche de canal 14 due à cette barrière 2 est particulièrement réduite. En particulier, une telle barrière enterrée 2 s’avère particulièrement avantageuse avec une couche tampon 13 en GaN dopée au Carbone, ayant une tendance à piéger des électrons.
On peut par exemple moduler la concentration en Aluminium dans les différentes couches de la barrière enterrée 2. En particulier, selon une variante, la concentration en Aluminium peut connaître une alternance de couches présentant une concentration en Aluminium avec une croissance linéaire dans l’épaisseur et de couches présentant une concentration en Aluminium avec une décroissance linéaire dans l’épaisseur, comme illustré dans le diagramme de la figure 2.
Dans une autre variante, la concentration en Aluminium peut connaître une alternance de couches présentant une concentration en Aluminium avec une croissance en escalier dans l’épaisseur et de couches présentant une concentration en Aluminium avec une décroissance en escalier dans l’épaisseur, comme illustré dans le diagramme de la figure 3.
Différentes configurations de couches de la barrière enterrée 2 seront détaillées par la suite.
La figure 4 est une vue en coupe schématique d’un empilement 1 de couches de matériaux semi-conducteurs pour former un composant électronique muni d’une couche barrière selon un deuxième mode de réalisation. L’empilement 1 du deuxième mode de réalisation présente la même configuration que l’empilement du premier mode de réalisation, et ne diffère de celui-ci que par la présence d’une couche 18 de matériau semi-conducteur dopé P, interposée entre la couche tampon 13 et la barrière enterrée 2. La couche 18 est ici en GaN dopé P. La couche 18 peut par exemple présenter un dopage de type P avec une concentration d’accepteurs comprise entre 5*1016 cm-3 et 5 * 1017 cm 3, par exemple de 1017 cm 3. Le dopage de type P pourra être réalisé avec du Magnésium.
La couche 18 peut par exemple présenter une épaisseur comprise entre 50 et 250nm, par exemple de 200nm.
Une telle configuration permet de créer une barrière de potentiel supplémentaire sous la barrière enterrée 2, et permet également de favoriser la déplétion totale d’électrons dans la barrière enterrée 2. Plus l’épaisseur de la couche 18 est élevée, plus la barrière de potentiel apportée par celle-ci est élevée. Une telle couche 18 peut également être utilisée pour compenser les électrons qui pourraient être accumulés au fond de la couche tampon 13.
L’influence de différents paramètres sur le fonctionnement de la barrière enterrée 2 va être étudiée. Des simulations ont ainsi été effectuées avec différentes configurations du deuxième mode de réalisation. La couche 14 est ici en GaN, la couche 16 en AIGaN, et les couches 21 à 26 sont en AIGaN.
La figure 5 est un diagramme illustrant différentes concentrations d’un composant chimique dans les couches d’alliage de la barrière enterrée pour différentes configurations, en fonction de la profondeur. La figure 6 est un diagramme illustrant les énergies des bandes de valence et de conduction en fonction de la profondeur, pour les différentes configurations de la figure 5. La figure 7 est un diagramme illustrant la concentration en électrons en fonction de la profondeur, pour les différentes configurations de la figure 5.
La profondeur nulle sur les diagrammes correspond à la face supérieure de la couche 14 de GaN. Cette couche 14 présente ici une épaisseur de 100nm pour les différentes configurations.
Les courbes en trait plein correspondent à une configuration de l’état de la technique, avec une barrière enterrée constituée d’une couche d’AIGaN présentant une concentration homogène de 2,5% sur toute son épaisseur (300nm).
Les courbes en tirets-points correspondent à une configuration avec des couches 21 , 23 et 25 dont la concentration en aluminium croît de façon linéaire entre 0 et 2,5% dans leur épaisseur, lorsqu’on se rapproche du substrat 10, et avec des couches 22, 24 et 26 dont la concentration en aluminium décroît de façon linéaire entre 2,5% et 0% dans leur épaisseur, lorsqu’on se rapproche du substrat 10.
Les courbes en pointillés correspondent à une configuration avec des couches 21 , 23 et 25 dont la concentration en aluminium croît de façon linéaire entre 0 et 5% dans leur épaisseur, lorsqu’on se rapproche du substrat 10, et avec des couches 22, 24 et 26 dont la concentration en aluminium décroît de façon linéaire entre 5% et 0% dans leur épaisseur, lorsqu’on se rapproche du substrat 10.
Les courbes en trait discontinu correspondent à une configuration avec des couches 21 , 23 et 25 dont la concentration en aluminium croît de façon linéaire entre 0 et 10% dans leur épaisseur, lorsqu’on se rapproche du substrat 10, et avec des couches 22, 24 et 26 dont la concentration en aluminium décroît de façon linéaire entre 10% et 0% dans leur épaisseur, lorsqu’on se rapproche du substrat 10.
Dans les différentes configurations selon l’invention, les couches 21 à 26 présentent des épaisseurs respectives de 50nm.
Comme illustré à la figure 6, les différentes configurations selon l’invention permettent de disposer d’une énergie de bande de conduction relativement élevée, avec notamment une barrière de potentiel au moins égale à 2 eV au niveau de la partie supérieure de la barrière enterrée. La configuration illustrée en tirets-points permet notamment de disposer d’une valeur de barrière de potentiel d’environ 2eV, au niveau de la partie supérieure de la barrière enterrée. Une telle configuration permet également de maintenir une valeur de barrière de potentiel relativement élevée sur toute l’épaisseur de la barrière enterrée, ce qui favorise sa déplétion complète d’électrons. Ainsi, on peut soit garder une concentration moyenne élevée du matériau de l’alliage choisi (ici l’Aluminium) pour maximiser la barrière de potentiel, soit réduire la concentration moyenne de ce matériau pour maintenir le niveau de la barrière de potentiel, tout en favorisant une croissance par épitaxie des couches de la barrière enterrée : une plus faible concentration du matériau choisi permet de réduire les contraintes mécaniques liées aux différences de paramètres de maille de l’alliage ternaire présentant une composition variable.
Comme illustré à la figure 7, les différentes configurations permettent de conserver une grande concentration d’électrons dans la couche de gaz d’électrons 17. La barrière enterrée selon l’invention perturbe ainsi peu la couche de gaz d’électrons 17. Par ailleurs, seule la configuration selon l’invention correspondant à la courbe en trait discontinu fait apparaître une concentration notable d’électrons dans la barrière enterrée. Pour les autres configurations selon l’invention, la concentration d’électrons dans la barrière enterrée est très réduite, voire la barrière enterrée est intégralement déplétée. Avantageusement, la concentration minimale en Aluminium dans les couches 21 à 26 est au plus égale à 1 %. Avantageusement, la concentration maximale en Aluminium dans les couches 21 à 26 est au moins égale à 2%, et de préférence au plus égale à 10%, avantageusement au plus de 5%.
Avantageusement, le produit de la concentration maximale en Aluminium d’une des couches 21 à 26 par son épaisseur est compris entre 1 * 10-9 et 3 * 10 9. Une telle gamme favorise une déplétion complète de la barrière enterrée 2.
Avantageusement, les couches 21 à 26 présentent chacune une épaisseur au plus de 60nm, de préférence de 50nm.
La figure 8 est un diagramme illustrant les énergies des bandes de valence et de conduction en fonction de la profondeur, pour une autre configuration selon l’invention. La figure 9 est un diagramme illustrant la concentration en électrons en fonction de la profondeur, pour la configuration selon l’invention de la figure 8. La courbe en trait plein correspond à une configuration de référence de l’état de la technique, avec une barrière enterrée en AIGaN présentant une concentration homogène en Aluminium de 5%. La courbe en trait discontinu correspond à une configuration avec des couches 21 à 26 présentant des concentrations en Aluminium variant entre 0 et 10%, avec une concentration moyenne de 5%. La courbe en pointillés correspond à une configuration avec des couches 21 à 26 présentant des concentrations en Aluminium variant entre 0 et 5%, avec une concentration moyenne de 2,5%.
La profondeur nulle sur les diagrammes correspond à la face supérieure de la couche 14 de GaN. Par rapport aux configurations de la figure 5, la couche 14 présente ici une épaisseur de 50nm. La couche 14 est donc moins épaisse que pour les configurations de la figure 5. La barrière enterrée pour les deux configurations illustrées à la figure 8 présente une épaisseur de 300nm. Du diagramme de la figure 8, on constate que pour une même quantité moyenne d’Aluminium que selon l’état de la technique, une configuration selon l’invention permet de relever le niveau de la barrière de 1 ,6 eV. On constate également que pour une quantité moyenne moitié moindre que selon l’état de la technique, une configuration selon l’invention permet de maintenir la barrière au même niveau.
Du diagramme de la figure 9, on peut déduire que pour une même quantité moyenne d’Aluminium que selon l’état de la technique, une configuration selon l’invention permet de disposer de la même concentration en électrons. On constate également que pour une quantité moyenne moitié moindre que selon l’état de la technique, une configuration selon l’invention permet quasiment d’obtenir une déplétion d’électrons sous la couche de gaz d’électrons 17. Une telle barrière perturbe alors peu la couche de gaz d’électrons 17.
Un tel empilement 1 de matériaux semi-conducteurs incluant une barrière enterrée 2 peut être utilisé pour de nombreux types de composants électroniques. Un tel empilement 1 peut notamment être utilisé pour la formation de composants électroniques à conduction horizontale. En référence à la figure 10, on illustre l’application d’un tel empilement 1 pour former un transistor à effet de champ à haute mobilité électronique 3 à conduction horizontale.
Le transistor 3 comporte de façon connue en soi des électrodes de conduction 31 et 32 disposées sur la couche semi conductrice 16. L'une de ces électrodes sera désignée comme la source, l'autre électrode sera désignée comme le drain du transistor 3. Une grille de commande 33 est positionnée entre les électrodes de conduction 31 et 32. La grille de commande 33 est ici formée dans un renfoncement traversant la couche 16. Le transistor 3 est donc ici du type normalement ouvert. A l’état passant, la conduction sous la grille 33 est de type MOS, dans la couche 14. La source 31 , le drain 32 et la grille de commande 33 sont illustrés uniquement schématiquement, leurs dimensions et leurs structures pouvant différer fortement de l'illustration de la figure 5.
L’application de l’invention à un tel transistor 3 permet notamment de décaler sa tension de seuil vers des valeurs positives du fait du confinement accru des électrons de la couche 17. La résistance à l’état passant d’un tel transistor 3 est particulièrement réduite sous la grille, pour un transistor de type normalement ouvert à renfoncement. En effet, la barrière enterrée 2 est proche de la couche de gaz d’électrons 17, ce qui permet de réduire la profondeur du renfoncement de grille. Par ailleurs, on réduit également le désordre statique sous la grille 33 en absence de dopage extrinsèque pouvant contaminer le canal MOS formé à l’état passant.

Claims

REVENDICATIONS
1 . Composant électronique (3), comprenant :
-un substrat (10) ;
-un empilement de deux couches (14,16) de matériaux semi-conducteurs différents, configurées pour former une couche de gaz d’électrons (17) au niveau ou à proximité de leur interface ;
-une barrière enterrée (2) formant une séparation entre le substrat (10) et ledit empilement ;
Caractérisé en ce que la barrière enterrée (2) comprend :
-une première couche (23) d’un alliage ternaire de matériau semi-conducteur de type lll-N, présentant une concentration croissante d’une des espèces chimiques de l’alliage ternaire de la première couche en se rapprochant du substrat ;
-une deuxième couche (22) d’un alliage ternaire de matériau semi-conducteur de type lll-N, formée sous la première couche et présentant une concentration décroissante d’une des espèces chimiques de l’alliage ternaire de la première couche en se rapprochant du substrat.
2. Composant électronique (3) selon la revendication 1 , dans lequel ladite première couche présente une concentration moyenne au plus égale à 5% de son espèce chimique présentant une concentration croissante et ladite deuxième couche présente une concentration moyenne au plus égale à 5% de son espèce chimique présentant une concentration décroissante.
3. Composant électronique (3) selon la revendication 1 ou 2, dans lequel l’espèce chimique présentant une concentration croissante dans la première couche (23) est de l’aluminium, et dans lequel l’espèce chimique présentant une concentration décroissante dans la deuxième couche (22) est de l’aluminium.
4. Composant électronique (3) selon la revendication 3, dans lequel la concentration minimale en aluminium dans la première couche (23) est au plus de 1 % et dans lequel la concentration maximale en aluminium dans la première couche est au moins égale à 2 %.
5. Composant électronique (3) selon la revendication 3 ou 4, dans lequel la concentration maximale en aluminium dans la première couche (23) est au plus de 5 %.
6. Composant électronique (3) selon l’une quelconque des revendications 3 à 5, dans lequel lesdites première et deuxième couches (23, 22) sont en AIGaN.
7. Composant électronique (3) selon la revendication 6, dans lequel le produit de la concentration maximale en aluminium de la première couche (23) par son épaisseur est compris entre 1 * 10-9 et 3 * 10-9.
8. Composant électronique (3) selon l’une quelconque des revendications précédentes, dans lequel les premières et deuxièmes couches (23,22) sont de type non intentionnellement dopé.
9. Composant électronique (3) selon l’une quelconque des revendications précédentes, dans lequel la barrière enterrée (2) est positionnée à une distance inférieure à 100 nm de l’interface entre les deux couches (14,16) de matériaux semi-conducteurs formant la couche de gaz électrons (17).
10. Composant électronique (3) selon l'une quelconque des revendications précédentes, dans lequel la barrière enterrée (2) présente une épaisseur au moins égale à 100nm.
11. Composant électronique (3) selon l'une quelconque des revendications précédentes, dans lequel la barrière enterrée (2) présente une alternance de plusieurs premières et deuxièmes couches.
12. Composant électronique (3) selon la revendication 10, dans lequel lesdites premières et deuxièmes couches présentent chacune une épaisseur au plus égale à 60nm.
13. Composant électronique (3) selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième couches (23, 22) sont suffisamment fines pour ne pas accumuler d’électrons dans la barrière enterrée.
14. Composant électronique (3) selon l'une quelconque des revendications précédentes, dans lequel ladite barrière enterrée (2) est en contact avec l’empilement des deux couches de matériaux semi-conducteurs formant la couche de gaz électrons (17).
15. Composant électronique (3) selon l'une quelconque des revendications précédentes, comprenant en outre une couche de matériau semi-conducteur (18) à dopage de type P disposée entre la barrière enterrée (2) et le substrat (10).
EP18827190.2A 2017-11-28 2018-11-26 Composant electronique a heterojonction muni d'une couche barriere enterree amelioree Pending EP3718143A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1761295A FR3074359A1 (fr) 2017-11-28 2017-11-28 Composant electronique a heterojonction muni d'une couche barriere enterree amelioree
PCT/FR2018/052983 WO2019106272A1 (fr) 2017-11-28 2018-11-26 Composant electronique a heterojonction muni d'une couche barriere enterree amelioree

Publications (1)

Publication Number Publication Date
EP3718143A1 true EP3718143A1 (fr) 2020-10-07

Family

ID=61258393

Family Applications (1)

Application Number Title Priority Date Filing Date
EP18827190.2A Pending EP3718143A1 (fr) 2017-11-28 2018-11-26 Composant electronique a heterojonction muni d'une couche barriere enterree amelioree

Country Status (4)

Country Link
US (1) US20210126118A1 (fr)
EP (1) EP3718143A1 (fr)
FR (1) FR3074359A1 (fr)
WO (1) WO2019106272A1 (fr)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220328680A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328425A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328673A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328424A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
WO2022217415A1 (fr) * 2021-04-12 2022-10-20 Innoscience (Suzhou) Technology Co., Ltd. Dispositif à semi-conducteur et son procédé de fabrication
CN114551573A (zh) * 2022-02-24 2022-05-27 电子科技大学 一种氮化镓p沟道器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010238752A (ja) * 2009-03-30 2010-10-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP6018360B2 (ja) * 2010-12-02 2016-11-02 富士通株式会社 化合物半導体装置及びその製造方法
WO2013137476A1 (fr) * 2012-03-16 2013-09-19 次世代パワーデバイス技術研究組合 Substrat à semi-conducteur multicouches, élément à semi-conducteur et leur procédé de fabrication
JP2015115371A (ja) * 2013-12-09 2015-06-22 古河電気工業株式会社 窒化物半導体装置およびその製造方法、並びに電界効果トランジスタおよびダイオード
CN108400159B (zh) * 2018-01-25 2020-08-25 厦门市三安集成电路有限公司 具有多量子阱高阻缓冲层的hemt外延结构及制备方法
CN112490243B (zh) * 2019-09-12 2023-09-12 联华电子股份有限公司 三维半导体结构及其制作方法

Also Published As

Publication number Publication date
US20210126118A1 (en) 2021-04-29
FR3074359A1 (fr) 2019-05-31
WO2019106272A1 (fr) 2019-06-06

Similar Documents

Publication Publication Date Title
EP3718143A1 (fr) Composant electronique a heterojonction muni d'une couche barriere enterree amelioree
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d'électrons amélioré
EP2736079B1 (fr) Procédé de fabrication d'un transistor à hétérojonction de type normalement bloqué
EP2736078B1 (fr) Transistor bidirectionnel à haute mobilité électronique
EP3117465B1 (fr) Transistor a effet de champ et a heterojonction.
FR3050869A1 (fr) Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
EP3203527A1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
WO2017072249A1 (fr) Transistor a effet de champ a rendement et gain optimise
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
EP0522952B1 (fr) Transistor à effet de champ, à couches minces de barrière et couche mince dopée
EP3127160B1 (fr) Couche tampon optimisée pour transistor a effet de champ a haute mobilité
EP3826072A1 (fr) Transistor a gaz d'electrons, dispositif monobloc comportant au moins deux transistors en cascode et procedes de fabrication associes
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
EP3467867B1 (fr) Procede de fabrication d'un composant electronique a heterojonction muni d'une couche barriere enterree
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
WO2018115699A2 (fr) Transistor hemt normalement bloqué à canal contraint
EP3542401B1 (fr) Composant électronique à hétérojonction à haute mobilité électronique
FR3083647A1 (fr) Transistor a heterojonction de type normalement ouvert a resistance de passage reduite
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
EP4084085A1 (fr) Dispositif microélectronique
FR3132385A1 (fr) Transistor à effet de champ à gaz d’électrons bidimensionnel à grilles latérales
WO2020035644A1 (fr) Transistor a haute mobilite electronique
FR2922045A1 (fr) Transistor a forte mobilite electronique et son procede de fabrication

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20200527

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

AX Request for extension of the european patent

Extension state: BA ME

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

17Q First examination report despatched

Effective date: 20220316