EP3555924A1 - Procede de fabrication d'un dispositif comprenant une couche de materiau iii-n avec des defauts de surface - Google Patents

Procede de fabrication d'un dispositif comprenant une couche de materiau iii-n avec des defauts de surface

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EP3555924A1
EP3555924A1 EP17822597.5A EP17822597A EP3555924A1 EP 3555924 A1 EP3555924 A1 EP 3555924A1 EP 17822597 A EP17822597 A EP 17822597A EP 3555924 A1 EP3555924 A1 EP 3555924A1
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EP
European Patent Office
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layer
dielectric
iii
dielectric material
layers
Prior art date
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EP17822597.5A
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Matthew Charles
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Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the field of the invention is that of devices based on semiconductor material III-V, such as for example GaN. This type of material is of particular interest for applications of electronic components that can be high-power transistors or diodes.
  • semiconductor materials III-V are materials composed of one or more elements of column III (boron, gallium, aluminum, indium, etc.) and column V (arsenic, antimony, phosphorus, etc.). ) of the periodic table of Mendeleev, such as gallium arsenide, indium arsenide, gallium nitride.
  • the present invention relates more specifically to devices comprising materials III-N for example GaN, AlGaN, or all alloys AlxGayln ( -x - y ) N with x and y between 0 and 1 inclusive.
  • the Applicant has demonstrated the effect of surface defects related to the nature of type III-N material and in particular GaN, such as so-called "inverted pyramid” type defects on the breakdown voltage of a device using this type of material.
  • FIG. 1 illustrates the type of "inverted pyramid” type defect thanks to an electron microscopy image still commonly referred to as "SEM” for “Scanning Electron Microscopy", of a GaN material which has been grown from an Si substrate.
  • SEM scanning Electron Microscopy
  • FIG. 2 illustrates the evolution of the breakdown voltage as a function of the surface of a device and the number of surface defects that it comprises for a GaN material which has been grown from an Si substrate. .
  • Other research teams have demonstrated the harmful effect of such defects and in particular have described such defects in GaN on silicon substrates: SL Selvaraj, T. Suzue, Egawa T., Applied Physics Express 2, p1 1 1005 (2009)),
  • CMP Certical Mechanical Planarization
  • Chemical Mechanical Polishing is a process of smoothing and planarizing surfaces combining chemical and mechanical actions (a mixture of etching chemical and mechanical polishing to free abrasive). Mechanical lapping alone causes too much damage to surfaces and wet etching alone does not provide good planarization. The chemical reactions being isotropic, they attack the materials indifferently in all directions.
  • the "CMP” process combines both effects at the same time;
  • the Applicant proposes a solution for filling crystallographic surface defects that may be of "inverted pyramid" type in III-N materials, to prevent these defects have an impact on the devices incorporating them.
  • the subject of the present invention is a method of manufacturing a device comprising at least one layer made of a semiconductor material III-N having surface defects of crystallographic growth and a substrate, said process comprising:
  • a barrier layer of a second material III-N on the surface of a layer made of a first III-N semiconductor material, said second III-N material having a gap between the valence band and the conduction band; more important than the gap between the valence band and the conduction band of said first material III-N;
  • This barrier layer is deposited conformably to the layer of a first material that can be considered as the main layer.
  • the barrier layer may have a thickness of a few tens of nanometers.
  • the contact may be an ohmic contact and / or a contact
  • the material III-N can meet the formula
  • the deposition of the dielectric layer is a deposition conforming to the surface of the layer of semiconductor material of material III-N, it makes it possible to fill the surface defects, in order to make contacts which support the fact of possibly being positioned on it. look.
  • This layer is intended to withstand a voltage that can be applied between a surface contact and the substrate.
  • the surface defects may typically be of the "inverted pyramid" type, which may have sizes of the order of one micron.
  • the method comprises depositing a first passivation layer in a first dielectric material and depositing a second layer of a second dielectric material.
  • the method further comprises depositing a third layer of a third dielectric material.
  • the method comprises an operation of selective etching of a dielectric material with respect to another dielectric material.
  • the first dielectric material is identical to the third dielectric material.
  • the semiconductor material is GaN or AIGaN or AlN.
  • the barrier layer may typically have a thickness of the order of a few tens of nanometers.
  • the main layer may typically have a thickness of several microns, for example 2 microns.
  • the second semiconductor material is AIGaN or AlN, the first material being GaN.
  • the dielectric material or materials are chosen from the following materials: SiO x , AlN, Al 2 O 3 , SiN y .
  • the first dielectric layer is SiN
  • the second dielectric layer is Si0 2 .
  • the first dielectric layer is SiN
  • the second dielectric layer is Si0 2
  • the third dielectric layer is SiN.
  • the dielectric material layer or the set of layers of dielectric materials has a thickness greater than one micron, the defect can typically have a defect depth of the order of 800 nm.
  • the substrate is made of silicon.
  • the substrate is separated from the layer of a III-N semiconductor material by at least one buffer layer.
  • the thickness of the buffer layer may be of the order of several microns. It can also have a thickness of 2 microns, or 5 to 6 microns, the thickness of the so-called main layer being of the same order.
  • the substrate is made of silicon
  • a set of buffer layers comprises a nucleation layer of AlN, then one or more layers of GaN, or AIGaN, or AlN, or other buffer layers on the basis of materials.
  • III-N the material of the layer made of a semiconductor material being GaN.
  • the layer (s) of dielectric material (s) is (are) produced by a low-pressure chemical vapor deposition (LPCVD) operation.
  • LPCVD low-pressure chemical vapor deposition
  • the layer (s) of dielectric material (s) is (are) produced by an atomic thin film deposition (ALD) operation.
  • ALD atomic thin film deposition
  • the layer (s) of dielectric material (s) is (are) produced by an operation of chemical vapor deposition of organometallic (MOCVD).
  • the layer (s) of dielectric material (s) is (are) produced by a plasma enhanced chemical vapor deposition (PECVD) operation.
  • PECVD plasma enhanced chemical vapor deposition
  • the invention also relates to the device obtained according to the method of the present invention.
  • the invention also relates to a method for manufacturing a transistor comprising the method of the invention and also to the object of the transistor obtained by said method of manufacturing said transistor.
  • the invention also relates to a method of manufacturing a diode comprising the method of the invention and also to the diode object obtained by said method of manufacturing said diode.
  • FIG. 1 illustrates the image of a defect of the "inverted pyramid” type produced by electron microscopy, still commonly referred to as “SEM” for “Scanning Electron Microscopy”;
  • FIG. 2 illustrates the evolution of the breakdown voltage as a function of the surface of a device and the number of surface defects it comprises;
  • FIG. 3 illustrates simulations produced by the Applicant which show that with a GaN layer on a Si substrate showing the effect of "inverted pyramid" type defects on the generated electric fields;
  • FIG. 4 illustrates the evolution of the "inverted pyramid" type of defect density as a function of wafer curvature, both of which are typically modified by the quality of the GaN layers;
  • FIG. 5 schematizes a structure of a device comprising a substrate, for example made of silicon, a layer of GaN semiconductor material having surface defects of the "inverted pyramid" type, of the prior art;
  • FIGS. 6a to 6f illustrate the main steps of a method of manufacturing a device according to the invention
  • FIG. 7 illustrates a transistor obtained according to the method of the invention.
  • the method of the present invention addresses the manufacture of devices comprising a layer of III-N material having surface defects resulting from its crystalline growth, this layer being intended to support a contact. It may be an ohmic contact and / or a Schottky contact. The impact of such faults is illustrated below in the context of a transistor.
  • FIG. 5 thus schematizes a device of the prior art comprising a substrate, for example made of silicon 10, a buffer layer 20, a layer 30 of GaN semiconductor material having surface defects of the "inverted pyramid" type, a dielectric layer 40 a contact 50, said dielectric is not located in the defect at the contact (and conferring a structural difference with respect to the device obtained according to the method of the invention).
  • This figure highlights the problem generated by the surface defect represented by a "flash" E and illustrating a problem of premature breakdown. Typically with a voltage of 600V, this phenomenon can be observed with a total thickness structure of 3.6 ⁇ (1.8 ⁇ of buffer layer 20 and 1.8 ⁇ of GaN layer 30). Indeed, the electric field is high around the defect, which will lead to premature failure.
  • the method of the invention relates to the production of a device comprising at least one layer of material III-N that can in particular be on the surface of a silicon substrate, and limiting.
  • an intermediate layer is produced on the surface of the silicon substrate in order to then make the layer of III-N material.
  • this layer may be AIN or AIGaN, it may also be a set of buffer layers having different stoichiometries of the same alloy, without limitation
  • the set of layers may typically comprise a total thickness of between 100 nm and 10 ⁇ .
  • the surface defects present in the layer of material III-N are filled with at least one dielectric.
  • the Applicant hereinafter describes an example comprising the successive deposits of several dielectric materials so as to be able to benefit from selective etching behaviors, thus making it possible to master very well the stopping of the etching operation.
  • a layer 301 of GaN material is produced on the surface of a set 200 of AlN and AlGaN buffer layers, themselves made on the surface of a Si substrate 100, as illustrated in FIG. 6a.
  • a barrier layer 302 which may be made of AIGaN or AlN or other variants of III-V materials and has a gap greater than that of the GaN material, is produced in a standard manner on the surface of the GaN layer.
  • the barrier layer may typically have a thickness of between 3 nm and 50 nm, the thickness of the GaN layer being typically between 100 nm and 6 ⁇ m.
  • a lower layer 401 of SiN with a thickness of between 10 nm and 10,000 nm, preferably between 100 nm and 200 nm
  • the "inverted pyramid" type defects are thus filled by SiN of Si0 2 and SiN.
  • the lower layer 401 in SiN makes it possible to ensure very good control of the stop of the etching of the layer 402 of Si0 2 .
  • the upper layer 403 of SiN is thick. All the thicknesses must make it possible to fill the defects to their full depth.
  • the minimum thickness of the layers and in particular that of the intermediate layer of SiO 2 is dependent on the variations in thickness induced by the thinning process of the upper layer 403.
  • the removal by CMP of 1 ⁇ of these layers can induce variations in their thickness of the order of +/- 70 nm (+ / - ⁇ ) - These variations in thickness removed cause certain areas of the barrier layer (for example oxide Si0 2 ) to be reached before the other zones during the CMP process.
  • CMP Chemical Mechanical Planarization
  • the minimum thickness of the barrier layer (e ar -min) is:
  • the layer underlying the barrier layer is not partially thinned.
  • e ox > (V ox / V ni t) ⁇ ⁇ ⁇ . If we consider a nitride film with a mean thickness of 1 ⁇ , an average thickness removed of 1 ⁇ , a non-homogeneity of removal of +/- 70 nm, an oxide removal rate of 200 nm / min and a nitride removal rate of 50 nm / min, a minimum thickness of the barrier layer of 280 nm is calculated.
  • the "CMP" type operation is performed to obtain a flat surface, free from surface defects, as illustrated in FIG. 6c, which shows that the layer 402 is used as a stop layer of the CMP operation.
  • a selective etching step is then carried out to remove the remaining SiO 2 .
  • the layers 401, 402 and 403 are locally removed as shown in FIG. 6e. More precisely, the layer 401 is etched into SiN in the zone in which the ohmic contacts will be formed.
  • the layer 402 for example of SiO 2, is etched directly before the etching of the SiN layer 401 with either wet etching or dry etching.
  • the ohmic contact is made.
  • the dielectric is well present in the defects, as illustrated by zone Z in FIG. 6f and the metal 500 can be deposited on it. Since the holes formed by the defects generally occupy a very small percentage of the total area, filling them with one or more dielectric materials does not modify the conduction behavior of the entire device.
  • the dielectric (s) avoids (s) premature failure because there is no increased electric field at the point of the defect.
  • the electric field goes around the defect. Unlike the phenomenon illustrated in Figure 5, in which case, the electric field is high around the defect, which will cause premature failure.
  • Atomic Layer Deposition is a process for the deposition of atomic thin films. The principle consists of exposing a surface successively to different chemical precursors in order to obtain ultra-thin layers. It is used in the semiconductor industry. The interest of the ALD technique is to be able to make a monolayer on a surface having a very strong aspect ratio (depressions and bumps). Notably because the CVD reaction takes place directly on the surface, on a monolayer of adsorbed precursor gases
  • MOCVD Organometallic vapor phase epitaxy (EPVOM), also known as MOVPE (metalorganic vapor phase epitaxy or MOCVD - metalorganic chemical vapor deposition, a more general term) is a crystalline growth technique in which the elements to be deposited, in the form of organometallic compounds or hydrides, are fed to the monocrystalline substrate by a carrier gas.
  • PECVD Plasma-Enhanced Chemical Vapor Deposition (PECVD) is a process used to deposit thin layers on a substrate from a gaseous (vapor) state. Chemical reactions take place during the process after the formation of a plasma from the reactor gases. Plasma is generally created from this gas by an electric discharge that can be generated from radio frequency sources (13.56 MHz), microwaves (2.45 GHz) or by a continuous electrical discharge between two electrodes.
  • the LPCVD process may be favored, the ALD process being slower, the PECVD process being of lower quality, and the MOCVD process being more rare for SiN or SiO 2.
  • the "inverted pyramid" type surface defects occupy a very small proportion of the surface area of the III-INI material layer (less than 1/1 ⁇ 10 6 at a density of 1 / mm 2 ), they can be filled with at least one insulating dielectric, in order to stop these defects affecting the breakdown voltage, which contributes to greatly increase the efficiency of large devices such as GaN on silicon wafers.
  • the production of components such as power transistors comprises the deposition of a dielectric layer on the surface of the layers based on material III-N
  • the method of the present invention thus remains in this type of technological sector, since it comprises a similar step of deposition of thicker dielectric (of the order of 150 nm for example without use of CMP process at this stage). This then has no effect on the fragility of the wafer (unlike thick layers of GaN or AIGaN that would be attacked by a "CMP" process).
  • FIG. 7 illustrates an exemplary transistor of the invention comprising a substrate 100 made of silicon, a set of buffer layers 200, a layer 301 of GaN, a barrier layer 302 made of AIGaN, a passivation dielectric layer 400, an ohmic contact (source) 501, a gate 502 and an ohmic contact (drain) 503.

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Abstract

L'invention concerne un procédé de fabrication d'un dispositif comprenant au moins une couche en un matériau semiconducteur III-N présentant des défauts surfaciques de croissance cristallographique et un substrat, ledit procédé comprenant : - le dépôt d'une couche barrière en un second matériau III-N à la surface d'une couche en un premier matériau semiconducteur III-N, ledit second matériau III-N présentant un gap entre la bande de valence et la bande de conduction plus important que le gap entre la bande de valence et la bande de conduction dudit premier matériau III-N; - les dépôts d'au moins deux couches de matériaux diélectriques différents à la surface de ladite couche de matériau semiconducteur en matériau III-N et remplissant lesdits défauts surfaciques de croissance cristallographique; - une opération de gravure « CMP » définissant un ensemble de matériaux; - la réalisation d'au moins un contact à la surface dudit ensemble de matériaux. Le dispositif peut être un transistor. Le procédé peut avantageusement comprendre plusieurs dépôts de matériaux diélectriques pouvant être du SiN et du SiO2.

Description

Procédé de fabrication d'un dispositif comprenant une couche de matériau lll-N avec des défauts de surface
Le domaine de l'invention est celui des dispositifs à base de matériau semiconducteur lll-V, comme par exemple le GaN. Ce type de matériau revêt un intérêt notamment pour des applications de composants électroniques pouvant être des transistors de forte puissance ou des diodes.
De manière générale, les matériaux semiconducteurs lll-V sont des matériaux composés d'un ou plusieurs éléments de la colonne III (bore, gallium, aluminium, indium, etc. ) et de la colonne V (arsenic, antimoine, phosphore, etc. ) du tableau périodique de Mendeleïev, tels que l'arséniure de gallium, arséniure d'indium, nitrure de gallium.
La présente invention concerne plus précisément les dispositifs comprenant des matériaux lll-N par exemple GaN, AIGaN, ou tous les alliages AlxGayln( -x-y)N avec x et y compris entre 0 et 1 inclus.
Il est actuellement développé des transistors de puissance réalisés à partir de la croissance de GaN sur silicium et pour lesquels, il est important d'éviter les défauts qui réduisent la tension de claquage. Ce type de dispositifs à haute puissance doivent pouvoir généralement fonctionner avec des tensions de 600V ou au-dessus, et passer des courants jusqu'à 100 ou même 200A. Ceci nécessite des dispositifs de surface importante et présentant néanmoins une faible densité de défauts (par exemple 1 /cm2) pour ne pas être dommageable au rendement dudit dispositif.
Le Demandeur a mis en évidence l'effet des défauts de surface liés à la nature de matériau de type lll-N et notamment de GaN, tels que des défauts dit de type « pyramide inversée » sur la tension de claquage d'un dispositif utilisant ce type de matériau.
La figure 1 illustre le type de défaut de type « pyramide inversée » grâce à une image réalisée par microscopie électronique encore couramment dénommé « SEM » pour « Scanning Electron Microscopy », d'un matériau GaN dont on a réalisé la croissance à partir d'un substrat en Si.
La figure 2 illustre l'évolution de la tension de claquage en fonction de la surface d'un dispositif et du nombre de défauts de surface qu'il comporte pour un matériau GaN dont on a réalisé la croissance à partir d'un substrat en Si. D'autres équipes de recherche ont mis en évidence l'effet néfaste de tels défauts et ont notamment décrits de tels défauts dans du GaN sur des substrats de silicium : S. L. Selvaraj, T. Suzue, T. Egawa, Applied Physics Express 2, p1 1 1005 (2009)),
Le Demandeur a également effectué des travaux de simulations de ces défauts, comme représenté sur la figure 3. Ces simulations montrent que, sans aucun effet secondaire, la géométrie du défaut est suffisante pour induire des champs électriques près de 3 fois plus élevés que ceux générés dans les couches exemptes de défauts, conduisant à une perte de performances II serait envisageable d'avoir recours à différentes options pour répondre au problème précité mais ces dernières présenteraient les inconvénients mentionnés ci-après :
- première option : augmenter de manière notable l'épaisseur totale de la structure afin de réduire l'effet. Cependant en augmentant l'épaisseur de matériau de type GaN, on augmente également la fragilité du composant ainsi que celle du coût de fabrication ; cette augmentation risque aussi de fragiliser les plaques, et d'obliger l'utilisation de substrats plus épais, qui seront moins compatibles avec les procédés de fabrication de transistors ;
- deuxième option : procéder au dépôt d'une couche relativement épaisse en matériau lll-N puis de procéder à une opération de gravure de type « CMP » pour éliminer les défauts de surface. Néanmoins, les opérations de type « CMP » ne sont pas très bien maîtrisées dans ce type de matériau, cette option conduisant également à augmenter la fragilité du composant ainsi que celle du coût de fabrication.
De manière générale, le procédé dit « CMP » pour "Chemical Mechanical Planarization" ou "Chemical Mechanical Polishing" (planarisation ou polissage mécano chimique) est un procédé de lissage et de planarisation des surfaces combinant des actions chimiques et mécaniques (un mélange de gravure chimique et de polissage mécanique à abrasif libre). Le rodage mécanique seul cause trop de dégâts sur les surfaces et la gravure humide seule ne permet pas d'obtenir une bonne planarisation. Les réactions chimiques étant isotropiques, elles attaquent les matériaux indifféremment dans toutes les directions. Le procédé « CMP » combine les deux effets en même temps ;
- troisième option : réduire la qualité cristalline du GaN, (avec par exemple une baisse de la température de déposition de la couche de nucléation d'AIN sur le substrat silicium) de manière à réduire les défauts de surface de type « pyramide inversée », mais dans ce cas, les substrats ont tendance à se courber comme le montre la figure 4. Les contraintes de fabrication imposées concernant généralement la tolérance autour des courbures de plaquette autorisées (soit généralement : +/- 50 m), ne permettent pas d'envisager de telles solutions.
Dans ce contexte, le Demandeur propose une solution permettant de combler des défauts de surface cristallographiques pouvant être de type « pyramide inversée » dans des matériaux lll-N, permettant d'éviter que ces défauts aient un impact sur les dispositifs les incorporant.
Plus précisément, la présente invention a pour objet un procédé de fabrication d'un dispositif comprenant au moins une couche en un matériau semiconducteur lll-N présentant des défauts surfaciques de croissance cristallographique et un substrat, ledit procédé comprenant :
- le dépôt d'une couche barrière en un second matériau lll-N à la surface d'une couche en un premier matériau semiconducteur III- N, ledit second matériau lll-N présentant un gap entre la bande de valence et la bande de conduction plus important que le gap entre la bande de valence et la bande de conduction dudit premier matériau lll-N ;
- les dépôts d'au moins deux couches de matériaux diélectriques différents à la surface de ladite couche barrière de matériau semiconducteur en matériau lll-N et remplissant lesdits défauts surfaciques de croissance cristallographique ;
- une opération de gravure « CMP » définissant un ensemble de matériaux ;
- la réalisation d'au moins un contact à la surface dudit ensemble de matériaux.
Cette couche barrière est déposée de manière conforme à la couche en un premier matériau pouvant être considérée comme couche principale. Typiquement la couche barrière peut présenter une épaisseur de quelques dizaines de nanomètres.
Le contact peut être un contact ohmique et /ou un contact
Schottky.
Selon l'invention, le matériau lll-N peut répondre à la formule
AlxGayln( -x-y)N avec x et y compris entre 0 et 1 inclus.
Le dépôt de la couche de diélectrique est un dépôt conforme à la surface de la couche de matériau semiconducteur en matériau lll-N, il permet de remplir les défauts surfaciques, afin de réaliser des contacts qui supportent le fait d'être éventuellement positionnés dessus en regard. Cette couche est destinée à supporter une tension susceptible d'être appliquée entre un contact en surface et le substrat. Les défauts surfaciques peuvent typiquement être de type « pyramide inversée », pouvant présenter des tailles de l'ordre du micron.
Selon des variantes de l'invention, le procédé comprend le dépôt d'une première couche de passivation en un premier matériau diélectrique et le dépôt d'une seconde couche en un second matériau diélectrique.
Selon des variantes de l'invention, le procédé comprend en outre le dépôt d'une troisième couche en un troisième matériau diélectrique.
Selon des variantes de l'invention, le procédé comprend une opération de gravure sélective d'un matériau diélectrique par rapport à un autre matériau diélectrique.
Selon des variantes de l'invention, le premier matériau diélectrique est identique au troisième matériau diélectrique.
Selon des variantes de l'invention, le matériau semiconducteur est en GaN ou en AIGaN ou en AIN.
La couche barrière peut typiquement présenter une épaisseur de l'ordre de quelques dizaines de nanomètres. La couche principale peut typiquement présenter une épaisseur de plusieurs microns par exemple 2 microns.
Selon des variantes de l'invention, le second matériau semiconducteur est en AIGaN ou AIN, le premier matériau étant en GaN.
Selon des variantes de l'invention, le ou les matériaux diélectriques sont choisis parmi les matériaux suivants : SiOx, AIN, Al203, SiNy. Selon des variantes de l'invention, la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en Si02.
Selon des variantes de l'invention, la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en Si02, la troisième couche de diélectrique est en SiN.
Selon des variantes de l'invention, la couche de matériau diélectrique ou l'ensemble de couches de matériaux diélectriques présente une épaisseur supérieure à un micron, le défaut pouvant typiquement présenter une profondeur de défaut de l'ordre de 800 nm.
Selon des variantes de l'invention, le substrat est en silicium.
Selon des variantes de l'invention, le substrat est séparé de la couche en un matériau semiconducteur lll-N, par au moins une couche tampon.
L'épaisseur de la couche tampon peut être de l'ordre de plusieurs microns. Elle peut aussi bien présenter une épaisseur de 2 microns, ou de 5 à 6 microns, l'épaisseur de la couche dite principale étant du même ordre.
Selon des variantes de l'invention, le substrat est en silicium, un ensemble de couches tampons comprend une couche de nucléation en AIN, puis une ou plusieurs couches de GaN, ou AIGaN, ou AIN, ou autres couches tampons sur la base de matériaux lll-N, le matériau de la couche en un matériau semiconducteur étant en GaN.
Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur à basse pression (LPCVD).
Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt de couches minces atomiques (ALD).
Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur d'organométalliques (MOCVD).
Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur assisté par plasma (PECVD).
L'invention a aussi pour objet le dispositif obtenu selon le procédé de la présente invention. L'invention a aussi pour objet un procédé de fabrication d'un transistor comprenant le procédé de l'invention et aussi pour objet le transistor obtenu par ledit procédé de fabrication dudit transistor.
L'invention a encore pour objet un procédé de fabrication d'une diode comprenant le procédé de l'invention et aussi pour objet la diode obtenue par ledit procédé de fabrication de ladite diode.
L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles :
- la figure 1 illustre l'image d'un défaut de type « pyramide inversée » réalisée par microscopie électronique encore couramment dénommé « SEM » pour « Scanning Electron Microscopy ;
- la figure 2 illustre l'évolution de la tension de claquage en fonction de la surface d'un dispositif et du nombre de défauts de surface qu'il comporte ;
- la figure 3 illustre des simulations réalisées par le Demandeur qui montrent qu'avec une couche GaN sur un substrat Si montrant l'effet des défauts de type « pyramide inversée » sur les champs électriques générés ;
- la figure 4 illustre l'évolution de la densité de défauts de type « pyramide inversée » en fonction de la courbure de wafer, les deux étant modifiées typiquement par la qualité des couches GaN ;
- la figure 5 schématise une structure d'un dispositif comprenant un substrat par exemple en silicium, une couche de matériau semiconducteur en GaN présentant des défauts de surface de type « pyramide inversée », de l'art antérieur ;
- les figures 6a à 6f illustrent les principales étapes d'un procédé de fabrication d'un dispositif selon l'invention ;
- la figure 7 illustre un transistor obtenu selon le procédé de l'invention. De manière générale, le procédé de la présente invention adresse la fabrication de dispositifs comprenant une couche de matériau lll-N présentant des défauts de surface résultant de sa croissance cristalline, cette couche étant destinée à supporter un contact. Il peut s'agir d'un contact ohmique et/ou d'un contact Schottky. L'impact de tels défauts est illustré ci- après dans le cadre d'un transistor.
La figure 5 schématise ainsi un dispositif de l'art antérieur comprenant un substrat par exemple en silicium 10, une couche tampon 20, une couche 30 de matériau semiconducteur en GaN présentant des défauts de surface de type « pyramide inversée », une couche de diélectrique 40 un contact 50, ledit diélectrique n'étant pas situé dans le défaut au niveau du contact (et conférant une différence structurelle par rapport au dispositif obtenu selon le procédé de l'invention). Cette figure met en évidence le problème généré par le défaut de surface représenté par un « éclair » E et illustrant un problème de claquage prématuré. Typiquement avec une tension de 600V, ce phénomène peut être observé avec une structure d'épaisseur totale de 3,6 μηι (1 ,8 μηι de couche tampon 20 et 1 ,8 μηι de couche 30 de GaN) En effet, le champ électrique est élevé autour du défaut, ce qui entraînera une défaillance prématurée.
Pour pallier le problème mentionné ci-dessus, le procédé de l'invention concerne la réalisation d'un dispositif comportant au moins une couche de matériau lll-N pouvant notamment être à la surface d'un substrat en silicium, et ce de manière non limitative.
Généralement, on réalise une couche intermédiaire dite couche tampon, à la surface du substrat de silicium pour pouvoir réaliser ensuite la couche en matériau lll-N.
Typiquement, cette couche peut être en AIN ou AIGaN, il peut également s'agir d'un ensemble de couches tampons présentant des stoechiométries différentes du même alliage, de manière non limitative
L'ensemble des couches peut typiquement comprendre une épaisseur totale comprise entre 100 nm et 10 μηι.
Selon, le procédé de la présente invention on remplit les défauts de surface présents dans la couche de matériau lll-N par au moins un diélectrique. Avantageusement, on peut utiliser un ensemble de couches de diélectriques.
Il peut s'agir avantageusement d'une première couche inférieure de SiN, d'une seconde couche intermédiaire dite couche d'arrêt de Si02 et d'une troisième couche supérieure encore appelée couche superficielle de SiN.
Le Demandeur décrit ci-après un exemple comportant les dépôts successifs de plusieurs matériaux diélectriques de manière à pouvoir bénéficier de comportements sélectifs à la gravure, permettant ainsi de maîtriser très bien l'arrêt de l'opération de gravure.
Exemple de procédé selon l'invention :
Première étape :
On réalise une couche 301 de matériau GaN à la surface d'un ensemble 200 de couches tampons en AIN et AIGaN, elles-mêmes réalisées à la surface d'un substrat 100 en Si, comme illustré en figure 6a.
On réalise de manière standard à la surface de la couche de GaN, un couche dite barrière 302 pouvant être en AIGaN ou en AIN ou en d'autres variantes de matériaux lll-V et présentant un gap plus élevé que celui du matériau GaN, cette couche barrière peut typiquement présenter une épaisseur comprise entre 3 nm et 50 nm, l'épaisseur de la couche en GaN étant typiquement comprise entre 100nm et 6 μηι. Deuxième étape :
On procède à la réalisation des couches successives suivantes de diélectrique :
- une couche inférieure 401 de SiN, d'épaisseur comprise entre 10nm et 10000 nm, de préférence comprise entre 100 nm et 200 nm
- une couche intermédiaire 402 de SiO2 d'épaisseur d'au moins 50 nm ;
- une couche supérieure 403 de SiN d'épaisseur comprise entre typiquement 1 μηι et 5 μηπ,
comme illustré en figure 6b. Les défauts de type « pyramide inversée » sont ainsi remplis par du SiN du Si02 et du SiN. La couche inférieure 401 en SiN permet d'assurer un très bon contrôle de l'arrêt de la gravure de la couche 402 de Si02. La couche supérieure 403 de SiN est épaisse. L'ensemble des épaisseurs doit permettre de remplir les défauts sur toute leur profondeur.
Il est à noter que l'épaisseur minimale des couches et notamment celle de la couche intermédiaire en Si02 (encore dénommée ci-après couche d'arrêt d'amincissement) est dépendante des variations d'épaisseur induites par le procédé d'amincissement de la couche supérieure 403.
Par exemple, pour des couches de nitrure de silicium déposées de 1 μηι, l'enlèvement par CMP (Chemical Mechanical Planarization) de 1 μηι de ces couches peut induire des variations de leur épaisseur de l'ordre de +/- 70 nm (+/-ΔΟΜΡ)- Ces variations d'épaisseur enlevée font que certaines zones de la couche d'arrêt (par exemple oxyde Si02) sont atteintes avant les autres zones lors du procédé de CMP.
Il convient donc de connaître la vitesse d'enlèvement Vsuperficieiie (vitesse d'enlèvement de la couche superficielle par exemple νηίί pour le nitrure) et la vitesse d'enlèvement Varrêt (vitesse d'enlèvement de la couche d'arrêt par exemple Vox pour l'oxyde) de ces procédés pour la couche supérieure à amincir (par exemple de l'ordre de 50 nm/min pour le nitrure) et la couche d'arrêt (par exemple de l'ordre de 200 nm/min pour l'oxyde).
Dans le cas où l'on veut un retrait total de la couche superficielle de nitrure (avec mise à nu de toute la surface de la couche d'arrêt), par exemple, si l'on veut graver la couche d'arrêt par certaine voie chimique sèche, l'homme de l'art sait estimer l'épaisseur minimale de la couche d'arrêt.
En effet les premières zones de la couche d'arrêt atteintes par l'amincissement sont amincies à la vitesse Vox alors que le reste de la couche superficielle continue d'être aminci à la vitesse νηίί. :
- soit esup-ini l'épaisseur moyenne initiale de la couche superficielle ;
- soit eeni l'épaisseur moyenne enlevée de cette couche superficielle par le procédé de CMP spécifique à la couche superficielle (par exemple nitrure) ; SOit Δθθη| = een| + ΔοΜΡ■ ©sup-ini
L'épaisseur minimale de la couche d'arrêt (ear-min) est :
Sar-min = (Varret /^superficielle ) Δβ βη|.
Ainsi la couche sous-jacente à la couche d'arrêt n'est pas partiellement amincie.
Dans le présent exemple, eox > (Vox /Vnit) Δββηι. Si l'on considère un film de nitrure d'épaisseur moyenne 1 μηπ, une épaisseur moyenne enlevée de 1 μηπ, une non-homogénéité d'enlèvement de +/- 70 nm, une vitesse d'enlèvement d'oxyde de 200 nm/min et une vitesse d'enlèvement de nitrure de 50 nm/min, on calcule une épaisseur minimale de la couche d'arrêt de 280 nm.
Troisième étape :
On procède à l'opération de type « CMP » pour obtenir une surface plane, exempte de défauts de surface, comme illustré en figure 6c, qui met en évidence que la couche 402 est utilisée comme couche d'arrêt de l'opération CMP. On procède ensuite à une étape de gravure sélective pour enlever le SiO2 qui reste. Quatrième étape :
On procède au dépôt localisé d'une couche de résine 600, comme illustré en figure 6d, afin de définir une zone destinée à recevoir un contact métallique. Cinquième étape :
Par une opération de lithographie on vient retirer localement les couches 401 , 402 et 403 comme montré en figure 6e. Plus précisément on vient graver la couche 401 en SiN dans la zone dans laquelle les contacts ohmiques seront formés.
La couche 402 par exemple de SiO2 est gravée directement avant la gravure de la couche 401 de SiN avec soit une gravure humide, soit une gravure sèche.
Sixième étape :
Le contact ohmique est réalisé. Le diélectrique est bien présent dans les défauts, comme illustré par la zone Z en figure 6f et le métal 500 peut être déposé dessus. Comme les trous constitués par les défauts occupent généralement un très petit pourcentage de la surface totale, les remplir avec un ou des matériaux diélectriques ne modifie pas le comportement de conduction de l'ensemble du dispositif.
Ainsi, le ou les diélectrique(s) évite(nt)une défaillance prématurée, car il n'y a pas de champ électrique accru au point du défaut. Le champ électrique passe autour du défaut. Contrairement au phénomène illustré en figure 5, cas dans lequel, le champ électrique est élevé autour du défaut, ce qui entraînera une défaillance prématurée.
Afin de réaliser le dépôt ou les dépôts de couches diélectriques, les différentes techniques suivantes peuvent être employées :
LPCVD : Low Pressure Chemical Vapor Déposition
Dans le cas des dépôts CVD à basse pression ou LPCVD ALD : L'Atomic Layer Déposition (ALD) est un procédé de dépôt de couches minces atomiques. Le principe consiste à exposer une surface successivement à différents précurseurs chimiques afin d'obtenir des couches ultra-minces. Il est utilisé dans l'industrie des semi-conducteurs. L'intérêt de la technique ALD est de pouvoir faire une monocouche sur une surface présentant un très fort rapport d'aspect (des creux et des bosses). Notamment car la réaction de CVD se déroule directement à la surface, sur une monocouche de gaz précurseurs adsorbés
MOCVD : L'épitaxie en phase vapeur aux organométalliques (EPVOM, aussi connue sous les acronymes anglophones MOVPE — metalorganic vapor phase epitaxy ou MOCVD — metalorganic chemical vapor déposition, terme plus général) est une technique de croissance cristalline dans laquelle les éléments à déposer, sous forme d'organométalliques ou d'hydrures, sont amenés vers le substrat monocristallin par un gaz vecteur. PECVD : Le dépôt chimique en phase vapeur assisté par plasma (ou PECVD, pour Plasma-Enhanced Chemical Vapor Déposition en anglais) est un procédé utilisé pour déposer des couches minces sur un substrat à partir d'un état gazeux (vapeur). Des réactions chimiques se déroulent au cours du processus après la formation d'un plasma à partir des gaz du réacteur. Le plasma est généralement créé à partir de ce gaz par une décharge électrique pouvant être générée à partir de sources radio- fréquences (13,56 MHz), micro-ondes (2,45 GHz) ou par une décharge électrique continue entre deux électrodes.
Typiquement on peut privilégier le procédé LPCVD, le procédé ALD étant plus lent, le procédé PECVD étant de plus basse qualité, et le procédé MOCVD plus rare pour SiN ou Si02.
De manière générale, parce que les défauts de surface de type « pyramide inversée » occupent une très faible proportion de la surface de la couche en matériau III- INI (moins de 1 /1 x106 pour une densité de 1 /mm2), ils peuvent être remplis avec au moins un diélectrique isolant, afin d'arrêter ces défauts affectant la tension de claquage, ce qui contribue à augmenter grandement le rendement de grands dispositifs par exemple de GaN sur des wafer de silicium.
Actuellement, la réalisation de composants tels que des transistors de puissance, comprend le dépôt d'une couche de diélectrique sur la surface des couches à base de matériau lll-N, le procédé de la présente invention reste ainsi dans ce type de filière technologique, puisqu'il comporte une étape similaire de dépôt de diélectrique plus épaisse (de l'ordre de 150 nm par exemple sans utilisation de procédé CMP à cette étape). Cela n'a alors aucun effet sur la fragilité de la tranche (contrairement à des couches épaisses couches de GaN ou AIGaN qui seraient attaquées pas un procédé « CMP »).
La figure 7 illustre un exemple de transistor de l'invention comprenant un substrat 100 en silicium, un ensemble de couches tampon 200, une couche 301 de GaN, une couche barrière 302 en AIGaN, une couche diélectrique de passivation 400, un contact ohmique (source) 501 , une grille 502 et un contact ohmique (drain) 503.

Claims

REVENDICATIONS
1 . Procédé de fabrication d'un dispositif comprenant au moins une couche en un matériau semiconducteur lll-N présentant des défauts surfaciques de croissance cristallographique et un substrat, ledit procédé comprenant :
- le dépôt d'une couche barrière en un second matériau lll-N à la surface d'une couche en un premier matériau semiconducteur lll-N, ledit second matériau lll-N présentant un gap entre la bande de valence et la bande de conduction plus important que le gap entre la bande de valence et la bande de conduction dudit premier matériau lll-N ;
- les dépôts d'au moins deux couches de matériaux diélectriques différents à la surface de ladite couche de matériau semiconducteur en matériau lll-N et remplissant lesdits défauts surfaciques de croissance cristallographique ;
- une opération de gravure « CMP » définissant un ensemble de matériaux ;
- la réalisation d'au moins un contact à la surface dudit ensemble de matériaux.
2. Procédé selon la revendication 1 , comprenant :
- le dépôt d'une première couche de passivation en un premier matériau diélectrique ;
- le dépôt d'une seconde couche en un second matériau diélectrique.
3. Procédé selon la revendication 2, comprenant en outre le dépôt d'une troisième couche en un troisième matériau diélectrique.
4. Procédé selon l'une des revendications 2 ou 3, comprenant une opération de gravure sélective d'un matériau diélectrique par rapport à un autre matériau diélectrique.
5. Procédé selon la revendication 3, dans lequel le premier matériau diélectrique est identique au troisième matériau diélectrique.
6. Procédé selon l'une des revendications 1 à 5, dans lequel le matériau semiconducteur est en GaN ou en AIGaN ou en AIN.
7. Procédé selon l'une des revendications 1 à 6, dans lequel le second matériau semiconducteur est en AIGaN ou en AIN, le premier matériau étant en GaN.
8. Procédé selon l'une des revendications 1 à 7, dans lequel le ou les matériaux diélectriques sont choisis parmi les matériaux suivants : SiOx, AIN, Al203, SiNy.
9. Procédé selon l'une des revendications 1 à 8, dans lequel la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en Si02.
10. Procédé selon la revendication 3, dans lequel la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en
Si02, la troisième couche de diélectrique est en SiN.
1 1 . Procédé selon l'une des revendications 1 à 10, dans lequel la couche de matériau diélectrique ou l'ensemble de couches de matériaux diélectriques présente une épaisseur supérieure à un micron.
12. Procédé selon l'une des revendications 1 à 1 1 , dans lequel le substrat est en silicium.
13. Procédé dans lequel le substrat est séparé de la couche en un matériau semiconducteur lll-N, par au moins une couche tampon.
14. Procédé selon la revendication 13, dans lequel le substrat est en silicium et un ensemble de couches tampons comprend une couche de nucléation en AIN, puis une ou plusieurs couches de GaN ou AIGaN ou AIN, ou autres couches tampons sur la base de matériaux lll-N, le matériau de la couche en un matériau semiconducteur étant en GaN.
15. Procédé selon l'une des revendications 1 à 14, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur à basse pression (LPCVD).
1 6. Procédé selon l'une des revendications 1 à 14, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt de couches minces atomiques (ALD).
17. Procédé selon l'une des revendications 1 à 1 6, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur d'organométalliques (MOCVD).
18. Procédé selon l'une des revendications 1 à 14, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur assisté par plasma (PECVD).
19. Dispositif obtenu par le procédé selon l'une des revendications
1 à 18.
20. Procédé de fabrication d'un transistor comprenant le procédé selon l'une des revendications 1 à 18.
21 . Transistor obtenu selon le procédé de la revendication 2.
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