EP2873093A1 - Dispositif de test electrique d'interconnexions d'un dispositif microelectronique - Google Patents

Dispositif de test electrique d'interconnexions d'un dispositif microelectronique

Info

Publication number
EP2873093A1
EP2873093A1 EP13736567.2A EP13736567A EP2873093A1 EP 2873093 A1 EP2873093 A1 EP 2873093A1 EP 13736567 A EP13736567 A EP 13736567A EP 2873093 A1 EP2873093 A1 EP 2873093A1
Authority
EP
European Patent Office
Prior art keywords
test
substrate
interconnection elements
elements
electrical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP13736567.2A
Other languages
German (de)
English (en)
Inventor
Haykel Ben Jamaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of EP2873093A1 publication Critical patent/EP2873093A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/20—Modifications of basic electric elements for use in electric measuring instruments; Structural combinations of such elements with such instruments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/20—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by the properties tested or measured, e.g. structural or electrical properties
    • H10P74/207—Electrical properties, e.g. testing or measuring of resistance, deep levels or capacitance-voltage characteristics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/27—Structural arrangements therefor
    • H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers

Definitions

  • the present application relates to the field of electrical test devices for interconnection elements in a microelectronic device making it possible to check the electrical continuity and / or the electrical characteristics of the interconnection elements passing through a support, in particular vertical type interconnection elements or TSVs, as well as a method of electrical testing of interconnection elements.
  • connection elements of the type commonly called “TSV” (TSV for "Through Silicon Via” or through silicon) are generally provided. These connection elements at least partially cross the thickness of a substrate and optionally one or more plates or supports stacked above this substrate.
  • a TSV interconnection element is generally formed of at least one conductive portion passing through a support, for example a substrate or a chip or a plate, this conductive portion being provided with at least a first end emerging on one of the faces of the support. , and a second end that can be buried in the thickness of the support or lead to another face of the support, opposite that on which the first end opens.
  • the number of tests to be performed is greater than for devices formed of a single plate.
  • TSV Thinough Silicon Via
  • WO 2011/101393 A1 discloses an electrical test system for a microelectronic device having TSV interconnection elements passing through a substrate and having an end connected to a conductive layer, which may be in the form of a conductive polymer. and makes it possible to establish a short circuit between all the interconnection elements crossing the substrate.
  • the present invention relates to an electrical test device or system of a microelectronic device having at least a first plurality of interconnection elements passing through a substrate, the interconnection elements having a first end disclosed at a level of a first face of the substrate and connected to removable connection means, the removable connection means being arranged on the first face and making it possible to establish a temporary short circuit between a plurality of said interconnection elements, the second end of the elements interconnection device being connected to a test circuit, the test device further comprising means for applying to said interconnection elements, at least one electrical connectivity test signal, simultaneously between a plurality of interconnection elements of said first plurality of interconnecting elements and to collect i of said test circuit a signal in response to said connectivity test signal,
  • the removable connection means comprise a handle support provided with a plurality of distinct conductive zones, said conductive zones being assembled to said substrate by means of a layer of anisotropic conductive adhesive and arranged opposite interconnection elements. said substrate.
  • anisotropic conductive adhesive is meant that this adhesive has electrical conduction properties only in a preferred direction z, for example orthogonal to the main plane of the substrate, while allowing to implement an electrical insulation in a xy plane (the xy plane realizing a non-zero angle with the direction z and can be in particular orthogonal to the direction z), for example parallel to the main plane of the substrate.
  • a conductive zone of the handle support covered by this anisotropic conductive adhesive may be in electrical contact with a plurality of said interconnection elements of the substrate, without being electrically connected to the other conductive zones of the handle support.
  • an electrical test can be performed simultaneously on several of said interconnection elements without necessarily having to simultaneously test all the interconnection elements of the microelectronic device.
  • the anisotropic conductive adhesive may be formed of a dielectric or weakly conductive material, having adhesive properties, and traversed by conductive elements or inserts which protrude from this dielectric material.
  • the conductive elements may be in the form of micro or conductive nanowires, or carbon nanotubes.
  • connection means disposed on the first face makes it possible in particular to reduce the size of the device once the test has been performed, and to eliminate the connection between said interconnection elements when the microelectronic device is no longer subjected to a test.
  • the test circuit can be integrated with the microelectronic device.
  • test circuit is in particular integrated with said substrate.
  • this test circuit may comprise at least one logic gate, in particular means forming an OR logic gate or an AND logic gate, connected to interconnection elements of said first plurality of elements. interconnections. It is thus possible to implement a test device with simple logic functions and having a limited space requirement.
  • the test circuit may furthermore comprise load means or output pulling means of said logic gate, to force the output of the logic gate to a given potential.
  • Polarization means for applying a given potential to the removable connection means are also provided.
  • the conductive zones of the handle support may optionally be polarized respectively with different potentials.
  • non-stick areas may also be provided.
  • non-stick areas may correspond to localized regions of the anisotropic conductive adhesive whose adhesion has been reduced or eliminated.
  • the present invention also relates to an electrical test method for interconnection elements comprising steps of:
  • FIG. 1 represents a first example of an electrical test device for interconnections formed of conductive elements passing through a substrate and having an end connected to an electrical test circuit and another end connected to means producing, temporarily, an electrical connection of at least a plurality of said conductive elements;
  • FIG. 2 illustrates a second example of an electrical test device, in which chips formed on a substrate are provided with conductive elements passing through the substrate and connected via one of their ends at an electrical test circuit, said conductive elements having another end connected to a removable connection island and temporarily disposed against the substrate during the duration of an electrical test;
  • FIG. 3 illustrates a third example of an electrical test device, in which several chips formed on a substrate each have a plurality of conductive elements passing through the substrate and each associated with an electrical test circuit, one or more of said test circuits being connected together;
  • FIG. 4 illustrates an example of an electrical test device for interconnection elements of the TSV type connected to both a temporary connection island and an integrated electrical test circuit, this test circuit being associated with a circuit evaluation;
  • FIGS. 5, 6, 7 illustrate various examples of electrical test devices for TSV type interconnection elements connected to a test circuit carrying out a logic function
  • FIG. 8 illustrates an example of an electrical test device for series of test type TSV interconnection elements carrying out a logic function
  • FIG. 9 illustrates an example of a particular arrangement of an electrical test device
  • FIG. 10 illustrates an arrangement of removable connection islands intended for carrying out an electrical test on TSV type interconnection elements of a microelectronic device, the connection islands being provided for connecting a plurality of connection elements. a TSV type interconnection during an electrical test phase (s) and intended to be withdrawn once this test phase (s) has been completed;
  • FIGS. 11A-11C illustrate an example of implementation of a method of manufacturing connection islands intended for carrying out an electrical test on TSV type interconnection elements
  • FIG. 12 illustrates an example of an electrical interconnection test device in which interconnecting conductive elements crossing a substrate and having an end connected to an electrical test circuit have another end connected to a conductive area of a handle support for temporarily providing an electrical connection between at least a plurality of said interconnecting conductive elements, the handle support and the substrate being assembled through anisotropic conductive adhesive;
  • FIG. 13 illustrates an example of a device similar to that of FIG. 12, but in which the handle support is covered with non-stick zones to facilitate subsequent removal of the handle support.
  • FIG. 1 A first example of a device for implementing electrical test (s) on one or more TSV-type interconnection elements arranged in a chip is given in FIG.
  • a chip 102 has interconnection elements 107a, 107b, 107c of the TSV type at least partially traversing the thickness of a support.
  • This support can be in particular a semiconductor substrate, on which or from which the chip 102 is formed.
  • connection elements 107a, 107b, 107c comprise a conductive portion or a conductive area crossing the thickness of the semiconductor substrate.
  • This conductive portion may for example be in the form of a pillar, possibly in contact with one or more conductive layers called “redistribution" and / or with one or more conductive balls.
  • the conductive portion may be metallic and for example based on copper or aluminum, or comprise a conductive material based on silver, or gold, or titanium or tin.
  • the connection elements 107a, 107b, 107c may each be surrounded by an area of dielectric material for providing isolation from the substrate.
  • the semiconductor substrate 100 may have been thinned and have a thickness for example between 1 and 200 micrometer.
  • connection element or elements 107a, 107b, 107c is connected to a circuit of test 116.
  • connection element or elements 107a, 107b, 107c is in contact with a connection island 115.
  • connection island 115 makes it possible to establish an electrical contact between the interconnection elements 107a, 107b, 107c or between several of the interconnection elements 107a, 107b, 107c.
  • connection island 115 is also removable, that is to say it can be dissociated or disassembled from the chip 102, and in particular without damaging the latter.
  • the connection island 115 may thus be provided to be temporarily assembled with the chip 102 during the duration of one or more electrical tests carried out on the TSV elements 107a, 107b, 107c.
  • the device is represented in the test phase, when the connection island 115 is connected to the elements 107a, 107b, 107c TSV.
  • the connection island 115 is preferably removed.
  • the test circuit 116 may be integrated with the chip 102 and formed of so-called “front-end-of-line” (FEOL) or “front end” elements, in particular transistors, as well as elements so-called “back-end-of-line” (BEOL) or “back end”, in particular metal interconnections.
  • FEOL front-end-of-line
  • BEOL back-end-of-line
  • the test circuit 116 may be provided to make a connection with each individual TSV-type interconnection element 107a, 107b, 107c and / or to make a connection with a group of interconnection elements 107a. 107b, or 107b-107c, or 107a-107c, or with the set 107a-107b-107c of all the interconnection elements TSV of the chip 102.
  • an electrical test can be performed on a group of interconnection elements 107a-107b, or 107b-107c, or 107a-107c, or on all of the interconnection elements TSV of the chip 102.
  • This test can be in particular that of the electrical conductivity of the interconnection elements 107a, 107b, 107c.
  • the test circuit 116 may also be associated with DFT elements or at least one DFT circuit (DFT for "Design for Test” or “Design for Testability”, for example a DFT circuit using a test technique as described in the document "Scan Chain Design for Test Time Reduction in Core-Based ICs” Joep Aerts and Erik Jan Marinissen, IEEE Test Conference, 1998.
  • DFT Design for Test
  • Design for Testability for example a DFT circuit using a test technique as described in the document "Scan Chain Design for Test Time Reduction in Core-Based ICs” Joep Aerts and Erik Jan Marinissen, IEEE Test Conference, 1998.
  • the DFT circuit may be formed of logic blocks temporarily connected during a test phase, through which a data string is passed which will be outputted to ensure the continuity and functionality of the logical blocks.
  • FIG. 1 A second example of an electrical test device is illustrated in FIG. 1
  • a chip 202 is provided with a first set of connection elements 107a, 107b, 107c crossing at least a portion of the thickness of a substrate on which this chip is formed, these interconnection elements 107a. , 107b, 107c being connected on one side of the substrate to a first integrated test circuit 116, and on the other side of the substrate to a first connection island 115 temporarily assembled with the chip 202.
  • the chip 202 also has a second set of connection elements 207a, 207b, 207c passing through at least a portion of the thickness of the substrate and juxtaposed to the first set of connection elements 107a, 107b, 107c.
  • the connection elements 207a, 207b, 207c have one end connected to a second test circuit 216 and the other end to a second connection island 215 temporarily attached to the chip 202.
  • the first connection island 115 and the second connection island 215 are also removable and can be removed from the face of the substrate on which the connecting elements 107a, 107b, 107c, 207a, 207b, 207c open.
  • the first test circuit 116 and the second test circuit 216 are connected to each other via an interconnection line 226, which may for example be one of the metal lines of the chip 202 parallel to the substrate 100. and belonging to the back-end area of the chip 202.
  • the first test circuit 116 and the second test circuit 216 may be configured such that one or more elements of the first set of interconnection elements 107a, 107b, 107c are capable of being connected to one or more elements of interconnection of the second set of interconnection elements 207a, 207b, 207c.
  • the test circuitry 116 and 216 may be configured to select and connect a plurality of TSV type interconnection elements 107a, 107b, 107c of the first set with a plurality of one of the network interconnection elements 207a, 207b, 207c. TSV type of the second set.
  • a series linkage of pairs of interconnection elements TSV can thus be realized.
  • FIG. 3 illustrates a variant of the previously described device example, for which a logic circuit 228 or a set of logic circuits 228 is provided between the first test circuit 116 and the second test circuit 216 and connected thereto.
  • the logic circuit 228 or the logic circuit assembly 228 may be provided with a functional logic block of the type commonly called “intellectual property" or IP, possibly associated with one or more elements of the DFT type.
  • FIG. 12 illustrates another variant of one or the other of the examples described above, in which a removable connection island 315 is in the form of a substrate or handle support 130, provided with a first conducting zone 131, and a second conductive zone 132, the first conductive zone 131 making it possible respectively to electrically connect the elements 107a, 107b, 107c of the first set of interconnection elements, while the second conductive zone 131 makes it possible to electrically connect the elements 207a, 207b, 207c of the second set of interconnection elements.
  • the conductive zones 131, 133 have an arrangement that depends on that of the interconnection elements 107a, 107b, 107c, 207a, 207b, 207c in the chip 202.
  • the assembly of the handle support 130 to the chip 202 is carried out by means of an anisotropic conductive adhesive 341 which can be formed, for example according to a technique presented in the document CN1821336, by mixing conductive particles with nanoparticles of filling called " filler ", the mixture is combined with an epoxy resin and a slow crosslinking agent. Due to the anisotropic conductive nature of the glue 341, the conductive areas 131, 133 of the handle support are not electrically connected to each other.
  • the anisotropic conductive adhesive 341 is disposed on one side of the handle support 130 on which conductive areas 131, 133 are arranged.
  • anti-adhesive areas 137 are provided to facilitate subsequent disassembly between the chip 202 and the handle support 100.
  • the adhesive zones 137 may correspond to regions of the adhesive 341 whose adhesion properties have been reduced or eliminated. This can be achieved by exposing regions of the glue to a chemical process which reduces its adhesion, as described, for example, in the method published in "Ultrathin Wafer Handling in 3D Stacked IC Manufacturing Combining" Novel ZoneBOND TM Temporary Bonding Process with Room Temperature Peel Debonding ", 3DIC Proceedings, 2011.
  • test circuit 116 may be provided for injecting a current or applying a potential or measuring the current or the potential at one or more end (s) of the connection elements 107i, ..., 107 N of the TSV type.
  • a potential may optionally be applied to means 115 through 107 N , for example, to interconnect the other interconnection elements 107 1 to 107 N 1 in order to bias another end of the other connection elements 107 1 to 107 N _i of type TSV.
  • the electrical test device is also provided with an evaluation circuit 117 connected to one or more pins 111 of input and / or output of the test.
  • This evaluation circuit 117 is adapted to indicate a possible presence of functional or parametric errors.
  • the circuit 117 may be provided for estimating, for example, the electrical continuity of each TSV element by means of a current or an electric potential characterizing each TSV.
  • This evaluation circuit may for example be formed of a comparator which compares an output of the device of FIGS. 5, 6 and 7 to an expected value.
  • test device embodiment comprising a test circuit 116 provided with means 121 for performing a connectivity test of the TSV type 107i 107 N interconnection elements is given.
  • a potential V is applied to TSV-type connection elements 107i 107 N _i via a connection island 115 polarized through 107 N.
  • the means 121 implementing a connectivity test function may be provided to indicate, for example, whether all the connection elements 107 TSV are placed at the same potential or not.
  • Load or pull means 191 may be further connected to the output of the test circuit 116, in order to force this output to a determined potential.
  • the signal at the output of the test circuit 116 may be delivered to an evaluation circuit.
  • multiplexers 111 N LLLI elements respectively associated with the connecting elements 107i 107 N are provided for enable alternatively connecting one end of the connection elements
  • connection elements 107i 107 N TSV are in electrical test mode, or in normal operation mode.
  • the means 121 carrying out the connectivity test function may comprise means 123 forming an "AND" logic gate and a polarization pad 137.
  • pulling means 193 commonly called “pull up”, for example in the form of one or more transistors and / or resistors connected to a power supply, may be arranged at the output of the test circuit 116, and force this output to state '1' or high.
  • the means 121 carrying out the connectivity test function may comprise means 125 forming an "OR" logic gate and a polarization pad 197.
  • a potential V equivalent to a logical '0', and a result of this test function output S of the circuit 116 is taken.
  • this output result S is a logic 0, it can be deduced that all the elements TSV 107 are conductive. In the case where a floating signal is taken out, then at least one of the elements TSV 107 is not conductive.
  • pulling means 195 of the commonly known type for example in the form of one or more transistors and / or pull-down resistors connected to ground, can be arranged in output of the test circuit 116, and force this output to a low state or ⁇ '.
  • an arrangement comprising cascaded logic gates with interposed DFT test logic circuits can be implemented.
  • connecting elements TSV 107a, ..., N 107, 207a, 207 N are disposed in series and tested via means 118, 218 of scan chain control commonly called "scan chain”.
  • a first series of TSV elements 107a, ..., 107 N connected via a connecting block 115 are connected to a series of other TSV elements 207a, ..., 207 connected N another input island 215.
  • a multiplexer 126, 226 which connects this series to a scanning chain or to an electronic circuit, depending on the state of the device.
  • a logical selector (not shown).
  • a flip-flop 129 for saving information, can be connected to the multiplexer 226 arranged at the input of a subsequent series of elements TSV.
  • this sequence is correct, then it can be concluded that none of the elements TSV is defective. If this sequence is modified or attenuated, with respect to the sequence injected at the input, it can be deduced that at least one element TSV is faulty.
  • An interconnection element 107a has one end opening on the underside of the substrate 100 and another end disposed in the thickness of the substrate 100, but connected via a horizontal conductive line 127 to a conductive pad 129 formed on the upper face of the substrate 100.
  • a substrate 100 comprising several chips 102a, 102b each having a plurality of interconnection elements TSVs (not shown) are connected to conductive areas 131, 132, 133, 134 disposed on a temporary handle support 130.
  • the support 130 handle may for example be a plate based on silicon or glass, to ensure a rigid holding of the test device and may also be provided with a size similar to that of the semiconductor substrate 100 thinned on which the chips 102a, 102b are formed.
  • An anisotropic conductive adhesive 141 is provided between the handle support 130 and the substrate 100 to provide an anisotropic electrical assembly and conduction, that is to say in a preferential conduction direction which, in this example, achieves an angle of zero, in particular 90 °, with a plane parallel to the main plane of the support 130 or the substrate 100 (the main planes of the support 130 and the substrate being planes passing respectively by the support and the substrate and parallel to the plane [O; i; j] of the reference [O; i; j; k] given in FIG. 10).
  • the conductive adhesive 141 of anisotropic type may have been formed of a weakly conductive adhesive material to which conductive particles passing through the material, for example metallic nanowires or nanoparticles or carbon nanochannels have been added.
  • the assembly example illustrated in FIG. 10 can be temporarily maintained during one or more electrical test phases of the interconnection elements arranged in the chips 102a, 102b formed in the substrate 100.
  • the support 130 and the substrate 100 can be disassembled.
  • the handle 130 and the connection islands 115 can thus be detached from the substrate 100.
  • This can be achieved by etching the conductive adhesive 141.
  • the anisotropic conductive adhesive 141 can be based on a polymer which can be etched chemically or by plasma in a selective manner with respect to the substrate 100 and the support 130.
  • FIGS. 11A-11C illustrate an example of a method for producing islands for connection and assembly of these connection islands with a microelectronic device equipped with interconnection elements of the TSV type.
  • a metal layer is formed in which patterns are made, for example using photolithography or screen printing steps, in order to form metal zones 133.
  • the metal zones 133 realized have an arrangement which depends on that of TSV interconnection elements in a microelectronic device with which the handle support 130 is intended to be assembled (FIG. 11A).
  • This microelectronic device is formed of a semiconductor substrate 100 in which the interconnection elements TSV are arranged (the interconnection elements TSV not being shown in FIGS. 11A-11C).
  • the substrate 100 and the handle support 130 are assembled, so that one face of the substrate 100 through which one end of the interconnection elements opens out, is covered with a layer of anisotropic conductive adhesive 141.
  • the face of the substrate 100 covered with the anisotropic conductive adhesive 141 is then brought into contact with that of the support 130 on which the metal areas 133 are arranged.
  • the anisotropic conductive adhesive 141 formed on the handle support 130 can have a thickness for example between several micrometers and several tens of micrometers.
  • This conductive adhesive 141 may for example be based on an insulating polymer mixed with metal nanoparticles or nanowires or nanotubes.
  • connection islands 115 formed of an anisotropic conductive adhesive layer 141 in contact with at least one metal zone 133 are made (FIG. 11C).
  • a mechanical or optical alignment is implemented to ensure the alignment of the metal areas 133 with the TSV elements.
  • the support 130 is removed for example by a chemical etching of the glue 141.
  • the substrate 100 is recovered and can be glued on a thick adhesive ensuring a certain rigidity despite the small thickness of the substrate 133 .
  • the connection islands are arranged on a handle support 130 which also has the role of giving the assembly rigidity during the electrical test or tests to be performed later on the microelectronic device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Automation & Control Theory (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

La présente demande prévoit un dispositif de test électrique simultané d'éléments d'interconnexion (107) TSV traversant un substrat (100) et comportant une extrémité connectée à un circuit de test intégré et une autre extrémité à des moyens de connexion amovibles (115) assemblés au substrat par le biais d'une colle conductrice anisotrope.

Description

DISPOSITIF DE TEST ELECTRIQUE D'INTERCONNEXIONS D'UN DISPOSITIF
MICROELECTRONIQUE
DOMAINE TECHNIQUE
La présente demande concerne le domaine des dispositifs de test(s) électrique(s) d'éléments d'interconnexion dans un dispositif microélectronique permettant de vérifier la continuité électrique et/ou des caractéristiques électriques des éléments d'interconnexion traversant un support, en particulier des éléments d'interconnexion de type verticaux ou TSV, ainsi qu'un procédé de test électrique d'éléments d'interconnexion.
ART ANTÉRIEUR
Afin d'obtenir une densité d'intégration élevée, il est connu de réaliser des dispositifs microélectroniques formés d'empilements de supports ou de plaques, comprenant chacun(e) une ou plusieurs puces qui sont ainsi réparties sur plusieurs niveaux Pour réaliser des interconnexions dans un tel type de dispositif, des éléments de connexion de type communément appelé « TSV » (TSV pour « Through Silicon Via » ou via traversant le silicium) sont généralement prévus. Ces éléments de connexion traversent au moins partiellement l'épaisseur d'un substrat et éventuellement une ou plusieurs plaques ou supports empilés au dessus de ce substrat.
Un élément d'interconnexion TSV est généralement formé d'au moins une portion conductrice traversant un support, par exemple un substrat ou une puce ou une plaque, cette portion conductrice étant dotée d'au moins une première extrémité débouchant sur une des faces du support, et d'une deuxième extrémité qui peut être enfouie dans l'épaisseur du support ou bien déboucher sur une autre face du support, opposée à celle sur laquelle la première extrémité débouche.
Le test électrique des dispositifs formés de plaques empilées pose plusieurs problèmes. Lorsque l'on met en œuvre un test sur un dispositif formé de plaques superposées, la fragilité de ce dispositif est un paramètre important à prendre en compte dans la mesure où les plaques empilées ont, généralement, été préalablement amincies.
Par ailleurs, avec un tel type de dispositif, le nombre de tests à effectuer est plus important que pour des dispositifs formés d'une seule plaque.
Parmi, les tests électriques réalisés sur un tel type de dispositif figurent ceux effectués sur les éléments d'interconnexion ou vias de type TSV.
Il existe différentes méthodes de test électriques de vias TSV.
Le document "On-Chip TSV Testing for 3D IC before Bonding Using Sensé Amplification" Po-Yuan Chen, Cheng-Wen Wu and Ding-Ming Kwai, IEEE Asian Test Symposium, 2009 divulgue par exemple une méthode capacitive de test de vias TSV.
En évaluant la capacité d'un via TSV par rapport à un substrat, on obtient indirectement une information sur l'état de son remplissage par un matériau conducteur et de son isolation.
Le document "Through Silicon Via (TSV) Defect/Pinhole Self Test Circuit for 3D-IC", de Menglin Tsai et al., IEEE International Conférence on 3D System Intégration, 2009 présente quant à lui une méthode de test électrique reposant sur une mesure de courant de fuite entre une extrémité d'un via TSV et le substrat, afin d'en extraire un signal de mesure qui est ensuite amplifié pour permettre d'en déduire ou non la présence de défauts dans le via.
Le document WO 2011/101393A1 présente quant à lui un système de test électrique pour un dispositif microélectronique doté d'éléments d'interconnexion TSV traversant un substrat et comportant une extrémité connectée à une couche conductrice, qui peut être sous forme d'un polymère conducteur et permet d'établir un court circuit entre tous les éléments d'interconnexion traversant le substrat.
Dans le document US 2012/0105093 Al la couche de polymère conducteur est remplacée par une couche de métal permettant également d'établir un court circuit entre tous les éléments d'interconnexion. Il se pose le problème de réaliser un test électrique d'une pluralité d'éléments d'interconnexion traversant un substrat sans nécessairement devoir tester l'intégralité des éléments d'interconnexion traversant ce substrat.
EXPOSÉ DE L'INVENTION La présente invention concerne un dispositif ou système de test électrique d'un dispositif microélectronique doté d'au moins une première pluralité d'éléments d'interconnexion traversant un substrat, les éléments d'interconnexion comportant une première extrémité dévoilée au niveau d'une première face du substrat et connectée à des moyens de connexion amovibles, les moyens de connexion amovibles étant disposés sur la première face et permettant d'établir un court circuit temporaire entre plusieurs desdits éléments d'interconnexion, la deuxième extrémité des éléments d'interconnexion étant connectée à un circuit de test, le dispositif de test comprenant en outre des moyens pour appliquer auxdits éléments d'interconnexion, au moins un signal électrique de test de connectivité, de façon simultanée entre plusieurs éléments d'interconnexions de ladite première pluralité d'éléments d'interconnexions et pour prélever en sortie dudit circuit de test un signal en réponse audit signal de test de connectivité,
Selon l'invention, les moyens de connexion amovibles comprennent un support poignée doté de plusieurs zones conductrices distinctes, lesdites zones conductrices étant assemblées audit substrat par l'intermédiaire d'une couche de colle conductrice anisotrope et disposées en regard d'éléments d'interconnexion dudit substrat.
Par colle conductrice anisotrope on entend que cette colle présente des propriétés de conduction électrique uniquement dans une direction privilégiée z, par exemple orthogonale au plan principal du substrat, tout en permettant de mettre en œuvre une isolation électrique dans un plan xy (le plan xy réalisant un angle non nul avec la direction z et pouvant être en particulier orthogonal à la direction z), par exemple parallèle au plan principal du substrat. Ainsi, une zone conductrice du support poignée recouverte par cette colle conductrice anisotrope peut être en contact électrique avec plusieurs desdits éléments d'interconnexion du substrat, sans être connectée électriquement aux autres zones conductrices du support poignée.
Avec un tel dispositif, un test électrique peut être réalisé simultanément sur plusieurs desdits éléments d'interconnexion sans nécessairement devoir tester simultanément l'ensemble des éléments d'interconnexion du dispositif microélectronique.
La colle conductrice anisotrope peut être formée d'un matériau diélectrique ou faiblement conducteur, ayant des propriétés adhésives, et traversé par des éléments ou inserts conducteurs qui débordent de ce matériau diélectrique. Les éléments conducteurs peuvent être sous forme de micro ou nanofils conducteurs, ou de nanotubes de carbone.
Le caractère amovible desdits moyens de connexion disposés sur la première face permet notamment de réduire l'encombrement du dispositif une fois le test réalisé, et d'éliminer la connexion entre lesdits éléments d'interconnexion lorsque le dispositif microélectronique n'est plus soumis à un test.
Le circuit de test peut être intégré au dispositif microélectronique.
Avantageusement, le circuit de test est en particulier intégré audit substrat.
Selon une première possibilité de mise en œuvre, ce circuit de test peut comprendre au moins une porte logique, en particulier des moyens formant une porte logique OU ou une porte logique ET, reliée à des éléments d'interconnexions de ladite première pluralité d'éléments d'interconnexions. Il est ainsi possible de mettre en œuvre un dispositif de test avec des fonctions logiques simples et ayant un encombrement limité.
Le circuit de test peut comprendre en outre des moyens de charge ou des moyens de tirage en sortie de ladite porte logique, pour forcer la sortie de la porte logique à un potentiel donné. Des moyens de polarisation pour appliquer un potentiel donné aux moyens de connexion amovibles sont également prévus.
Les zones conductrices du support poignée peuvent être éventuellement polarisées respectivement avec des potentiels différents.
Avantageusement, dans un autre mode de réalisation, des zones anti- adhésives peuvent également être prévues.
Ces zones anti-adhésives peuvent correspondre à des régions localisées de la colle conductrice anisotrope dont le pouvoir d'adhésion a été réduit ou supprimé.
La présente invention concerne également un procédé de test électrique d'éléments d'interconnexions comprenant des étapes de :
- mise en œuvre d'un dispositif de test tel que précédemment décrit,
- réalisation d'au moins une étape de test électrique d'éléments d'interconnexion traversant ledit substrat en appliquant au moins un signal électrique simultanément à plusieurs desdits éléments d'interconnexion et en prélevant en sortie dudit circuit de test un signal réponse audit signal électrique appliqué,
- retrait des moyens de connexion amovibles de ladite première face du substrat.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
- la figure 1 représente un premier exemple de dispositif de test électrique d'interconnexions formées d'éléments conducteurs traversant un substrat et dotées d'une extrémité connectée à un circuit de test électrique et d'une autre extrémité connectée à des moyens réalisant, de manière temporaire, une connexion électrique d'au moins plusieurs desdits éléments conducteurs ;
- la figure 2 illustre un deuxième exemple de dispositif de test électrique, dans lequel des puces formées sur un substrat sont dotées d'éléments conducteurs traversant le substrat et connectés par l'intermédiaire d'une de leurs extrémités à un circuit de test électrique, ces éléments conducteurs ayant une autre extrémité connectée à un ilot de connexion amovible et disposé temporairement contre le substrat pendant la durée d'un test électrique ;
- la figure 3 illustre un troisième exemple de dispositif de test électrique, dans lequel plusieurs puces formées sur un substrat sont dotées chacune d'une pluralité d'éléments conducteurs traversant le substrat et associées chacune à un circuit de test électrique, un ou plusieurs desdits circuits de tests étant connectés entre eux ;
- la figure 4 illustre un exemple de dispositif de test électrique, pour des éléments d'interconnexion de type TSV connectés à la fois à un ilot de connexion temporaire et à un circuit de test électrique intégré, ce circuit de test étant associé à un circuit d'évaluation ;
- les figures 5, 6, 7 illustrent différents exemples de dispositifs de test électrique pour des éléments d'interconnexion de type TSV connectés à un circuit de test réalisant une fonction logique ;
- la figure 8 illustre un exemple de dispositif de test électrique pour des séries d'éléments d'interconnexion de type TSV de test réalisant une fonction logique ;
- la figure 9 illustre un exemple d'agencement particulier d'un dispositif de test électrique ;
- la figure 10 illustre un agencement d'ilots de connexion amovibles prévus pour la mise en œuvre d'un test électrique sur des éléments d'interconnexion de type TSV d'un dispositif microélectronique, les ilôts de connexion étant prévus pour connecter plusieurs éléments d'interconnexion de type TSV pendant une phase de test(s) électrique(s) et étant destinés à être retirés une fois cette phase de test(s) achevée ;
- les figures 11A-11C illustrent un exemple de mise en œuvre d'un procédé de fabrication d'ilots de connexion destinés à la mise en œuvre d'un test électrique sur des éléments d'interconnexion de type TSV ;
- la figure 12 illustre un exemple de dispositif de test électrique d'interconnexions dans lequel des éléments conducteurs d'interconnexion traversant un substrat et dotés d'une extrémité connectée à un circuit de test électrique ont une autre extrémité connectée à une zone conductrice d'un support poignée pour réaliser, de manière temporaire, une connexion électrique entre au moins plusieurs desdits éléments conducteurs d'interconnexion, le support poignée et le substrat étant assemblés par le biais d'une colle conductrice anisotrope ;
- la figure 13 illustre un exemple de dispositif semblable à celui de la figure 12, mais dans lequel le support poignée est recouvert de zones antiadhésives pour faciliter le retrait ultérieur du support poignée.
Des parties identiques, similaires ou équivalentes, des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un premier exemple de dispositif pour la mise en œuvre de test(s) électrique(s) sur un ou plusieurs éléments d'interconnexion de type TSV disposés dans une puce, est donné sur la figure 1.
Dans cet exemple, une puce 102 comporte des éléments d'interconnexion 107a, 107b, 107c de type TSV traversant au moins partiellement l'épaisseur d'un support. Ce support peut être en particulier un substrat semi-conducteur, sur lequel ou à partir duquel la puce 102 est formée.
Ces éléments de connexion 107a, 107b, 107c comportent une portion conductrice ou une zone conductrice traversant l'épaisseur du substrat semi-conducteur.
Cette portion conductrice peut par exemple être sous forme d'un pilier, éventuellement en contact avec une ou plusieurs couches conductrices dites de « redistribution » et/ou avec une ou plusieurs billes conductrices. La portion conductrice peut être métallique et par exemple à base de cuivre ou d'aluminium, ou comprendre un matériau conducteur à base d'argent, ou d'or, ou de titane ou d'étain. Les éléments de connexion 107a, 107b, 107c peuvent être entourés chacun d'une zone de matériau diélectrique permettant de réaliser une isolation par rapport au substrat.
Le substrat semi-conducteur 100 peut avoir été aminci et avoir une épaisseur comprise par exemple entre 1 et 200 micromètre.
D'un côté de la puce 102, par exemple du côté d'une première face du substrat que l'on appellera « face supérieure », une première extrémité du ou des éléments de connexion 107a, 107b, 107c est connectée à un circuit de test 116.
D'un autre côté de la puce 102, par exemple du côté d'une deuxième face du substrat opposée à la première face que l'on appellera « face inférieure », une deuxième extrémité du ou des éléments de connexion 107a, 107b, 107c est en contact avec un ilot de connexion 115.
Cet ilot de connexion 115 permet d'établir un contact électrique entre les éléments d'interconnexion 107a, 107b, 107c ou entre plusieurs des éléments d'interconnexion 107a, 107b, 107c.
L'ilot de connexion 115 est également amovible c'est-à-dire qu'il peut être dissocié ou désassemblé de la puce 102, et en particulier sans endommager cette dernière. L'ilot de connexion 115 peut être ainsi prévu de manière à être assemblé temporairement avec la puce 102, pendant la durée d'un ou plusieurs tests électriques réalisés sur les éléments TSV 107a, 107b, 107c.
Ainsi, sur la figure 1, le dispositif est représenté en phase de test, lorsque l'ilot de connexion 115 est connecté aux éléments 107a, 107b, 107c TSV. Lorsque cette phase de test est achevée, l'ilot de connexion 115 est de préférence retiré.
Le circuit de test 116 peut être quant à lui intégré à la puce 102 et formé d'éléments dits de « front-end-of-line » (FEOL) ou «front end », en particulier des transistors, ainsi que d'éléments dits de « back-end-of-line » (BEOL) ou « back end », en particulier des interconnexions métalliques.
Le circuit de test 116 peut être prévu pour réaliser une connexion avec chaque élément 107a, 107b, 107c, d'interconnexion de type TSV pris individuellement et/ou pour réaliser une connexion avec un groupe d'éléments d'interconnexion 107a- 107b, ou 107b-107c, ou 107a-107c, ou bien avec l'ensemble 107a-107b-107c de tous les éléments d'interconnexion TSV de la puce 102.
Ainsi, un test électrique peut être effectué sur un groupe d'éléments d'interconnexion 107a-107b, ou 107b-107c, ou 107a-107c, ou bien sur l'ensemble de tous les éléments d'interconnexion TSV de la puce 102. Ce test, peut être en particulier celui de la conductivité électrique des éléments d'interconnexion 107a, 107b, 107c.
Le circuit de test 116 peut être également associé à des éléments DFT ou au moins un circuit DFT (DFT pour « Design for Test » ou « Design for Testability », par exemple un circuit DFT utilisant une technique de test telle que décrite dans le document "Scan Chain Design for Test Time Réduction in Core-Based ICs" Joep Aerts and Erik Jan Marinissen, IEEE Test Conférence, 1998.
Le circuit DFT peut être formé de blocs logiques connectés temporairement pendant une phase de test, par lesquels on fait passer une chaîne de données qui sera récupérée en sortie pour assurer la continuité et la fonctionnalité des blocs logiques.
Un deuxième exemple de dispositif de test électrique est illustré sur la figure 2.
Dans cet exemple, une puce 202 est dotée d'un premier ensemble d'éléments de connexion 107a, 107b, 107c traversant au moins une partie de l'épaisseur d'un substrat sur lequel cette puce est formée, ces éléments d'interconnexion 107a, 107b, 107c étant connectés d'un côté du substrat à un premier circuit de test 116 intégré, et, d'un autre côté du substrat, à un premier ilot de connexion 115 assemblé temporairement avec la puce 202.
La puce 202 comporte également un deuxième ensemble d'éléments de connexion 207a, 207b, 207c traversant au moins une partie de l'épaisseur du substrat et juxtaposé au premier ensemble d'éléments de connexion 107a, 107b, 107c. Les éléments de connexion 207a, 207b, 207c comportent une extrémité connectée à un deuxième circuit de test 216 et l'autre extrémité à un deuxième ilot de connexion 215 accolé temporairement à la puce 202. Le premier ilot de connexion 115 et le deuxième ilot de connexion 215 sont également amovibles et susceptibles d'être retirés de la face du substrat sur laquelle les éléments de connexion 107a, 107b, 107c, 207a, 207b, 207c débouchent.
Le premier circuit de test 116 et le deuxième circuit de test 216 sont quant à eux connectés entre eux par l'intermédiaire d'une ligne d'interconnexion 226, qui peut être par exemple une des lignes métalliques de la puce 202 parallèles au substrat 100 et appartenant à la zone de back-end de la puce 202.
Le premier circuit de test 116 et le deuxième circuit de test 216 peuvent être configurés de sorte qu'un ou plusieurs éléments du premier ensemble d'éléments d'interconnexion 107a, 107b, 107c sont susceptibles d'être connectés à un ou plusieurs éléments d'interconnexion du deuxième ensemble d'éléments d'interconnexion 207a, 207b, 207c.
Les circuits de test 116 et 216 peuvent être configurés de sorte à sélectionner et connecter plusieurs éléments parmi les éléments 107a, 107b, 107c d'interconnexion de type TSV du premier ensemble avec plusieurs éléments parmi les éléments 207a, 207b, 207c d'interconnexion de type TSV du deuxième ensemble.
Un chaînage en série de paires d'éléments d'interconnexion TSV peut être ainsi réalisé.
La figure 3 illustre une variante de l'exemple de dispositif précédemment décrit, pour laquelle un circuit logique 228 ou un ensemble 228 de circuits logiques est prévu entre le premier circuit de test 116 et le deuxième circuit de test 216 et connecté à ces derniers.
Le circuit logique 228 ou l'ensemble 228 de circuits logiques peut être doté d'un bloc logique fonctionnel de type communément appelé « propriété intellectuelle » ou IP, éventuellement associé à un ou plusieurs éléments de type DFT.
La figure 12 illustre une autre variante de l'un ou l'autre des exemples décrits précédemment, dans lequel un ilot de connexion amovible 315 est sous forme d'un substrat ou support poignée 130, doté d'une première zone conductrice 131, et d'une deuxième zone conductrice 132, la première zone conductrice 131 permettant respectivement de connecter électriquement les éléments 107a, 107b, 107c du premier ensemble d'éléments d'interconnexion, tandis que la deuxième zone conductrice 131 permet de connecter électriquement les éléments 207a, 207b, 207c du deuxième ensemble d'éléments d'interconnexion. Les zones conductrices 131, 133 ont un agencement qui dépend de celui des éléments d'interconnexion 107a, 107b, 107c, 207a, 207b, 207c dans la puce 202.
L'assemblage du support poignée 130 à la puce 202 est réalisé au moyen d'une colle conductrice anisotrope 341 qui peut être formée, par exemple selon une technique présentée dans le document CN1821336, en mélangeant des particules conductrices avec des nanoparticules de remplissage appelées « filler », le mélange est combiné à une résine de type epoxy et un agent de réticulation lent. Du fait du caractère conducteur anisotrope de la colle 341, les zones conductrices 131, 133 du support poignée ne sont pas connectées électriquement entre elles.
On peut ainsi effectuer un test électrique sur le premier ensemble d'éléments 107a, 107b, 107c, d'interconnexion, puis sur le deuxième ensemble d'éléments 207a, 207b, 207c d'interconnexion.
Dans l'exemple de réalisation de la figure 13, la colle conductrice anisotrope 341, est disposée sur une face du support poignée 130 sur laquelle des zones conductrices 131, 133 sont agencées. Autour des zones conductrices 131, 133, des zones anti-adhésives 137 sont prévues pour permettre de faciliter le désassemblage ultérieur entre la puce 202 et le support poignée 100.
Les zones adhésives 137 peuvent correspondrent à des régions de la colle 341 dont les propriétés d'adhésion ont été réduites ou supprimées. Cela peut être réalisé par exposition de régions de la colle à un procédé chimique qui réduit son pouvoir d'adhésion, tel que cela est décrit par exemple dans le procédé publié dans « Ultrathin Wafer Handling in 3D Stacked IC Manufacturing Combining a Novel ZoneBOND™ Temporary Bonding Process with Room Température Peel Debonding », proceedings de 3DIC, 2011.
Sur la figure 4, un schéma de principe d'un dispositif de test du type de celui décrit précédemment en liaison avec la figure 1, est donné. Le circuit de test 116 peut être prévu pour injecter un courant ou appliquer un potentiel ou mesurer le courant ou le potentiel à une ou plusieurs extrémité(s) des éléments de connexion 107i,...,107N de type TSV.
Un potentiel peut éventuellement être appliqué à des moyens 115 par le biais de 107N, par exemple, permettant de connecter entre eux les autres éléments d'interconnexion 107i à 107N_i afin de polariser une autre extrémité des autres éléments de connexion 107i à 107N_i de type TSV.
Dans cet exemple de réalisation, le dispositif de test électrique est également pourvu d'un circuit d'évaluation 117 connecté à un ou plusieurs plot(s) 111 d'entrée et/ou de sortie du test.
Ce circuit d'évaluation 117 est adapté pour indiquer une éventuelle présence d'erreurs fonctionnelles ou paramétriques. Le circuit 117 peut être prévu pour estimer par exemple la continuité électrique de chaque élément TSV par le biais d'un courant ou d'un potentiel électrique caractérisant chaque TSV.
Ce circuit d'évaluation peut être par exemple formé d'un comparateur qui compare une sortie du dispositif des figures 5, 6 et 7 à une valeur attendue.
Sur la figure 5, un mode de réalisation de dispositif de test comportant un circuit de test 116 doté de moyens 121 pour réaliser un test de connectivité des éléments d'interconnexion 107i 107N de type TSV est donné.
Un potentiel V est appliqué sur des éléments de connexion 107i 107N_i de type TSV par l'intermédiaire d'un ilot de connexion 115 polarisé par le biais de 107N.
Les moyens 121 mettant en œuvre une fonction de test de connectivité peuvent être prévus pour indiquer, par exemple, si tous les éléments de connexion 107 TSV sont placés ou non au même potentiel.
Des moyens 191 de charge ou de tirage peuvent être en outre connectés en sortie du circuit de test 116, afin de forcer cette sortie à un potentiel déterminé. Le signal en sortie du circuit de test 116 peut être délivré à un circuit d'évaluation.
Dans cet exemple de réalisation, des éléments multiplexeurs llli 111N associés respectivement aux éléments de connexion 107i 107N sont prévus pour permettre de connecter alternativement une extrémité des éléments de connexion
107i 107N à un circuit de test ou à un autre étage, suivant que le dispositif microélectronique comportant les éléments de connexion 107i 107N TSV est en mode de test électrique, ou en mode de fonctionnement normal.
Selon un mode de réalisation particulier (figure 6), les moyens 121 réalisant la fonction de test de connectivité, peuvent comprendre des moyens 123 formant une porte logique « ET » ainsi qu'un plot de polarisation 137.
Dans ce cas, on applique par exemple un potentiel V équivalent à un Ί' logique à Γ i lot de connexion 115 via le plot de polarisation 197, et on prélève un résultat de cette fonction de test en sortie S du circuit 116.
Dans le cas où ce résultat en sortie S est un Ύ logique, alors on peut en déduire que tous les éléments TSV 107 sont conducteurs.
Pour ce mode de réalisation particulier, des moyens de tirage 193 communément appelés de « pull up », par exemple sous forme d'un ou plusieurs transistors et/ou résistances connectés à une alimentation, peuvent être disposés en sortie du circuit de test 116, et forcent cette sortie à l'état '1' ou haut.
Selon un autre mode de réalisation (figure 7), les moyens 121 réalisant la fonction de test de connectivité, peuvent comprendre des moyens 125 formant une porte logique « OU » ainsi qu'un plot de polarisation 197. Dans ce cas, on applique un potentiel V équivalent à un '0' logique, et on prélève un résultat de cette fonction de test en sortie S du circuit 116. Dans le cas où ce résultat en sortie S est un 0 logique, on peut en déduire alors que tous les éléments TSV 107 sont conducteurs. Dans le cas où un signal flottant est prélevé en sortie, alors au moins un des éléments TSV 107 n'est pas conducteur.
Pour ce mode de réalisation particulier, des moyens de tirage 195 de type communément appelé de « pull down », par exemple sous forme d'un ou plusieurs transistors et/ou résistances de « pull down » connectés à la masse, peuvent être disposés en sortie du circuit de test 116, et forcent cette sortie à un état bas ou Ό'. Selon une autre possibilité de réalisation, un agencement comportant des portes logiques en cascade avec des circuits logiques de test DFT intercalées peut être mis en œuvre.
Sur l'exemple de dispositif de la figure 8, des éléments de connexion TSV 107a,..., 107N, 207a, 207N sont placés en série et testés par l'intermédiaire de moyens 118, 218 de commande de chaine de balayage communément appelée « scan chain ».
Dans une telle configuration, une première série d'éléments TSV 107a,..., 107N connectés par le biais d'un îlot de connexion 115 sont reliés à une autres série d'éléments TSV 207a,..., 207N connectés à un autre îlot de connexion 215. En entrée de chaque série d'élément TSV, on peut prévoir un multiplexeur 126, 226 qui connecte cette série à une chaine de balayage ou bien sur un circuit électronique, en fonction de l'état d'un sélectionneur logique (non représenté).
En sortie d'une série d'éléments TSV 107a,..., 107N une bascule 129, permettant de sauvegarder une information, peut être connectée au multiplexeur 226 disposée en entrée d'une série suivante d'éléments TSV.
Lorsqu'une séquence de signaux est injectée à une extrémité d'une chaine de balayage, cette séquence parvient à une extrémité opposée de la chaine après un certain laps de temps et est prélevée.
Si cette séquence prélevée est correcte, alors on peut conclure qu'aucun des éléments TSV n'est défectueux. Si cette séquence est modifiée ou atténuée, par rapport à la séquence injectée en entrée, on peut en déduire qu'au moins un élément TSV est défaillant.
Un autre exemple de réalisation est donné sur la figure 9, avec des éléments d'interconnexion TSV ne traversant pas intégralement l'épaisseur du substrat. Un élément d'interconnexion 107a, a une extrémité débouchant sur la face inférieure du substrat 100 et une autre extrémité disposée dans l'épaisseur du substrat 100, mais connectée par l'intermédiaire d'une ligne conductrice horizontale 127 à un plot conducteur 129 formé sur la face supérieure du substrat 100.
Sur l'exemple de réalisation de la figure 10, un substrat 100 comportant plusieurs puces 102a, 102b dotées chacune d'une pluralité d'éléments d'interconnexion TSV (non représentés) sont connectés à des zones conductrices 131, 132, 133, 134 disposées sur un support 130 poignée temporaire.
Le support 130 poignée peut être par exemple une plaque à base de silicium ou de verre, permettant d'assurer un maintien rigide du dispositif de test et peut également être prévu avec une taille semblable à celle du substrat 100 semi-conducteur aminci sur lequel les puces 102a, 102b sont formées.
Une colle conductrice 141 anisotrope est prévue entre le support 130 poignée et le substrat 100 pour assurer un assemblage et une conduction électrique anisotrope, c'est-à-dire dans une direction de conduction préférentielle qui, dans cet exemple, réalise un angle non-nul, en particulier de 90°, avec un plan parallèle au plan principal du support 130 ou du substrat 100 (les plans principaux du support 130 et du substrat étant des plans passant respectivement par le support et le substrat et parallèles au plan [O; i ; j ] du repère [O; i ; j ; k ] donné sur la figure 10).
La colle conductrice 141 de type anisotrope, peut avoir été formée d'un matériau faiblement conducteur adhésif auquel des particules conductrices traversant le matériau, par exemple des nano-fils ou nano-particules métalliques ou des nano-tubes en carbone ont été ajoutés.
L'exemple d'assemblage illustré sur la figure 10 peut être maintenu de manière temporaire, pendant une ou plusieurs phases de test électriques des éléments d'interconnexion disposés dans les puces 102a, 102b formées dans le substrat 100.
Une fois cette ou ces phase(s) de test(s) réalisée(s), le support 130 et le substrat 100 peuvent être désassemblés. Le support 130 poignée et les ilôts de connexion 115 peuvent être ainsi détachés du substrat 100. Cela peut être réalisé par gravure de la colle conductrice 141. La colle conductrice anisotrope 141 peut être à base d'un polymère qui peut être gravé chimiquement ou par plasma d'une manière sélective par rapport au substrat 100 et au support 130.
Les figures 11A-11C illustrent un exemple de procédé de réalisation d'ilots de connexion et d'assemblage de ces ilôts de connexion avec un dispositif microélectronique doté d'éléments d'interconnexion de type TSV. Sur un support 130 destiné à servir de support poignée, on forme une couche métallique dans laquelle on réalise des motifs, par exemple à l'aide d'étapes de photolithographie ou de sérigraphie, afin de former des zones métalliques 133. Les zones métalliques 133 réalisées ont un agencement qui dépend de celui d'éléments d'interconnexion TSV dans un dispositif microélectronique avec lequel le support poignée 130 est destiné à être assemblé (figure 11A).
Ce dispositif microélectronique est formé d'un substrat semi-conducteur 100 dans lequel les éléments d'interconnexion TSV sont disposés (les éléments d'interconnexion TSV n'étant pas représentés sur les figures 11A-11C).
Ensuite, on effectue un assemblage du substrat 100 et du support poignée 130 (figure 11B), de sorte qu'une face du substrat 100 par laquelle une extrémité des éléments d'interconnexion débouche, est recouverte d'une couche de colle conductrice anisotrope 141. La face du substrat 100 recouverte de la colle conductrice anisotrope 141 est ensuite mise en contact avec celle du support 130 sur laquelle les zones métalliques 133 sont agencées.
La colle conductrice anisotrope 141 formée sur le support poignée 130 peut avoir une épaisseur comprise par exemple entre plusieurs micromètres et plusieurs dizaines de micromètres. Cette colle conductrice 141 peut être par exemple à base d'un polymère isolant mélangé à des nanoparticules métalliques ou des nanofils ou des nanotubes.
Dans cet exemple, des ilôts de connexion 115 formés d'une couche de colle conductrice anisotrope 141 en contact avec au moins une zone métallique 133 sont réalisés (figure 11C). Pendant le report du substrat 100 sur le support 130, un alignement mécanique ou optique est mis en œuvre pour assurer l'alignement des zones métalliques 133 avec les éléments TSV.
Suite à l'opération de test, le support 130 est retiré par exemple par une attaque chimique de la colle 141. Le substrat 100 est récupéré puis peut être collé sur un adhésif épais garantissant une certaine rigidité en dépit de la faible épaisseur du substrat 133. Les ilôts de connexion sont disposés sur un support poignée 130 qui a également pour rôle de conférer à l'assemblage une rigidité pendant le ou les tests électriques destinés à être réalisés ultérieurement sur le dispositif microélectronique.

Claims

REVENDICATIONS
1. Dispositif de test électrique d'un dispositif microélectronique doté d'au moins une première pluralité d'éléments d'interconnexion (107, 107a, 107b, 107c, 107N) traversant un substrat (100) et comportant une première extrémité dévoilée au niveau d'une première face du substrat, et une deuxième extrémité connectée à un circuit de test (116, 216), la première extrémité des éléments d'interconnexion étant connectée à des moyens de connexion amovibles (115) disposés sur ladite première face du substrat (100), les moyens de connexion amovibles permettant d'établir un court circuit temporaire entre plusieurs éléments d'interconnexion, le dispositif de test comprenant en outre des moyens pour appliquer auxdits éléments d'interconnexion, au moins un signal électrique de test de connectivité, de façon simultanée entre plusieurs éléments d'interconnexions de ladite première pluralité d'éléments d'interconnexions et pour prélever en sortie dudit circuit de test un signal en réponse audit signal de test de connectivité, lesdits moyens de connexion amovibles comprenant un support poignée (130) doté de zones conductrices distinctes (131, 132, 133, 134) assemblées audit substrat (100) par l'intermédiaire d'une colle conductrice anisotrope (141, 341).
2. Dispositif de test électrique selon la revendication 1, dans lequel le circuit de test (116, 216) est intégré au substrat.
3. Dispositif de test électrique selon l'une des revendications 1 ou 2, dans lequel le circuit de test comprend au moins une porte logique (123, 125), en particulier une porte logique OU (125) ou une porte logique ET (123), reliée à des éléments d'interconnexions de ladite première pluralité d'éléments d'interconnexions, pour permettre un test de connectivité simultanée de ces éléments d'interconnexions.
4. Dispositif de test électrique selon la revendication 3, le circuit de test (116, 216) comprenant en outre des moyens de charge ou des moyens de tirage en sortie de ladite porte, pour forcer la sortie de la porte à un potentiel donné.
5. Dispositif de test électrique selon la revendication 1 à 4, les moyens de connexion amovibles (115) sont polarisés et connectés au support poignée.
6. Dispositif de test électrique selon l'une des revendications 1 à 5, dans lequel le dispositif est doté d'une deuxième pluralité d'éléments d'interconnexion (207a, 207b, 207c, 207N) traversant ledit substrat (100), ladite deuxième pluralité d'éléments d'interconnexion étant connectée à un autre circuit de test (216) le deuxième circuit de test étant connecté au premier circuit de test.
7. Dispositif de test électrique selon l'une des revendications 1 à 6, le circuit de test comprenant un circuit de type DFT.
8. Dispositif de test électrique selon l'une des revendications 1 à 7, dans lequel le support poignée (130) est recouvert en outre de zones anti-adhésives
(137).
9. Procédé de test électrique d'éléments d'interconnexions comprenant des étapes de :
- mise en œuvre d'un dispositif de test selon l'une des revendications 1 à 8,
- réalisation d'au moins une étape de test électrique d'éléments d'interconnexion traversant ledit substrat en appliquant au moins un signal électrique simultanément à plusieurs desdits éléments d'interconnexion et en prélevant en sortie dudit circuit de test un signal réponse audit signal électrique appliqué,
- retrait des moyens de connexion amovibles de ladite première face du substrat.
EP13736567.2A 2012-07-11 2013-07-11 Dispositif de test electrique d'interconnexions d'un dispositif microelectronique Withdrawn EP2873093A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1256689A FR2993396B1 (fr) 2012-07-11 2012-07-11 Dispositif de test electrique d'interconnexions d'un dispositif microelectronique
PCT/EP2013/064677 WO2014009470A1 (fr) 2012-07-11 2013-07-11 Dispositif de test electrique d'interconnexions d'un dispositif microelectronique

Publications (1)

Publication Number Publication Date
EP2873093A1 true EP2873093A1 (fr) 2015-05-20

Family

ID=47022824

Family Applications (1)

Application Number Title Priority Date Filing Date
EP13736567.2A Withdrawn EP2873093A1 (fr) 2012-07-11 2013-07-11 Dispositif de test electrique d'interconnexions d'un dispositif microelectronique

Country Status (4)

Country Link
US (1) US9784786B2 (fr)
EP (1) EP2873093A1 (fr)
FR (1) FR2993396B1 (fr)
WO (1) WO2014009470A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3022690B1 (fr) 2014-06-24 2016-07-22 Commissariat Energie Atomique Dispositif de connexion electrique comportant des elements de connexion a position commandable

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100295600A1 (en) * 2009-05-20 2010-11-25 Qualcomm Incorporated Method and Apparatus for Providing Through Silicon VIA (TSV) Redundancy

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440240A (en) * 1991-06-04 1995-08-08 Micron Technology, Inc. Z-axis interconnect for discrete die burn-in for nonpackaged die
US6828812B2 (en) * 1991-06-04 2004-12-07 Micron Technology, Inc. Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections
US5857858A (en) * 1996-12-23 1999-01-12 General Electric Company Demountable and repairable low pitch interconnect for stacked multichip modules
US6329829B1 (en) 1997-08-22 2001-12-11 Micron Technology, Inc. Interconnect and system for making temporary electrical connections to semiconductor components
US6043670A (en) * 1997-12-16 2000-03-28 Lucent Technologies Inc. Method for testing integrated circuits
CN1821336A (zh) 2005-12-23 2006-08-23 上海大学 各向异性导电胶及其制备方法
US7541203B1 (en) * 2008-05-13 2009-06-02 International Business Machines Corporation Conductive adhesive for thinned silicon wafers with through silicon vias
US20100032629A1 (en) 2008-08-07 2010-02-11 Benoit Brule Adhesive composition containing carbon nanotubes and a copolyamide
US7863106B2 (en) * 2008-12-24 2011-01-04 International Business Machines Corporation Silicon interposer testing for three dimensional chip stack
US8889482B2 (en) * 2009-06-14 2014-11-18 Jayna Sheats Methods to fabricate integrated circuits by assembling components
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8344749B2 (en) * 2010-06-07 2013-01-01 Texas Instruments Incorporated Through carrier dual side loop-back testing of TSV die after die attach to substrate
KR101201860B1 (ko) * 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100295600A1 (en) * 2009-05-20 2010-11-25 Qualcomm Incorporated Method and Apparatus for Providing Through Silicon VIA (TSV) Redundancy

Also Published As

Publication number Publication date
US9784786B2 (en) 2017-10-10
WO2014009470A1 (fr) 2014-01-16
US20150115973A1 (en) 2015-04-30
FR2993396A1 (fr) 2014-01-17
FR2993396B1 (fr) 2015-05-15

Similar Documents

Publication Publication Date Title
JP5609144B2 (ja) 半導体装置および貫通電極のテスト方法
US9671457B2 (en) 3D IC testing apparatus
US9646954B2 (en) Integrated circuit with test circuit
US20130006557A1 (en) METHOD AND ARCHITECTURE FOR PRE-BOND PROBING OF TSVs IN 3D STACKED INTEGRATED CIRCUITS
US6815973B1 (en) Optical testing port and wafer level testing without probe cards
US10338133B2 (en) Multi-layer integrated circuits having isolation cells for layer testing and related methods
US9404971B2 (en) Circuit and method for monolithic stacked integrated circuit testing
US20120298410A1 (en) Interposer Testing Using Dummy Connections
US10115643B2 (en) Circuit and method for monolithic stacked integrated circuit testing
Mallek et al. Fabrication of superconducting through-silicon vias
US9568543B2 (en) Structure and method for testing stacked CMOS structure
CN104779238B (zh) 一种晶圆接合质量的检测结构及检测方法
EP1184901A1 (fr) Procede de fabrication de circuit integre a semi-conducteur ayant une structure de cablage multicouche
US9599670B2 (en) Circuit and method for monolithic stacked integrated circuit testing
CN106771985A (zh) 一种弱短路故障测试电路及其测试方法
US9720041B2 (en) Scan-based test architecture for interconnects in stacked designs
FR2964749A1 (fr) Procede et dispositif de mesure de fiabilite d'un circuit integre
US10838003B2 (en) Multi-layer integrated circuits having isolation cells for layer testing and related methods
KR101949503B1 (ko) 적층형 반도체 장치, 그 제조 방법 및 테스트 방법
WO2014009470A1 (fr) Dispositif de test electrique d'interconnexions d'un dispositif microelectronique
US8802454B1 (en) Methods of manufacturing a semiconductor structure
Huang Pre-bond and post-bond testing of TSVs and die-to-die interconnects
Jani Test and characterization of 3D high-density interconnects
Bhoumik et al. Fault Modeling and Testing of Chiplet-to-Chiplet Interconnects in Fan-out Wafer-Level Packaging
JP5967713B2 (ja) 積層型ｌｓｉチップの絶縁膜の検査方法及び積層型ｌｓｉチップの製造方法

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20150112

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

AX Request for extension of the european patent

Extension state: BA ME

DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

17Q First examination report despatched

Effective date: 20170727

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20171207