EP1964267A1 - Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren - Google Patents

Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren

Info

Publication number
EP1964267A1
EP1964267A1 EP06818605A EP06818605A EP1964267A1 EP 1964267 A1 EP1964267 A1 EP 1964267A1 EP 06818605 A EP06818605 A EP 06818605A EP 06818605 A EP06818605 A EP 06818605A EP 1964267 A1 EP1964267 A1 EP 1964267A1
Authority
EP
European Patent Office
Prior art keywords
input
output
circuit arrangement
terminal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP06818605A
Other languages
English (en)
French (fr)
Inventor
Bernhard Greimel-Rechling
Peter Trattler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Publication of EP1964267A1 publication Critical patent/EP1964267A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/22—Means for limiting or controlling the pin/gate ratio
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof
    • H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio

Definitions

  • the present invention relates to a semiconductor body having an input circuit arrangement, a circuit arrangement with the semiconductor body, a use of the circuit arrangement and a method for evaluating an input signal.
  • Semiconductor bodies with circuit arrangements in many cases have a first and a second input, wherein the first input is used to supply a digitally coded signal and to the second input a resistor is connected, which is connected at its second terminal with a clutchspotenzi- alan gleich and whose Value is evaluated by the circuit.
  • Such semiconductor body therefore have a plurality of inputs, English pins, which have a high space requirement and expense result.
  • Object of the present invention is to provide a semiconductor body with an input circuit arrangement, a circuit arrangement with the semiconductor body and a method for evaluating an input signal, which require little effort and a small number of terminals.
  • a semiconductor body comprises an input circuit arrangement.
  • the input circuit arrangement has an input, a comparator and an evaluation circuit.
  • the comparator and the evaluation circuit are coupled on the input side to the input of the input circuit arrangement.
  • the comparator has an output.
  • the evaluation circuit is connected on the input side to the output of the comparator.
  • the input of the input circuitry is configured to couple to a first terminal of a connectable impedance.
  • the input is set up in addition to the supply of an input signal.
  • the comparator is configured to form an enable signal in response to a comparison of the input signal with an adjustable threshold and to output the enable signal at the output.
  • the evaluation circuit can be activated by means of the activation signal.
  • the evaluation circuit is set up to evaluate the value of the connectable impedance.
  • activation of the evaluation circuit and delivery of a setting parameter to the evaluation circuit are advantageously provided via a common input.
  • the number of inputs of the semiconductor body is reduced.
  • the semiconductor body thus advantageously has a small number of pins and can therefore be produced cost-effectively.
  • the evaluation signal is at one of an output of an activated evaluation circuit with a zero different levels and in a non-activated evaluation a zero level taped.
  • the evaluation circuit can be switched into a switched-on or switched-off operating state as a function of the state of the activating signal.
  • the evaluation device can be switched off by means of the activation signal or can be put into an idle state, so that overall the electrical power consumption of the input circuit arrangement is reduced.
  • the comparator is designed to emit a digital, preferably binary coded signal as an activating signal.
  • the comparator comprises an amplifier which is connected at one input to the input of the input circuitry and at one output to the output of the comparator.
  • the amplifier is at a further input, a threshold can be fed.
  • the amplifier can have a high amplification factor.
  • the comparator comprises an inverter which has a p-channel field effect transistor and an n-channel field effect transistor.
  • the p-channel and the n-channel field effect transistor are connected at their respective control terminals to the input of the input circuitry.
  • One terminal of the p-channel field effect transistor is connected to a first supply voltage terminal and another terminal to an output of the inverter.
  • the n-channel field effect transistor is at a first terminal to the output of the inverter and at a second Connection connected to a reference potential terminal.
  • the output of the inverter is coupled to the output of the comparator.
  • the power consumption of the inverter when the input signal is in the vicinity of a first supply voltage or a reference potential is very low.
  • the p-channel field effect transistor has at least one geometry parameter and the n-channel field effect transistor has at least one further geometry parameter.
  • the geometry parameters may include the channel width and / or the channel length of the p-channel field effect transistor and the channel width and / or the channel length of the n-channel field effect transistor.
  • the p-channel field effect transistor has a threshold value and the n-channel field effect transistor has a further threshold value. With the geometry parameters and / or threshold values, the threshold value of the comparator can advantageously be set.
  • the evaluation circuit is designed to output an analog evaluation signal at the output. In an alternative embodiment, the evaluation circuit is designed to output a digitally coded evaluation signal at the output.
  • the evaluation circuit comprises a current source which is designed to output a first output current as a function of the value of the connectable impedance.
  • the current source is connected on the input side to the input of the input circuit arrangement.
  • An output of the current source is in one embodiment coupled to the output of the evaluation circuit.
  • a first output current can be tapped.
  • the current source comprises a first transistor and an amplifier.
  • the first transistor is coupled at a first terminal to the input of the input circuitry and to a second terminal to the output of the current source.
  • the amplifier is coupled at a second input to the input of the input circuit. At one output, the amplifier is coupled to a control terminal of the first transistor.
  • a reference voltage can be fed to the amplifier at a first input.
  • the evaluation circuit comprises a converter which is designed to provide the digitally coded evaluation signal as a function of a comparison of the first output current or of a current derived therefrom with at least one current switching threshold.
  • the current source can be replaced within the scope of the proposed principle by other circuits having an impedance value as a setting parameter.
  • a circuit arrangement which comprises the semiconductor body and the impedance, wherein the impedance at the first terminal is coupled to the input of the input circuit arrangement.
  • the impedance may include a resistor.
  • the resistor may be formed as an ohmic resistor.
  • the impedance may have an inductive component.
  • the impedance may have a capacitive component.
  • the value of the impedance may be adjustable by means of a switch.
  • a second terminal of the impedance is coupled to a reference potential terminal.
  • the second terminal of the impedance is coupled to a second supply voltage terminal for supplying a second supply voltage.
  • the circuit arrangement comprises an output circuit arrangement that is coupled on the output side to the second terminal of the impedance.
  • the output circuit arrangement is realized on a further semiconductor body. It is designed to deliver a digitally coded signal at an output of the output circuit arrangement.
  • the output circuitry includes a universal bus output, General Purpose Input Output, abbreviated GPIO.
  • GPIO General Purpose Input Output
  • the output circuit arrangement comprises an output with three operating states, English tri-state output, with the three operating states of high level, low level and high impedance.
  • the output circuitry is implemented as a digital circuit.
  • the output circuit arrangement comprises a microcontroller.
  • the output circuit arrangement comprises a first output transistor.
  • the output transistor is connected at a first terminal to the output of the output circuitry and at a second terminal to the reference potential terminal. It is an advantage of Embodiment, that this knows only the operating states of low level and high impedance and is thus unaffected, whether a third supply voltage, with which the output switching arrangement can be acted upon, is higher or lower than the first supply voltage.
  • the output circuitry comprises the first output transistor and a second output transistor.
  • the second output transistor is coupled at a first terminal to the third supply voltage terminal for supplying the third supply voltage and at a second terminal to the output of the output circuit arrangement.
  • an embodiment of a tri-state output is thus realized.
  • the circuit arrangement comprises at least one further impedance, which is coupled to the input of the input circuit arrangement at a first connection.
  • the at least one further impedance at a second connection is coupled to at least one further output of the output circuit arrangement.
  • At least one further impedance is coupled to the second terminal with at least one terminal of at least one further output circuit arrangement, which is implemented on at least one further semiconductor body.
  • the input signal of the input circuit arrangement can be provided by an interaction of at least two output circuit arrangements.
  • the impedance is constructed with discrete components.
  • the impedance may include a discretely constructed resistor.
  • the impedance may include a discretely constructed capacitor.
  • the impedance may comprise a discrete coil.
  • the switch can be realized as a push button or key.
  • the switch can be designed as a relay.
  • the switch may comprise a transistor.
  • the transistor is designed as a field effect transistor.
  • an integrated circuit is understood as meaning the semiconductor body with the input circuit arrangement and the at least one further semiconductor body with at least one further output circuit arrangement.
  • the semiconductor body and the at least one further semiconductor body of the circuit arrangement are constructed on a carrier.
  • the semiconductor body and the at least one further semiconductor body can be housed or, alternatively, applied inexactly in chip and board technology on the carrier.
  • bonding wire for connecting the input and / or the output to one of the terminals of the impedance.
  • bumps can be provided, with which the input or the output is connected to a metal surface on the carrier in an electrically conductive manner for the supply and discharge of the signals.
  • the carrier is a printed circuit board, abbreviated PCB.
  • the printed circuit board can be realized as a flexible printed circuit board.
  • the carrier is a ceramic.
  • the impedance may include a thin film resistor or, alternatively, a thick film resistor.
  • the impedance may comprise a thin film capacitor or, alternatively, a thick film capacitor.
  • the circuit arrangement can be used to transfer a digital signal and an impedance value to an input of an input circuit arrangement of a semiconductor body.
  • the circuitry is applicable to lighting such as a flashlight, a flash, backlight, and / or key illumination.
  • the circuit arrangement is applicable to standard linear circuits, such as a current source for current adjustment, a voltage regulator, abbreviated to LDO for voltage adjustment, a DC-DC converter, abbreviated DC / DC converter for voltage adjustment or a sound amplifier for gain adjustment.
  • the circuit arrangement is applicable to communication circuits.
  • Two pieces of information are passed to a common input, namely a digitally coded signal and an impedance value.
  • the semiconductor body Due to the double use of an input of a semiconductor body, the semiconductor body has few inputs and thus a smaller area.
  • the number of connections the carrier and the carrier to the semiconductor body is reduced, thereby the housing is compact and inexpensive.
  • the structure of the entire circuit arrangement is small and inexpensive. - For a given case size, more functions can be realized in the design.
  • the semiconductor body with input circuit arrangement can be produced in large quantities and therefore cost-effectively and can be used flexibly for different applications by means of different impedances.
  • Figures IA to IC each show exemplary Heidelbergungsan- orders according to the proposed principle.
  • FIGS. 2A to 2C show exemplary embodiments of a comparator.
  • FIGS. 3A to 3D each show exemplary circuit arrangements according to the proposed principle with different evaluation circuits and output circuits.
  • FIG. 4 shows a further exemplary evaluation circuit.
  • FIGS. 5A to 5G show exemplary embodiments of an impedance.
  • FIG. 1A shows an exemplary circuit arrangement according to the proposed principle, comprising an input circuit arrangement 1, an impedance 100 and an output circuit arrangement 80.
  • the input circuit arrangement 1 has an evaluation circuit 50 and a comparator 30 which are each connected on the input side to an input 2 of the input circuit arrangement 1.
  • the impedance 100 is connected at a first terminal 101 to the input 2 of the input circuit arrangement 1.
  • the impedance 100 is connected at a second terminal 102 to a terminal 81 of the output circuitry 80.
  • the comparator 30 comprises an output 31 for outputting an activating signal S1.
  • the output 31 is connected to an input 64 of the evaluation circuit 50.
  • the evaluation circuit 50 comprises an output 51 for outputting an evaluation signal S2.
  • the output circuitry 80 outputs at its terminal 81 an output signal S3. Via the impedance 100, the output signal S3 is supplied to the input 2 of the input circuit arrangement 1, so that an input signal ES is present at the input 2.
  • the comparator 30 is designed to output the activation signal S1 as a function of a comparison of the input signal ES with an adjustable threshold value SW1.
  • the evaluation circuit 50 is set up to increase the value of the impec- danz 100 to evaluate. When activated, it outputs the evaluation signal S2 as a function of the value of the impedance 100.
  • the input signal ES is a function of the output signal S3, the impedance 100 and an input impedance formed by the input circuit arrangement 1.
  • the input impedance is a function of the evaluation circuit 50 and the comparator 30.
  • FIG. 1B shows a further exemplary embodiment of the circuit arrangement according to FIG. 1A.
  • a semiconductor body 3 comprises the input circuit arrangement 1 with the input 2.
  • a further semiconductor body 86 comprises the output circuit arrangement 80 with the connection 81.
  • the semiconductor body 3, the further semiconductor body 86 and the impedance 100 are applied to a carrier 109.
  • a bond connection 110 connects the terminal 81 of the output circuitry to the second terminal 102 of the impedance 100.
  • Another bond 111 connects the input 2 of the input circuitry 1 to the first terminal 101 of the impedance 100.
  • the impedance 100 is a resistive material resistor and bondable first and second terminals 101, 102.
  • the carrier 109 is a printed circuit board. The circuit arrangement is thus realized in chip on board technology.
  • the circuit arrangement is compact due to the saving of inputs and outputs in the semiconductor bodies 3, 86.
  • the impedance 100 may be formed as a surface mount device, abbreviated SMD component.
  • Figure IC shows a further exemplary circuit arrangement according to the proposed principle, which is a development of the circuit arrangement according to FIG IA.
  • the input circuit arrangement 1 ' has a second resistor 4, which is connected between the input 2 and a reference potential terminal 8.
  • the input circuit arrangement 1 ' has a third resistor 5, which is connected between the input 2 and a first supply voltage terminal 9 for supplying a first supply voltage VCl.
  • the impedance 100 is connected at the first terminal 101 to the input 2 of the input circuit arrangement 1 'and at the second connection 102 to a second supply voltage connection 10 for connection to a second supply voltage VC2.
  • the second resistor 4 serves to approximately set a potential of the input 2 of the input circuit arrangement 1 to the reference potential in the case of an unconnected input 2 of the input circuit arrangement 1 'or a lack of an input signal ES.
  • the potential of the input 2 of the input circuit arrangement 1 ' is approximately adjustable to a potential of the first supply voltage VCl.
  • the second and the third resistor 4, 5 together serve to set the input signal ES to a potential between the first supply voltage VCl and the reference potential, provided that no impedance 100 is connected to the input 2 or no external input voltage ES is applied. is laying.
  • the second and the third resistor 4, 5 act as a voltage divider.
  • the second and / or the third resistor 4, 5 have a high resistance value compared to a resistance value of the impedance 100.
  • a logic level at the second terminal 102 of the impedance 100 is permanently set to activate the evaluation unit, since the second terminal 102 of the impedance 100 is supplied with the second supply voltage VC2.
  • the second and / or the third resistor 4, 5 are alternatively formed by a transistor connected as a resistor.
  • the second terminal 102 of the impedance 100 is connected to the reference potential terminal 8. If the comparator 30 is set up to provide the activation signal S1 for activating the evaluation circuit 50 at a value of the input signal ES which is smaller than the threshold value SW1, a fixed logical value is advantageously set at the second terminal 102 of the impedance 100 and the evaluation circuit 50 is activated.
  • FIGS. 2A to 2C show exemplary embodiments of a comparator 30, 30 ', 30 "which can be used as comparator 30 in the input circuit arrangements 1 according to FIGS. 1A to 1C, 3A to 3D.
  • the comparator 30 is connected to the input 2 of the input circuit arrangement 1.
  • FIG. 2A shows the comparator 30, comprising an amplifier 35 and the output 31 for outputting the activating signal S1.
  • the amplifier 35 is connected at an inverting input to the input 2 of the input circuit arrangement 1 and at an output to the output 31 of the comparator 30.
  • the amplifier 35 is acted on at a non-inverting input to the first threshold value SWl.
  • the amplifier 35 forms the activating signal S1 at a high level when the input signal ES is below the first threshold value SW1, and at a low level when the activating signal ES exceeds the first threshold value SW1.
  • FIG. 2B shows another exemplary embodiment of the comparator 30, namely a comparator 30 '.
  • the comparator 30 ' has a P-channel field effect transistor 33 and an N-channel field effect transistor 34.
  • the two field effect transistors 33, 34 are connected on the input side to the input 2 of the input circuit arrangement 1.
  • One terminal of the P-channel field effect transistor 33 is connected to the first supply voltage terminal 9 for connection to the first supply voltage VCl.
  • One terminal of the N-channel field effect transistor 34 is connected to the reference potential terminal 8.
  • Each further connection of the P-channel field effect transistor 33 and the N-channel field effect transistor 34 are connected to one another and coupled to the output 31. The coupling is carried out by means of a buffer 36.
  • the P-channel field effect transistor 33 includes a channel width WP and a channel length LP.
  • the N-channel field effect transistor 34 comprises a channel width WN and a channel length LN.
  • the channel widths WP, WN and channel lengths LP, LN are geometry data of the two field effect transistors 33, 34.
  • the N-channel field effect transistor 34 is turned on and the P-channel field effect transistor 33 is switched off so that the activating signal Sl 'has a low level.
  • the P-channel field-effect transistor 33 is turned on and the N-channel field-effect transistor 34 is switched off so that the activating signal S1 'has a high value.
  • the first switching threshold SW1 of the comparator 30 in FIG. 2B is set by the two channel widths WP, WN and channel lengths LP and LN as well as the threshold voltage, not shown, of the P-channel field effect transistor 33 and the threshold voltage, not shown, of the N-channel field effect transistor 34 ,
  • the activating signal S1 is thus formed from the input signal ES with very few components.
  • FIG. 2C shows an exemplary development of the comparator 30 according to FIG. 2A, namely a comparator 30 ".
  • a further amplifier 37 is provided, which is supplied with the further threshold value SW2 at a noninverting input and connected to the input 2 of the input circuit 1 at an inverting input and supplied with the input signal ES is.
  • Threshold SW2 are different.
  • the output of the amplifier 35 and the output of the further amplifier 37 are connected to inputs of an AND gate 41.
  • An output of the AND gate 41 is connected to the output 31 of the comparator 30 ".
  • the activating signal S1 is at the output 31 with a high level when the input signal ES is between the further and the threshold value SW1, SW2. If the threshold value SW1 is smaller than the further threshold value SW2, the activating signal S1 '' has a high level if the input signal ES is smaller than the threshold value SW1 or greater than the further threshold value SW2.
  • a window comparator is advantageously formed.
  • an RS flip-flop may be used instead of the AND gate 41.
  • FIG 3A shows an exemplary circuit arrangement according to the proposed principle, which is a development of the circuit arrangements according to Figures IA to IC.
  • the circuitry includes the output circuitry 80, an ohmic resistor 105 as an impedance, and the input circuitry 1.
  • the output circuitry 80 includes first and second output transistors 84, 85.
  • the first output transistor 84 is formed as an n-channel field effect transistor and the second output transistor 85 as a p-channel field effect transistor.
  • the first output transistor 84 is connected to the reference potential terminal 8 at a first terminal and to the output 81 of the output circuit arrangement 80 at a further terminal.
  • the second output transistor 85 is connected at one terminal to a third supply voltage terminal 11 and at another terminal to the output 81.
  • the output 81 of the output circuit arrangement is connected to the input 2 of the input circuit arrangement 1 via the ohmic resistor 105.
  • the input circuit arrangement 1 comprises the comparator 30, which is coupled to the input 2 of the input circuit arrangement 1. As comparator 30, the comparator 30 is provided according to FIG 2A.
  • the input circuit arrangement 1 has the evaluation circuit 50, which is connected on the input side to the input 2 of the input circuit arrangement 1.
  • the evaluation circuit 50 comprises a current source 52, which is followed by a current mirror 56, 57.
  • the current mirror 56, 57 is connected on the output side to the output 51 of the evaluation circuit 50.
  • the current source 52 comprises an amplifier 54 and a first transistor 53.
  • the amplifier 54 is supplied with a reference value RW at one input and connected to the input 2 at a further input. On the output side, the amplifier 54 is connected to a control terminal of the first transistor 53.
  • the first transistor 53 is also connected with a terminal to the input 2 of the input circuit arrangement 1 and connected to the output 63 of the current source 52 with a further connection.
  • the first transistor 53 is realized as a self-blocking N-channel field effect transistor.
  • the output 31 of the comparator 30 is via another
  • Input 64 of the evaluation circuit 50 is connected to the amplifier 54 for its activation / deactivation.
  • the current mirror 56, 57 has a second transistor 56, which at a control terminal and a connection with the
  • the second transistor 56 is connected via a filter 58 to a control terminal of the third transistor 57, which is connected at one terminal to the first supply voltage terminal 9 for supplying the first supply voltage VCl and at another terminal to the output 51 of the evaluation circuit 50 ,
  • the filter 58 has a first resistor 59 and a capacitor 60.
  • the first resistor 59 is connected between the control terminal of the second transistor 56 and the control terminal of the third transistor 57.
  • the control terminal of the third transistor 57 is coupled to the first supply voltage terminal 9 by means of the capacitor 60.
  • the filter 58 thus has a low-pass characteristic.
  • the second and third transistors 56, 57 are formed as normally-off p-channel metal oxide semiconductor field effect transistors.
  • the output signal S3 of the output circuitry 80 With a high level at the input terminal of the first output transistor 84, the output signal S3 of the output circuitry 80 is pulled low. With a low level at the control terminal of the second output transistor 85, the output signal S3 is pulled high. If the level at the control terminal of the first output transistor 84 is low and the level at the control terminal of the second output transistor 85 is high, then no output signal S3 is formed and the output 81 of the output circuit arrangement 80 is switched to high impedance.
  • the comparator 30 compares the input signal ES with the threshold value SW1 and outputs a high level of the activating signal S1 if the input signal ES is smaller than that Threshold SW1 is.
  • the amplifier 54 of the current source 52 and thus the entire evaluation circuit 50 is activated by means of the activation signal Sl.
  • the current source 52 outputs a first output current Il on the output side as a function of the value of the resistor 105.
  • the value of the first output current Il can be approximately calculated using the following equation:
  • RW is the reference value in the form of a voltage and Rl05 is a value of the ohmic resistance 105.
  • the current source 52 can be activated by means of the output circuit arrangement 80 and the current value II of the current source 52 can be adjusted by means of the resistor 105.
  • comparator 30 In alternative embodiments, a comparator according to FIG. 2B or 2C can be provided as comparator 30.
  • the filter 58 may be bypassed.
  • FIG. 3B shows a development of the circuit arrangement according to FIG. 3A.
  • the first output transistor 84 is provided, but the second output transistor 85 is not provided.
  • the current source 52 'of the evaluation circuit 50' in accordance with FIG. 3 differs from the current source 52 according to FIG. 3A an additional current source 65, which is connected with one terminal to the terminal of the first transistor 53 and with another terminal to the further terminal of the first transistor 53.
  • the output signal S3 ' When a high level is applied to the control terminal of the first output transistor 84, the output signal S3 'has a low level. If a low level is present at the control terminal of the first output transistor 84, then no output signal S3 'is formed and the terminal 81 is high-coherent.
  • an additional current IZ flows.
  • the additional current IZ is smaller than the ratio between the reference value RW and the ohmic resistance 105, in the active state the first output current Il will be approximately equal to the ratio of the reference value RW and the ohmic resistance 105. If the output 81 of the output circuit 80 'is switched to high impedance, so does the
  • the second output transistor 85 is provided as shown in FIG. 3A. He however, it is not activated, but is switched to a blocking state.
  • FIG. 3C shows a development of the circuit arrangement according to FIG. 3B, in which the output circuit arrangement 80 "has a third output transistor 89 and a fourth output transistor 90.
  • the third output transistor 89 is connected at one terminal to the reference potential terminal 8 and at another terminal to another output 87 of the output circuit arrangement 80 "for outputting a further output signal S4.
  • the fourth output transistor 90 is connected at one terminal to the reference potential terminal 8 and at another terminal to another output 88 of the output circuit arrangement 80 "for outputting a further output signal S5.
  • the further output 87 is connected via an ohmic resistor 106 to the input 2 of the input circuit arrangement 1 ".
  • the further output 88 is also connected to the input 2 of the input circuit arrangement 1 "via an ohmic resistor 107.
  • the output signal S3 'and the further output signals S4, S5 are set.
  • the input signal ES is thus a function of the output signals S3 ', S4, S5 and the ohmic resistors 105, 106, 107.
  • the first output current Il' becomes dependent on the three output signals S3 ', S4, S5 and ohmic resistors 105 , 106, 107 formed. If only the output signal S3 'is at a low level and the other connections 87, 88 have a high impedance, the first output current Il is formed exclusively as a function of the ohmic resistance 105.
  • the first output current Il has a value which is formed from the ratio of the reference value RW and the total resistance of the two parallel-connected ohmic resistors 106, 107.
  • the first output current Il can be approximately calculated using the following equation:
  • RW is the reference value
  • R105 the value of ohm 1 see resistor 105
  • R106 is a value of the ohmic resistance 106
  • R107 is a value of the ohmic resistor 107
  • S3 ', S4 and S5 are output signals which have the logic value 1 when the first, third or fourth output transistor 84, 89, 90 are switched on and otherwise have the logic value 0.
  • two outputs 81, 87 are provided. In another alternative embodiment, more than three outputs 81, 87, 88 are provided.
  • FIG. 3D shows a development of the circuit arrangement according to FIG. 3C, in which the current mirror 56, 57 is developed further and a converter 61 is connected downstream of the current mirror 56, 57.
  • the current mirror 56, 57 additionally comprises a fourth and a fifth transistor 67, 68 which are each connected to a control connected to a control terminal of the third transistor 57, connected at one terminal to the first supply voltage terminal 9 for supplying the first supply voltage VCl and at another terminal to an output of the current mirror 56, 57.
  • the converter 61 comprises an encoder 66, which on the output side is connected to the output 51 of the evaluation circuit 50 "for the purpose of outputting the evaluation signal S2".
  • the output 51 comprises several lines.
  • the encoder 66 English encoder, is connected on the input side via a buffer 72 to an input of the converter 61, which is connected to the further terminal of the third transistor 57 and via a third current source 69 to the reference potential terminal 8.
  • the coding device 66 is connected on the input side via a further buffer 73 to a further input of the converter 61 to which the further terminal of the fourth transistor 67 is connected and which is connected to the reference potential terminal 8 via a fourth current source 70.
  • the encoder 66 is connected via a further buffer 74 to a third input of the converter 61, to which the further terminal of the fifth transistor 68 is coupled and which is connected via a fifth current source 71 to the reference potential terminal 8.
  • the third current source 69 serves to set a first current switching threshold ST1
  • the fourth and fifth current sources 70, 71 serve to set a second and a third current switching threshold ST2, ST3.
  • the converter 61 serves to compare the current output by the current mirror 56, 57 with the first, second and third current switching thresholds ST1, ST2, ST3.
  • the coding device 66 is establishes whether the first output current Il is smaller or larger than the first, second and / or third current switching threshold STl, ST2, ST3. It is designed to output the evaluation signal S2 "in the form of a digitally coded signal distributed over several lines or serially at the output 51 comprising several lines.
  • digitally encoded signals present in the output circuitry 80 "on the output transistors 84, 89, 90 are advantageously coupled through a single input 2 to the input circuitry 1 '" and into the digitally encoded circuitry within the input circuitry 1' " and distributed to several lines evaluation signal S2 '' converted.
  • several digitally coded signals are advantageously transmitted in parallel via a single input 2, in that before the input 2, the digitally coded signals are converted into the input signal ES, which is in the form of an analog signal, and after the input 2 the analog signal is reproduced into a digitally coded signal, the evaluation signal S2, is converted back.
  • the converter 61 is provided for comparison with two current switching thresholds ST1, ST2. In another alternative embodiment, the converter 61 is designed for comparison with more than three current switching thresholds ST1, ST2, ST3.
  • FIG. 4 shows an exemplary embodiment of the evaluation circuit 50 which can be inserted into the input circuit arrangement 1 according to FIGS. 1A and 1C, namely an evaluation circuit 50 '''.
  • the evaluation circuit 50 ''' comprises an amplifier 62 and a fourth resistor 75 connected between an output of the amplifier 62 and an inverting resistor. the input of the amplifier 62 is connected.
  • the inverting input of the amplifier 62 is connected to the input 2 of the input circuit arrangement 1.
  • the output of the amplifier 62 is connected to the output 51 of the evaluation circuit 50 '''for outputting the evaluation signal S2'''.
  • the amplifier 62 is supplied to a signal to be amplified U-IN at a non-inverting input.
  • the evaluation signal S2 '" is formed as a function of the impedance 100 and the fourth resistor 75. If the impedance 100 has a resistance with a resistance value, the evaluation signal S2 '' 'is approximately proportional to the signal U-IN to be amplified with a proportionality factor, formed from the ratio of a resistance value of the fourth resistor 75 divided by the resistance value of the impedance 100 plus one.
  • the evaluation circuit 50 '' ' accordinging to FIG. 4 acts as a noninverting amplifier.
  • a gain factor of the evaluation circuit 50 '' 'can thus be set by the resistance value of the impedance 100.
  • FIGS. 5A to 5G show exemplary embodiments of the impedance 100 that can be used in the circuit arrangements according to FIGS. 1 to 3.
  • the impedance 100 has the first terminal 101 and the second terminal 102, respectively.
  • FIG. 5A shows an ohmic resistor 105 as impedance 100.
  • FIG. 5B shows an inductance 115 as an impedance 100.
  • FIG. 5C shows a series connection of the inductance 115 and the ohmic resistor 105.
  • Figure 5D shows a parallel circuit of the inductor 115 and the ohmic resistor 105.
  • the impedance 100 has a low-pass characteristic.
  • the output signal S3 of the output circuit arrangement 80 is thus provided with a time delay as the input signal ES of the input circuit arrangement 1.
  • a delay time can be set with advantage.
  • Figure 5E shows a parallel circuit comprising the ohmic resistor 105 and a capacitor 116.
  • Figure 5F shows the capacitor 116 as impedance 100. Since an energy content of the capacitor 116 is continuous, a change in the output signal S3 is converted into an equal change of the input signal ES , For example, if the output signal S3 and the input signal ES are at a high level and the output signal S3 is suddenly changed from the high level to a low level, the value of the input signal ES is reduced by the same amount according to FIG. 5E or 5F. A jump of the output signal S3 thus generates a pulse of the activating signal S1 by means of the comparator 30.
  • FIG. 5G shows a series circuit comprising the capacitor 116 and the resistor 105.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Eine Eingangsschaltungsanordnung (1) weist einen Eingang (2), einen Komparator (30) und eine Auswerteschaltung (50) auf. Der Eingang (2) ist zum Koppeln mit einem ersten Anschluss (101) einer Impedanz (100) und zur Zuführung eines Eingangssignals (ES) ausgelegt. Der Komparator (30) ist mit dem Eingang (2) der Eingangsschaltungsanordnung (1) verbunden und zum Abgeben eines Aktiviersignals (S1) an einem Ausgang (31) in Abhängigkeit von einem Vergleich des Eingangssignals (ES) mit einem einstellbaren Schwellwert (SW1) ausgelegt. Weiter ist die Auswerteschaltung (50) mit dem Eingang (2) der Eingangsschaltungsanordnung (1) und zu ihrer Aktivierung mit dem Ausgang (31) des Komparators (30) verbunden und zur Auswertung des Werts der anschließbaren Impedanz (100) ausgelegt.

Description

Beschreibung
Halbleiterkörper, Schaltungsanordnung mit dem Halbleiterkörper und Verfahren
Die vorliegende Erfindung betrifft einen Halbleiterkörper mit einer Eingangsschaltungsanordnung, eine Schaltungsanordnung mit dem Halbleiterkörper, eine Verwendung der Schaltungsanordnung und ein Verfahren zur Auswertung eines Eingangssig- nals.
Halbleiterkörper mit Schaltungsanordnungen weisen in vielen Fällen einen ersten und einen zweiten Eingang auf, wobei der erste Eingang zur Zuführung eines digital kodierten Signals dient und an den zweiten Eingang ein Widerstand angeschlossen ist, der an seinem zweiten Anschluss mit einem Bezugspotenzi- alanschluss verbunden ist und dessen Wert von der Schaltung ausgewertet wird. Solche Halbleiterkörper weisen daher eine Vielzahl von Eingängen, englisch pins, auf, welche eine hohen Flächenbedarf und Aufwand zur Folge haben.
Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterkörper mit einer Eingangsschaltungsanordnung, eine Schaltungsanordnung mit dem Halbleiterkörper sowie ein Verfahren zur Auswertung eines Eingangsignals bereitzustellen, die einen geringen Aufwand und eine geringe Anzahl von Anschlüssen erfordern.
Diese Aufgaben werden mit dem Gegenstand des unabhängigen Pa- tentanspruchs 1 sowie des Patentanspruchs 14 und dem Verfahren gemäß dem unabhängigem Patentanspruch 26 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche . Erfindungsgemäß umfasst ein Halbleiterkörper eine Eingangsschaltungsanordnung. Die Eingangsschaltungsanordnung weist einen Eingang, einen Komparator und eine Auswerteschaltung auf. Der Komparator und die Auswerteschaltung sind eingangs- seitig mit dem Eingang der Eingangsschaltungsanordnung gekoppelt. Der Komparator weist einen Ausgang auf. Die Auswerteschaltung ist eingangsseitig mit dem Ausgang des Komparators verbunden .
Der Eingang der Eingangsschaltungsanordnung ist ausgelegt zum Koppeln mit einem ersten Anschluss einer anschließbaren Impedanz .
Der Eingang ist zusätzlich zur Zuführung eines Eingangssig- nals eingerichtet. Der Komparator ist zum Bilden eines Aktiviersignals in Abhängigkeit von einem Vergleich des Eingangssignals mit einem einstellbaren Schwellwert und zur Abgabe des Aktiviersignals an dem Ausgang ausgelegt. Die Auswerteschaltung ist mittels des Aktiviersignals aktivierbar. Die Auswerteschaltung ist zur Auswertung des Werts der anschließbaren Impedanz eingerichtet.
Nach dem vorgeschlagenen Prinzip sind mit Vorteil über einen gemeinsamen Eingang ein Aktivieren der Auswerteschaltung und ein Zuführen eines Einstellparameters an die Auswerteschaltung vorgesehen. Dadurch ist die Anzahl der Eingänge des Halbleiterkörpers reduziert. Der Halbleiterkörper weist somit mit Vorteil eine geringe Pinanzahl auf und ist damit kostengünstig herstellbar.
In einer Ausführungsform ist an einem Ausgang einer aktivierten Auswerteschaltung das Auswertesignal mit einem von Null verschiedenen Pegel und bei einer nicht-aktivierten Auswerteschaltung ein Null-Pegel abgreifbar.
In einer bevorzugten Ausführungsform ist die Auswerteschal- tung in einen eingeschalteten oder in einen ausgeschalteten Betriebszustand in Abhängigkeit von dem Zustand des Aktiviersignal schaltbar. Mit Vorteil ist die Auswertevorrichtung mittels des Aktiviersignals ausschaltbar oder kann in einen Ruhezustand versetzt werden, so dass insgesamt der elektri- sehe Leistungsverbrauch der Eingangsschaltungsanordnung reduziert ist.
In einer Weiterbildung ist der Komparator ausgelegt, als Aktiviersignal ein digital, bevorzugt binär kodiertes Signal abzugeben.
In einer Ausführungsform umfasst der Komparator einen Verstärker, welcher an einem Eingang mit dem Eingang der Eingangsschaltungsanordnung und an einem Ausgang mit dem Ausgang des Komparators verbunden ist. Dem Verstärker ist an einem weiteren Eingang ein Schwellwert zuführbar ist. Der Verstärker kann einen hohen Verstärkungsfaktor aufweisen.
In einer anderen Ausführungsform umfasst der Komparator einen Inverter, welcher einen p-Kanal Feldeffekttransistor und einen n-Kanal Feldeffekttransistor aufweist. Der p-Kanal und der n-Kanal Feldeffekttransistor sind an ihren jeweiligen Steueranschlüssen mit dem Eingang der Eingangsschaltungsanordnung verbunden. Ein Anschluss des p-Kanal Feldeffekttran- sistor ist mit einem ersten Versorgungsspannungsanschluss und ein weiterer Anschluss mit einem Ausgang des Inverters verbunden. Der n-Kanal Feldeffekttransistor ist an einem ersten Anschluss mit dem Ausgang des Inverters und an einem zweiten Anschluss mit einem Bezugspotenzialanschluss verbunden. Der Ausgang des Inverters ist mit dem Ausgang des Komparators gekoppelt. Mit Vorteil ist die Leistungsaufnahme des Inverters, wenn das Eingangssignal in der Nähe einer ersten Versorgungs- Spannung oder eines Bezugspotentials ist, sehr gering.
In einer Ausführungsform weist der p-Kanal Feldeffekttransistor mindestens einen Geometrieparameter und der n-Kanal Feldeffekttransistor mindestens einen weiteren Geometrieparameter auf. Die Geometrieparameter können die Kanalweite und/ oder die Kanallänge des p-Kanal Feldeffekttransistors und die Kanalweite und/oder die Kanallänge des n-Kanal Feldeffekttransistors umfassen. Weiter weist der p-Kanal Feldeffekttransistor einen Schwellwert und der n-Kanal Feldeffekttransistor einen weiteren Schwellwert auf. Mit den Geometrieparametern und/oder Schwellwerten ist mit Vorteil der Schwellwert des Komparators einstellbar.
In einer Ausführungsform ist die Auswerteschaltung zur Abgabe eines analogen Auswertesignals an dem Ausgang ausgelegt. In einer alternativen Ausführungsform ist die Auswerteschaltung zur Abgabe eines digital kodierten Auswertesignals an dem Ausgang ausgelegt.
In einer Weiterbildung umfasst die Auswerteschaltung eine Stromquelle, die zur Abgabe eines ersten Ausgangsstroms in Abhängigkeit des Werts der anschließbaren Impedanz ausgelegt ist. Die Stromquelle ist eingangsseitig mit dem Eingang der Eingangschaltungsanordnung verbunden. Ein Ausgang der Strom- quelle ist in einer Ausführungsform mit dem Ausgang der Auswerteschaltung gekoppelt. An dem Ausgang der Stromquelle ist ein erster Ausgangsstrom abgreifbar. In einer Ausführungsform der Stromquelle umfasst die Stromquelle einen ersten Transistor und einen Verstärker. Der erste Transistor ist an einem ersten Anschluss mit dem Eingang der Eingangsschaltungsanordnung und an einen zweiten An- Schluss mit dem Ausgang der Stromquelle gekoppelt. Der Verstärker ist an einem zweiten Eingang mit dem Eingang der Eingangsschaltung gekoppelt. An einem Ausgang ist der Verstärker mit einem Steueranschluss des ersten Transistors gekoppelt. Dem Verstärker ist an einem ersten Eingang eine Referenzspan- nung zuführbar.
In einer Ausführungsform umfasst die Auswerteschaltung einen Wandler, der zum Bereitstellen des digital kodierten Auswertesignals in Abhängigkeit von einem Vergleich des ersten Aus- gangsstroms oder eines davon abgeleiteten Stroms mit mindestens einer Stromschaltschwelle ausgelegt ist.
In alternativen Ausführungsformen der Auswerteschaltung kann die Stromquelle im Rahmen des vorgeschlagenen Prinzips durch andere Schaltungen ersetzt werden, welche einen Impedanzwert als Einstellparameter aufweisen.
In einer Ausführungsform ist eine Schaltungsanordnung vorgesehen, die den Halbleiterkörper und die Impedanz umfasst, wo- bei die Impedanz an dem ersten Anschluss mit dem Eingang der Eingangsschaltungsanordnung gekoppelt ist.
Die Impedanz kann einen Widerstand umfassen. Der Widerstand kann als ohmscher Widerstand ausgebildet sein. Die Impedanz kann einen induktiven Anteil aufweisen. Die Impedanz kann einen kapazitiven Anteil aufweisen. Der Wert der Impedanz kann mittels eines Schalters einstellbar sein. In einer ersten Ausführungsform ist ein zweiter Anschluss der Impedanz mit einem Bezugspotenzialanschluss gekoppelt.
In einer zweiten Ausführungsform ist der zweite Anschluss der Impedanz mit einem zweiten Versorgungsspannungsanschluss zur Zuführung einer zweiten VersorgungsSpannung gekoppelt.
In einer dritten und bevorzugten Ausführungsform umfasst die Schaltungsanordnung eine Ausgangsschaltungsanordnung, die ausgangsseitig mit dem zweiten Anschluss der Impedanz gekoppelt ist. Die Ausgangsschaltungsanordnung ist auf einem weiteren Halbleiterkörper realisiert. Sie ist zur Abgabe eines digital kodierten Signals an einem Ausgang der Ausgangsschal- tungsanordnung ausgelegt.
In einer Ausführungsform umfasst die Ausgangsschaltungsanordnung einen universellen Busausgang, englisch General Purpose Input Output, abgekürzt GPIO.
In einer Weiterbildung umfasst die Ausgangsschaltungsanordnung einen Ausgang mit drei Betriebszuständen, englisch Tri- State Output, mit den drei Betriebszuständen hoher Pegel, niedriger Pegel sowie hochohmig.
In einer Ausführungsform ist die Ausgangsschaltungsanordnung als Digitalschaltung ausgebildet. In einer Weiterbildung umfasst die Ausgangsschaltungsanordnung einen Mikrocontroller .
In einer Ausführungsform umfasst die Ausgangsschaltungsanord- nung einen ersten Ausgangstransistor. Der Ausgangstransistor ist an einem ersten Anschluss mit dem Ausgang der Ausgangsschaltungsanordnung und an einem zweiten Anschluss mit dem Bezugspotenzialanschluss verbunden. Es ist ein Vorteil der Ausführungsform, dass diese nur die Betriebszustände niedriger Pegel und hochohmig kennt und somit unbeeinflusst ist, ob eine dritte VersorgungsSpannung, mit der die Ausgangsschal- tungsanordnung beaufschlagbar ist, höher oder niedriger als die erste VersorgungsSpannung ist.
In einer alternativen Ausführungsform umfasst die Ausgangsschaltungsanordnung den ersten Ausgangstransistor und einen zweiten Ausgangstransistor. Der zweite Ausgangstransistor ist an einem ersten Anschluss mit dem dritten Versorgungsspan- nungsanschluss zur Zuführung der dritten VersorgungsSpannung und an einem zweiten Anschluss mit dem Ausgang der Ausgangsschaltungsanordnung gekoppelt. Mit Vorteil ist somit eine Ausführungsform eines Tri-State Output realisiert.
In einer Weiterbildung umfasst die Schaltungsanordnung mindestens eine weitere Impedanz, die an einem ersten Anschluss mit dem Eingang der EingangsSchaltungsanordnung gekoppelt ist. In einer Ausführungsform der Weiterbildung ist die min- destens eine weitere Impedanz an einem zweiten Anschluss mit mindestens einem weiteren Ausgang der Ausgangsschaltungsanordnung gekoppe11.
In einer alternativen Ausführungsform dieser Weiterbildung ist mindestens eine weitere Impedanz an dem zweiten Anschluss mit mindestens einem Anschluss mindestens einer weiteren Ausgangsschaltungsanordnung, welche auf mindestens einem weiteren Hableiterkörper realisiert ist, gekoppelt. Mit Vorteil ist das Eingangssignal der Eingangsschaltungsanordnung durch ein Zusammenwirken von mindestens zwei Ausgangsschaltungsanordnungen bereitstellbar. In einer Ausführungsform ist die Impedanz mit diskreten Bauelementen aufgebaut. Die Impedanz kann einen diskret aufgebauten Widerstand umfassen. Die Impedanz kann einen diskret aufgebauten Kondensator umfassen. Die Impedanz kann eine dis- kret aufgebaute Spule aufweisen. Der Schalter kann als Drucktaster oder Taste realisiert sein. Der Schalter kann als Relais ausgeführt sein. Der Schalter kann einen Transistor umfassen. Bevorzugt ist der Transistor als Feldeffekttransistor ausgebildet.
Unter dem Halbleiterkörper mit der Eingangsschaltungsanordnung und dem mindestens einen weiteren Halbleiterkörper mit mindestens einer weiteren Ausgangsschaltungsanordnung wird in einer Ausführungsform je eine integrierte Schaltung verstan- den.
In einer Ausführungsform sind der Halbleiterkörper und der mindestens eine weitere Halbleiterkörper der Schaltungsanordnung auf einem Träger aufgebaut. Der Halbleiterkörper und der mindestens eine weitere Halbleiterkörper können gehaust oder alternativ ungenaust in Chip- und Board-Technik auf dem Träger aufgebracht sein.
Es kann ein Bonddraht zur Verbindung des Eingangs und/oder des Ausgangs mit einem der Anschlüsse der Impedanz vorgesehen sein.
Alternativ können Bumps vorgesehen sein, mit denen der Eingang beziehungsweise der Ausgang mit einer metallischen Flä- che auf dem Träger elektrisch leitend zur Zu- und Ableitung der Signale verbunden ist. In einer Ausführungsform ist der Träger eine Leiterplatte, englisch printed circuit board, abgekürzt PCB. Die Leiterplatte kann als flexible Leiterplatte realisiert sein.
In einer alternativen Ausführungsform ist der Träger eine Keramik. Die Impedanz kann einen Dünnfilmwiderstand oder alternativ einen Dickschichtwiderstand umfassen. Die Impedanz kann einen Dünnfilmkondensator oder alternativ einen in Dickschichttechnik realisierten Kondensator umfassen.
Die Schaltungsanordnung ist verwendbar, ein digitales Signal und einen Impedanzwert an einen Eingang einer Eingangsschal- tungsanordnung eines Halbleiterkörpers zu übergeben.
Die Schaltungsanordnung ist bei Beleuchtungen anwendbar, wie bei einer Taschenlampe, bei einem Blitz, bei einer Hintergrundbeleuchtung und/oder bei einer Tastenbeleuchtung. Die Schaltungsanordnung ist bei Standard Linear Schaltungen anwendbar, wie bei einer Stromquelle zur Stromeinstellung, bei einem Spannungsregulator, abgekürzt LDO zur Spannungseinstellung, bei einem Gleichspannungswandler, abgekürzt DC/DC Converter zur Spannungseinstellung oder bei einem Tonverstärker zur Verstärkungsfaktor-Einstellung. Die Schaltungsanordnung ist bei KommunikationsSchaltungen anwendbar.
Zusammenfassend hat das erfindungsgemäße Prinzip folgende Vorteile:
An einem gemeinsamen Eingang werden zwei Informationen übergeben, nämlich ein digital kodiertes Signal und ein Impe- danzwert.
Aufgrund der Doppelnutzung eines Eingangs eines Halbleiterkörpers weist der Halbleiterkörper wenige Eingänge und da¬ mit eine kleinere Fläche auf. Die Anzahl der Verbindungen auf dem Träger und von dem Träger zu dem Halbleiterkörper ist reduziert, dadurch ist die Gehäusung kompakt und kostengünstig. Der Aufbau der gesamten Schaltungsanordnung ist klein und kostengünstig . - Bei vorgegebener Gehäusegröße können mehr Funktionen im Design verwirklicht werden.
Der Halbleiterkörper mit Eingangsschaltungsanordnung ist in großen Stückzahlen und damit kostengünstig herstellbar und für verschiedene Anwendungen mittels unterschiedlicher Impe- danzen flexibel einsetzbar.
Mit dem zweifachen Ausnutzen eines Einganges kann auf aufwendige Schnittstellen wie dem Inter-IC Bus, abgekürzt l2C-Bus oder dem Serial Peripheral Interface Bus, abgekürzt SPI Bus bei einer Systemintegration gegebenenfalls verzichtet werden.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugs- zeichen. Insoweit Schaltungsteile in Bauelementen und ihrer
Funktion übereinstimmen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Figuren IA bis IC zeigen jeweils beispielhafte Schaltungsan- Ordnungen nach dem vorgeschlagenen Prinzip .
Figuren 2A bis 2C zeigen beispielhafte Ausführungsformen eines Komparators .
Figuren 3A bis 3D zeigen jeweils beispielhafte Schaltungsanordnungen nach dem vorgeschlagenen Prinzip mit unterschiedlichen Auswerteschaltungen und Ausgangsschaltungen.
Figur 4 zeigt eine weitere beispielhafte Auswerte- Schaltung.
Figuren 5A bis 5G zeigen beispielhafte Ausführungsformen einer Impedanz .
Figur IA zeigt eine beispielhafte Schaltungsanordnung nach dem vorgeschlagenen Prinzip, umfassend eine Eingangsschaltungsanordnung 1, eine Impedanz 100 und eine Ausgangsschaltungsanordnung 80. Die Eingangsschaltungsanordnung 1 weist eine Auswerteschaltung 50 und einen Komparator 30 auf, die jeweils eingangsseitig mit einem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden sind. Die Impedanz 100 ist an einem ersten Anschluss 101 mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden. Die Impedanz 100 ist an einem zweiten Anschluss 102 mit einem Anschluss 81 der Ausgangs- Schaltungsanordnung 80 verbunden. Der Komparator 30 umfasst einen Ausgang 31 zur Abgabe eines Aktiviersignals Sl. Der Ausgang 31 ist mit einem Eingang 64 der Auswerteschaltung 50 verbunden. Die Auswerteschaltung 50 umfasst einen Ausgang 51 zur Abgabe eines Auswertesignals S2.
Die Ausgangsschaltungsanordnung 80 gibt an ihrem Anschluss 81 ein Ausgangssignal S3 ab. Über die Impedanz 100 wird das Ausgangssignal S3 dem Eingang 2 der Eingangsschaltungsanordnung 1 zugeführt, sodass an dem Eingang 2 ein EingangsSignal ES anliegt. Der Komparator 30 ist ausgelegt, das Aktiviersignal Sl in Abhängigkeit von einem Vergleich des EingangsSignals ES mit einem einstellbaren Schwellwert SWl abzugeben. Die Auswerteschaltung 50 ist dazu eingerichtet, den Wert der Impe- danz 100 auszuwerten. Sie gibt bei Aktivierung das Auswertesignal S2 in Abhängigkeit des Werts der Impedanz 100 aus. Das EingangsSignal ES ist eine Funktion des Ausgangssignals S3, der Impedanz 100 und einer von der Eingangsschaltungsanord- nung 1 gebildeten Eingangsimpedanz . Die Eingangsimpedanz ist eine Funktion der Auswerteschaltung 50 und des Komparators 30.
Es ist ein Vorteil der Schaltungsanordnung, dass an dem Ein- gang 2 der EingangsSchaltungsanordnung 1 zwei Informationen der Eingangsschaltungsanordnung 1 übermittelbar sind. Dadurch ist ein Eingang eingespart.
Figur IB zeigt eine weitere beispielhafte Ausführungsform der Schaltungsanordnung gemäß Figur IA. Ein Halbleiterkörper 3 umfasst die Eingangsschaltungsanordnung 1 mit dem Eingang 2. Ein weiterer Halbleiterkörper 86 umfasst die Ausgangsschal- tungsanordnung 80 mit dem Anschluss 81. Der Halbleiterkörper 3, der weitere Halbleiterkörper 86 und die Impedanz 100 sind auf einem Träger 109 aufgebracht. Eine Bondverbindung 110 verbindet den Anschluss 81 der Ausgangsschaltungsanordnung mit dem zweiten Anschluss 102 der Impedanz 100. Eine weitere Bondverbindung 111 verbindet den Eingang 2 der Eingangsschal- tungsanordnung 1 mit dem ersten Anschluss 101 der Impedanz 100. Die Impedanz 100 ist als Widerstand aus einem resistiven Material und bondbaren ersten und zweiten Anschlüssen 101, 102 aufgebaut. Der Träger 109 ist eine Leiterplatte, englisch printed circuit board. Die Schaltungsanordnung ist somit in Chip on Board Technik realisiert.
Es ist ein Vorteil der Schaltungsanordnung gemäß Figur IB, dass durch das Einsparen von Ein- und Ausgängen bei den Halbleiterkörpern 3, 86 die Schaltungsanordnung kompakt ist. Alternativ kann die Impedanz 100 als Surface Mount Device, abgekürzt SMD-Bauelement, ausgebildet sein.
Figur IC zeigt eine weitere beispielhafte Schaltungsanordnung nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Schaltungsanordnung gemäß Figur IA ist. Die Eingangsschaltungsanordnung 1' weist einen zweiten Widerstand 4 auf, der zwischen dem Eingang 2 und einem Bezugspotenzialanschluss 8 geschaltet ist. Die Eingangsschaltungsanordnung 1' weist einen dritten Widerstand 5 auf, der zwischen dem Eingang 2 und einem ersten Versorgungsspannungsanschluss 9 zur Versorgung mit einer ersten VersorgungsSpannung VCl geschaltet ist. Die Impedanz 100 ist an dem ersten Anschluss 101 mit dem Eingang 2 der Eingangsschaltungsanordnung 1' und an dem zweiten Anschluss 102 mit einem zweiten Versorgungsspannungsanschluss 10 zur Verbindung mit einer zweiten VersorgungsSpannung VC2 verbunden .
Der zweite Widerstand 4 dient zum näherungsweise Einstellen eines Potentials des Eingangs 2 der Eingangsschaltungsanordnung 1 auf das Bezugspotential im Falle eines unbeschalteten Eingangs 2 der Eingangsschaltungsanordnung 1 ' oder eines Fehlens eines EingangsSignals ES. Mittels des dritten Wider- Stands 5 ist bei Fehlen des zweiten Widerstands 4 das Potentials des Eingangs 2 der Eingangsschaltungsanordnung 1 ' näherungsweise auf ein Potential der erste VersorgungsSpannung VCl einstellbar. Der zweite und der dritten Widerstand 4, 5 zusammen dienen zum Einstellen des EingangsSignals ES auf ein Potential zwischen der ersten VersorgungsSpannung VCl und dem Bezugspotenzial, sofern an dem Eingang 2 keine Impedanz 100 angeschlossen oder keine Eingangsspannung ES von außen ange- legt ist. Der zweite und der dritten Widerstand 4, 5 wirken als Spannungsteiler.
Der zweite und/oder der dritte Widerstand 4, 5 weisen einen hohen Widerstandswert verglichen mit einem Widerstandswert der Impedanz 100 auf.
Ein logischer Pegel an dem zweiten Anschluss 102 der Impedanz 100 ist fest zur Aktivierung der Auswerteeinheit eingestellt, da der zweite Anschluss 102 der Impedanz 100 mit der zweiten VersorgungsSpannung VC2 beaufschlagt ist.
Der zweite und/oder der dritte Widerstand 4, 5 sind alternativ jeweils durch einen als Widerstand geschalteten Transis- tor ausgebildet.
In einer alternativen Ausführung ist der zweite Anschluss 102 der Impedanz 100 mit dem Bezugspotentialanschluss 8 verbunden. Ist der Komparator 30 so eingerichtet, dass er bei einem Wert des EingangsSignals ES, der kleiner als der Schwellwert SWl ist, das Aktiviersignals Sl zur Aktivierung der Auswerteschaltung 50 bereitstellt, so mit Vorteil ein fester logischer Wert an dem zweiten Anschluss 102 der Impedanz 100 eingestellt und ist die Auswerteschaltung 50 aktiviert.
Figuren 2A bis 2C zeigen beispielhafte Ausführungsformen eines Komparators 30, 30', 30'', wie er als Komparator 30 in den Eingangsschaltungsanordnungen 1 gemäß den Figuren IA bis IC, 3A bis 3D eingesetzt werden kann. Der Komparator 30 ist mit dem Eingang 2 der EingangsSchaltungsanordnung 1 verbunden. Figur 2A zeigt den Komparator 30, aufweisend einen Verstärker 35 und den Ausgang 31 zur Abgabe des Aktiviersignals Sl. Der Verstärker 35 ist an einem invertierenden Eingang mit dem Eingang 2 der Eingangsschaltungsanordnung 1 und an einem Aus- gang mit dem Ausgang 31 des Komparators 30 verbunden.
Der Verstärker 35 ist an einem nichtinvertierenden Eingang mit dem ersten Schwellwert SWl beaufschlagt. Der Verstärker 35 bildet das Aktiviersignal Sl mit einem hohen Pegel, wenn das EingangsSignal ES unter dem ersten Schwellwert SWl liegt, und mit einem niedrigen Pegel, wenn das Aktiviersignal ES ü- ber dem ersten Schwellwert SWl liegt.
Figur 2B zeigt eine weitere beispielhafte Ausführungsform des Komparators 30, nämlich einen Komparator 30'. Der Komparator 30' weist einen P-Kanal Feldeffekttransistor 33 und einen N- Kanal Feldeffekttransistor 34 auf. Die beiden Feldeffekttransistoren 33, 34 sind eingangsseitig mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden. Ein Anschluss des P- Kanal Feldeffekttransistors 33 ist mit dem ersten Versor- gungsspannungsanschluss 9 zur Verbindung mit der ersten Versorgungsspannung VCl verbunden. Ein Anschluss des N-Kanal Feldeffekttransistors 34 ist mit dem Bezugspotenzialanschluss 8 verbunden. Je ein weiterer Anschluss des P-Kanal Feldef- fekttransistors 33 und des N-Kanal Feldeffekttransistors 34 sind miteinander verbunden und mit dem Ausgang 31 gekoppelt. Die Kopplung ist mittels eines Puffers 36 ausgeführt. Der P- Kanal Feldeffekttransistor 33 umfasst eine Kanalweite WP und eine Kanallänge LP. Der N-Kanal Feldeffekttransistor 34 um- fasst eine Kanalweite WN und eine Kanallänge LN. Die Kanal¬ weiten WP, WN und Kanallängen LP, LN sind Geometriedaten der beiden Feldeffekttransistoren 33, 34. Bei einem hohen Wert des EingangsSignals ES ist der N-Kanal Feldeffekttransistor 34 leitend und der P-Kanal Feldeffekttransistor 33 gesperrt geschaltet, sodass das Aktiviersignal Sl' einen niedrigen Pegel aufweist. Bei einem niedrigen Pegel des EingangssignaIs ES ist der P-Kanal Feldeffekttransistor 33 leitend und der N-Kanal Feldeffekttransistor 34 gesperrt geschaltet, dass das Aktiviersignal Sl' einen hohen Wert aufweist. Die erste Schaltschwelle SWl des Komparators 30 in Figur 2B ist durch die beiden Kanalweiten WP, WN und Kanallän- gen LP und LN sowie die nicht gezeigte SchwellSpannung des P- Kanal-Feldeffekttransistors 33 und die nicht gezeigte SchwellSpannung des N-Kanal-Feldeffekttransistors 34 eingestellt.
Mit Vorteil wird somit mit sehr wenigen Bauelementen das Aktiviersignal Sl aus dem Eingangssignal ES gebildet.
Figur 2C zeigt eine beispielhafte Weiterbildung des Komparators 30 gemäß Figur 2A, nämlich einen Komparator 30' '. Im Un- terschied zu dem Komparator 30 gemäß Figur 2A ist ein weiterer Verstärker 37 vorgesehen, der an einem nichtinvertieren- den Eingang mit dem weiteren Schwellwert SW2 beaufschlagt und an einem invertierenden Eingang mit dem Eingang 2 der Eingangsschaltung 1 verbunden sowie mit dem Eingangssignal ES beaufschlagt ist. Der Schwellwert SWl und der weitere
Schwellwert SW2 sind verschieden. Der Ausgang des Verstärkers 35 und der Ausgang des weiteren Verstärkers 37 sind mit Eingängen eines UND-Gatters 41 verbunden. Ein Ausgang des UND- Gatters 41 ist mit dem Ausgang 31 des Komparators 30' ' ver- bunden .
Ist der weitere Schwellwert SW2 kleiner als der Schwellwert SWl, so liegt am Ausgang 31 das Aktiviersignal Sl' ' mit einem hohen Pegel an, wenn sich das Eingangssignal ES zwischen dem weiteren und dem Schwellwert SWl, SW2 befindet. Ist der Schwellwert SWl kleiner als der weitere Schwellwert SW2 , so weist das Aktiviersignal Sl' ' einen hohen Pegel auf, wenn das Eingangssignal ES kleiner als der Schwellwert SWl oder größer als der weitere Schwellwert SW2 ist.
Somit ist mit Vorteil ein Fensterkomparator gebildet.
Alternativ kann anstelle des UND-Gatters 41 ein RS-Flipflop verwendet sein.
Figur 3A zeigt eine beispielhafte Schaltungsanordnung nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Schaltungsanordnungen gemäß Figuren IA bis IC ist. Die Schaltungsanordnung umfasst die Ausgangsschaltungsanordnung 80, einen ohm' sehen Widerstand 105 als Impedanz und die Eingangsschaltungsanordnung 1. Die Ausgangsschaltungsanordnung 80 weist einen ersten und einen zweiten Ausgangstransistor 84, 85 auf. Der erste Ausgangstransistor 84 ist als n-Kanal Feldeffekttransistor und der zweite Ausgangstransistor 85 als p- Kanal Feldeffekttransistor ausgebildet. Der erste Ausgangstransistor 84 ist an einem ersten Anschluss mit dem Bezugspo- tenzialanschluss 8 und an einem weiteren Anschluss mit dem Ausgang 81 der Ausgangsschaltungsanordnung 80 verbunden. Der zweite Ausgangstransistör 85 ist an einem Anschluss mit einem dritten Versorgungsspannungsanschluss 11 und an einem weiteren Anschluss mit dem Ausgang 81 verbunden. Der Ausgang 81 der Ausgangsschaltungsanordnung ist über den ohm' sehen Wider- stand 105 mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden . Die EingangsSchaltungsanordnung 1 weist den Komparator 30 auf, der mit dem Eingang 2 der Eingangsschaltungsanordnung 1 gekoppelt ist. Als Komparator 30 ist der Komparator 30 gemäß Figur 2A vorgesehen. Die Eingangsschaltungsanordnung 1 weist die Auswerteschaltung 50 auf, die eingangsseitig mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden ist. Die Auswerteschaltung 50 umfasst eine Stromquelle 52, der ein Stromspiegel 56, 57 nachgeschaltet ist. Der Stromspiegel 56, 57 ist ausgangsseitig mit dem Ausgang 51 der Auswerteschal- tung 50 verbunden.
Die Stromquelle 52 umfasst einen Verstärker 54 und einen ersten Transistor 53. Der Verstärker 54 ist an einem Eingang mit einem Referenzwert RW beaufschlagt und an einem weiteren Ein- gang mit dem Eingang 2 verbunden. Ausgangsseitig ist der Verstärker 54 mit einem Steueranschluss des ersten Transistors 53 verbunden. Der erste Transistor 53 ist mit einem Anschluss ebenfalls mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden und mit einem weiteren Anschluss mit dem Ausgang 63 der Stromquelle 52 verbunden. Der Ausgang 63 der Stromquelle
52 ist mit dem Stromspiegel 56, 57 gekoppelt. Der erste Transistor 53 ist als selbstsperrender N-Kanal Feldeffekttransistor realisiert.
Der Ausgang 31 des Komparators 30 ist über einen weiteren
Eingang 64 der Auswerteschaltung 50 mit dem Verstärker 54 zu dessen Aktivierung/Deaktivierung verbunden.
Der Stromspiegel 56, 57 weist einen zweiten Transistor 56 auf, der an einem Steueranschluss und einem Anschluss mit dem
Ausgang der Stromquelle 52 und an einem weiteren Anschluss mit dem ersten Versorgungsspannungsanschluss 9 zur Zuführung der ersten VersorgungsSpannung VCl verbunden ist. Der Steuer- anschluss des zweiten Transistors 56 ist über ein Filter 58 mit einem Steueranschluss des dritten Transistors 57 verbunden, der an einem Anschluss mit dem ersten Versorgungsspan- nungsanschluss 9 zur Zuführung der ersten VersorgungsSpannung VCl und an einem weiteren Anschluss mit dem Ausgang 51 der Auswerteschaltung 50 verbunden ist.
Das Filter 58 weist einen ersten Widerstand 59 und einen Kondensator 60 auf. Der erste Widerstand 59 ist zwischen den Steueranschluss des zweiten Transistors 56 und den Steueranschluss des dritten Transistors 57 geschaltet. Der Steueranschluss des dritten Transistors 57 ist mittels des Kondensators 60 mit dem ersten Versorgungsspannungsanschluss 9 gekoppelt. Das Filter 58 weist somit eine Tiefpasscharakteristik auf. Der zweite und der dritte Transistor 56, 57 sind als selbstsperrende p-Kanal-Metall-Oxid-Halbleiter Feldeffekttransistoren ausgebildet.
Mit einem hohen Pegel an dem Eingangsanschluss des ersten Ausgangstransistors 84 wird das Ausgangssignal S3 der Ausgangsschaltungsanordnung 80 auf einen niedrigen Pegel gezogen. Mit einem niedrigen Pegel an dem Steueranschluss des zweiten Ausgangstransistörs 85 wird das Ausgangssignal S3 auf einen hohen Pegel gezogen. Ist der Pegel an dem Steueran- Schluss des ersten Ausgangstransistors 84 niedrig und der Pegel an dem Steueranschluss des zweiten Ausgangstransistors 85 hoch, so wird kein Ausgangssignal S3 gebildet und der Ausgang 81 der Ausgangsschaltungsanordnung 80 ist hochohmig geschaltet.
Der Komparator 30 vergleicht das Eingangssignal ES mit dem Schwellwert SWl und gibt einen hohen Pegel des Aktiviersignals Sl ab, falls das Eingangssignal ES kleiner als der Schwellwert SWl ist. In diesem Fall wird mittels des Aktiviersignals Sl der Verstärker 54 der Stromquelle 52 und damit die gesamte Auswerteschaltung 50 aktiv geschaltet. Die Stromquelle 52 gibt in Abhängigkeit des Wertes des Widerstands 105 ausgangsseitig einen ersten Ausgangsstrom Il ab. Der Wert des ersten Ausgangsstrom Il kann näherungsweise mit der folgenden Gleichung berechnet werden:
RW
/I = -
R\05
wobei RW der Referenzwert in Form einer Spannung und Rl05 ein Wert des ohm' sehen Widerstands 105 ist.
Es ist ein Vorteil der Schaltungsanordnung, dass mittels der Ausgangsschaltungsanordnung 80 die Stromquelle 52 aktiviert werden kann und mittels des Widerstands 105 der Stromwert Il der Stromquelle 52 eingestellt werden kann. Dabei wird vorteilhafterweise ausschließlich ein Eingang 2 des Halbleiterkörpers 3, auf dem sich die Eingangsschaltungsanordnung 1 be- findet, benötigt.
In alternativen Ausführungsformen kann als Komparator 30 ein Komparator gemäß Figur 2B oder 2C vorgesehen sein.
Alternativ kann der Filter 58 überbrückt sein.
Figur 3B zeigt eine Weiterbildung der Schaltungsanordnung gemäß Figur 3A. Im Unterschied zu der Schaltungsanordnung gemäß Figur 3A ist in der Ausgangsschaltungsanordnung 80' gemäß Fi- gur 3A der erste Ausgangstransistör 84 vorgesehen, jedoch der zweite Ausgangstransistor 85 nicht vorgesehen. Die Stromquelle 52 ' der Auswerteschaltung 50 ' gemäß Figur 3B weist im Un- terschied zur Stromquelle 52 gemäß Figur 3A eine Zusatzstromquelle 65 auf, die mit einem Anschluss mit dem Anschluss des ersten Transistors 53 und mit einem weiteren Anschluss mit dem weiteren Anschluss des ersten Transistors 53 verbunden ist.
Liegt ein hoher Pegel an dem Steueranschluss des ersten Ausgangstransistors 84 an, so weist das Ausgangssignal S3 ' einen niedrigen Pegel auf . Liegt ein niedriger Pegel an dem Steuer- anschluss des ersten Ausgangstransistors 84 an, so ist kein Ausgangssignal S3 ' gebildet und der Anschluss 81 ist hochoh- mig.
Durch die weitere Stromquelle 65 fließt ein Zusatzstrom IZ. Solange der Zusatzstrom IZ kleiner als das Verhältnis aus Referenzwert RW und dem ohm' sehen Widerstand 105 ist, wird im aktiven Zustand der erste Ausgangsstrom Il näherungsweise gleich dem Verhältnis aus dem Referenzwert RW und dem ohm'- schen Widerstand 105 sein. Ist der Ausgang 81 der Ausgangs- Schaltungsanordnung 80' hochohmig geschaltet, so wirkt der
Zusatzstrom IZ auf den invertierenden Eingang des Verstärkers 35 des Komparator 30, sodass das Aktiviersignal Sl einen niedrigen Pegel aufweist und somit der Verstärker 54 inaktiv geschaltet ist.
Es ist ein Vorteil der zweiten Stromquelle 65, dass bei einem fehlenden Ausgangssignal S3 ' der Verstärker 54 ausgeschaltet und damit der erste Transistor 53 nicht leitend geschaltet ist.
In einer alternativen Ausführungsform ist der zweite Ausgangstransistor 85, wie in Figur 3A gezeigt, vorgesehen. Er wird jedoch nicht aktiviert, sondern ist in einen sperrenden Zustand geschaltet.
Figur 3C zeigt eine Weiterbildung der Schaltungsanordnung ge- maß Figur 3B, bei der die Ausgangsschaltungsanordnung 80' ' einen dritten Ausgangstransistor 89 und einen vierten Ausgangstransistor 90 aufweist. Der dritte Ausgangstransistör 89 ist an einem Anschluss mit dem Bezugspotenzialanschluss 8 und an einem weiteren Anschluss mit einem weiteren Ausgang 87 der Ausgangsschaltungsanordnung 80' ' zur Ausgabe eines weiteren Ausgangssignals S4 verbunden. Der vierte Ausgangstransistor 90 ist an einem Anschluss mit dem Bezugspotenzialanschluss 8 und an einem weiteren Anschluss mit einem weiteren Ausgang 88 der Ausgangsschaltungsanordnung 80' ' zur Ausgabe eines weite- ren AusgangsSignals S5 angeschlossen. Der weitere Ausgang 87 ist über einen ohm' sehen Widerstand 106 mit dem Eingang 2 der Eingangsschaltungsanordnung 1' ' verbunden. Der weitere Ausgang 88 ist über einen ohm 'sehen Widerstand 107 ebenfalls mit dem Eingang 2 der Eingangsschaltungsanordnung 1' ' verbunden.
Mittels der Steuersignale an den Steueranschlüssen des ersten, dritten und vierten Ausgangstransistors 84, 89, 90 werden das Ausgangssignal S3 ' und die weiteren AusgangsSignale S4, S5 eingestellt. Das Eingangssignal ES ist somit eine Funktion der Ausgangssignale S3 ' , S4, S5 und der ohm' sehen Widerstände 105, 106, 107. Der erste Ausgangsstrom Il ' wird in Abhängigkeit der drei AusgangsSignale S3 ' , S4, S5 und ohm- schen Widerstände 105, 106, 107 gebildet. Ist ausschließlich das Ausgangssignal S3 ' auf einem niedrigen Pegel und die wei- teren Anschlüsse 87, 88 hochohmig geschaltet, so wird der erste Ausgangsstrom Il ausschließlich in Abhängigkeit von dem ohm' sehen Widerstand 105 gebildet. Ist beispielsweise das weitere Ausgangssignal S4 und das weitere Ausgangssignal S5 auf einem niedrigen Pegel, so weist der erste Ausgangsström Il einen Wert auf, der aus dem Verhältnis des Referenzwertes RW und dem Gesamtwiderstand der beiden parallel geschalteten ohmschen Widerstände 106, 107 gebildet ist. Der ersten Aus- gangsstrom Il kann näherungsweise mit der folgenden Gleichung berechnet werden:
wobei RW der Referenzwert; R105 der Wert des ohm1 sehen Widerstands 105; R106 ein Wert des ohm 'sehen Widerstands 106; R107 ein Wert des ohm'schen Widerstands 107 sowie S3 ' , S4 und S5 Ausgangssignale sind, die den logischen Wert 1 bei eingeschaltetem ersten, dritten oder vierten Ausgangstransistor 84, 89, 90 und sonst den logischen Wert 0 aufweisen.
Somit kann mit Vorteil mittels mehrerer Ausgänge 81, 87, 88 der Ausgangsschaltungsanordnung 80' ' und mehrerer Widerstände 105, 106, 107 der erste Ausgangsstrom II' in der Eingangs- Schaltungsanordnung I1' eingestellt werden.
In einer alternativen Ausführungsform sind zwei Ausgänge 81, 87 vorgesehen. In einer anderen alternativen Ausführungsform sind mehr als drei Ausgänge 81, 87, 88 vorgesehen.
Figur 3D zeigt eine Weiterbildung der Schaltungsanordnung gemäß Figur 3C, in der der Stromspiegel 56, 57 weitergebildet ist und ein Wandler 61 dem Stromspiegel 56, 57 nachgeschaltet ist.
Der Stromspiegel 56, 57 umfasst zusätzlich einen vierten und einen fünften Transistor 67, 68, die jeweils an einem Steuer- anschluss mit einem Steueranschluss des dritten Transistors 57, an einem Anschluss mit dem ersten Versorgungsspannungsan- schluss 9 zur Zuführung der ersten VersorgungsSpannung VCl und an einem weiteren Anschluss mit einem Ausgang des Strom- spiegeis 56, 57 verbunden sind.
Der Wandler 61 umfasst eine Kodiereinrichtung 66, die aus- gangsseitig mit dem Ausgang 51 der Auswerteschaltung 50' ' zur Abgabe des Auswertesignals S2 ' ' verbunden ist. Der Ausgang 51 umfasst mehrere Leitungen. Die Kodiereinrichtung 66, englisch encoder, ist eingangsseitig über einen Puffer 72 mit einem Eingang des Wandlers 61 verbunden, der mit dem weiteren Anschluss des dritten Transistors 57 und der über eine dritte Stromquelle 69 mit dem Bezugspotenzialanschluss 8 verbunden ist. Weiter ist die Kodiereinrichtung 66 eingangsseitig über einen weiteren Puffer 73 mit einem weiteren Eingang des Wandlers 61 verbunden, an dem der weitere Anschluss des vierten Transistors 67 angeschlossen ist und der über eine vierte Stromquelle 70 mit dem Bezugspotenzialanschluss 8 verbunden ist. Darüber hinaus ist eingangsseitig die Kodiereinrichtung 66 über einen weiteren Puffer 74 mit einem dritten Eingang des Wandlers 61 verbunden, an den der weitere Anschluss des fünften Transistors 68 gekoppelt ist und der über eine fünfte Stromquelle 71 mit dem Bezugspotenzialanschluss 8 verbunden ist.
Die dritte Stromquelle 69 dient zum Einstellen einer ersten Stromschaltschwelle STl, dahingegen dienen die vierte und fünfte Stromquelle 70, 71 zum Einstellen einer zweiten und einer dritten Stromschaltschwelle ST2 , ST3. Der Wandler 61 dient zum Vergleich des von dem Stromspiegel 56, 57 abgegebenen Stromes mit der ersten, zweiten und dritten Stromschaltschwelle STl, ST2, ST3. Die Kodiereinrichtung 66 ist ausge- legt, festzustellen, ob der erste Ausgangsstrom Il kleiner oder größer als die erste, zweite und/oder dritte Stromschaltschwelle STl, ST2, ST3 ist. Sie ist dazu ausgelegt, an dem mehrere Leitungen umfassenden Ausgang 51 das Auswertesig- nals S2 ' ' in Form eines digital kodierten Signals, verteilt auf mehreren Leitungen oder seriell, abzugeben.
Somit werden mit Vorteil digital kodierte Signale, die in der Ausgangsschaltungsanordnung 80'' an den Ausgangstransistören 84, 89, 90 anliegen, über einen einzigen Eingang 2 der Eingangsschaltungsanordnung 1 ' ' ' zugeführt und innerhalb der Eingangsschaltungsanordnung 1' ' ' wieder in das digital kodiertes und auf mehrere Leitungen verteilte Auswertesignal S2 ' ' umgewandelt. So werden mit Vorteil über einen einzelnen Eingang 2 parallel mehrere digital kodierte Signale übermittelt, dadurch dass vor dem Eingang 2 die digital vorliegend kodierten Signale in das EingangsSignal ES, das in Form eines analogen Signals vorliegt, umgewandelt und nach dem Eingang 2 das analoge Signal wieder in ein digital kodiertes Signal, das Auswertesignals S2, zurückgewandelt wird.
In einer alternativen Ausführungsform ist der Wandler 61 zum Vergleich mit zwei Stromschaltschwellen STl, ST2 vorgesehen. In einer anderen alternativen Ausführungsform ist der Wandler 61 zum Vergleich mit mehr als drei Stromschaltschwellen STl, ST2, ST3 ausgebildet.
Figur 4 zeigt eine beispielhafte Ausführungsform der Auswerteschaltung 50, die in die Eingangsschaltungsanordnung 1 ge- maß den Figuren IA und IC einsetzbar ist, nämlich eine Auswerteschaltung 50 ' ' ' . Die Auswerteschaltung 50 ' ' ' umfasst einen Verstärker 62 und einen vierten Widerstand 75, der zwischen einem Ausgang des Verstärkers 62 und einem invertieren- den Eingang des Verstärkers 62 geschaltet ist. Der invertierende Eingang des Verstärkers 62 ist mit dem Eingang 2 der Eingangsschaltungsanordnung 1 verbunden. Der Ausgang des Verstärkers 62 ist mit dem Ausgang 51 der Auswerteschaltung 50' ' ' zur Abgabe des Auswertesignals S2 ' ' ' verbunden.
Dem Verstärker 62 wird an einem nichtinvertierenden Eingang das zu verstärkende Signal U-IN zugeführt. Das Auswertesignal S2 ' ' ' wird in Abhängigkeit von der Impedanz 100 und dem vier- ten Widerstand 75 gebildet. Weist die Impedanz 100 einen Widerstand mit einem Widerstandswert auf, so ist das Auswertesignal S2 ' ' ' näherungsweise proportional zu dem zu verstärkenden Signal U-IN mit einem Proportionalitätsfaktor, gebildet aus dem Verhältnis eines Widerstandswertes des vierten Widerstands 75 dividiert durch den Widerstandswert der Impedanz 100 zuzüglich eins. Die Auswerteschaltung 50' ' ' gemäß Figur 4 wirkt als nichtinvertierender Verstärker.
Mit Vorteil kann somit durch den Widerstandswert der Impedanz 100 ein Verstärkungsfaktor der Auswerteschaltung 50' ' ' eingestellt werden.
Die Figuren 5A bis 5G zeigen beispielhafte Ausführungsformen der Impedanz 100, wie sie in den Schaltungsanordnungen gemäß den Figuren 1 bis 3 eingesetzt werden können. Die Impedanz 100 weist jeweils den ersten Anschluss 101 und den zweiten Anschluss 102 auf.
Figur 5A zeigt einen ohmschen Widerstand 105 als Impedanz 100.
Figur 5B zeigt eine Induktivität 115 als Impedanz 100. Figur 5C zeigt eine Serienschaltung aus der Induktivität 115 und dem ohmschen Widerstand 105. Figur 5D zeigt eine Parallelschaltung aus der Induktivität 115 und dem ohmschen Widerstand 105. In den Figuren 5B bis 5D weist die Impedanz 100 eine Tiefpasscharakteristik auf. Das AusgangsSignal S3 der Ausgangsschaltungsanordnung 80 wird somit mit einer Zeitverzögerung als Eingangssignal ES der Eingangsschaltungsanordnung 1 zur Verfügung gestellt. Somit kann mit Vorteil eine Verzögerungszeit eingestellt werden.
Figur 5E zeigt eine Parallelschaltung, umfassend den ohmschen Widerstand 105 und einen Kondensator 116. Figur 5F zeigt den Kondensator 116 als Impedanz 100. Da ein Energieinhalt des Kondensators 116 stetig ist, wird eine Änderung des Ausgangssignals S3 in eine gleich große Änderung des EingangsSignals ES übergeführt. Sind beispielsweise das Ausgangssignal S3 und das Eingangssignal ES auf einem hohen Pegel und wird das Ausgangssignal S3 sprungartig von dem hohen Pegel auf einen niederen Pegel verändert, so wird gemäß Figur 5E oder 5F der Wert des EingangsSignals ES um denselben Betrag vermindert. Durch einen Sprung des Ausgangssignals S3 wird somit ein Impuls des Aktiviersignals Sl mittels des Komparators 30 erzeugt .
Figur 5G zeigt eine Serienschaltung, umfassend den Kondensa- tor 116 und den Widerstand 105. Bezugszeichenliste
1, 1' , I1', l1 ' ■ Eingangsschaltungsanordnung
2 Eingang 3 Halbleiterkörper
4 zweiter Widerstand
5 dritter Widerstand
8 Bezugspotentialanschluss
9 erster Versorgungsspannungsanschluss 10 zweiter Versorgungsspannungsanschluss
11 dritter Versorgungsspannungsanschluss
12 Schutzschaltung 30, 30', 30' ' Komparator
31 Ausgang 32 Inverter
33 p-Kanal Feldeffekttransistor
34 n-Kanal Feldeffekttransistor
35 Verstärker
36 Puffer 37 weiterer Verstärker
38, 39 weiterer Ausgang
41 UND-Gatter
50, 50', 50' ', 50' '' Auswerteschaltung
51 Ausgang 52, 52' Stromquelle
53 erster Transistor
54 Verstärker
56 zweiter Transistor
57 dritter Transistor 58 Filter
59 erster Widerstand
60 Kondensator
61 Wandler 62 Verstärker
63 Ausgang
64 weiterer Eingang
65 Zusatzstromquelle 66 Kodiereinrichtung
67 vierter Transistor
68 fünfter Transistor
69 dritte Stromquelle
70 vierte Stromquelle 71 fünfte Stromquelle
72, 73, 74 Puffer
75 vierter Widerstand
80, 80', 80'' Ausgangsschaltungsanordnung
81 Ausgang 84 erster Ausgangstransistor
85 zweiter Ausgangstransistor
86 weiterer Halbleiterkörper 87, 88 weiterer Ausgang
89 dritter Ausgangstransistor 90 vierter Ausgangstransistor
100 Impedanz
101 erster Anschluss
102 zweiter Anschluss 105, 106, 107 ohm 'scher Widerstand 109 Träger
110, 111 Bondverbindung
115 Induktivität
116 Kondensator
Il , II' erster Ausgangsstrom 12, 12' zweiter Ausgangsstrom
13 dritter Ausgangsstrom
14 vierter Ausgangsstrom IZ Zusatzstrom Ln Kanallänge des n-Kanal Feldeffekttransistors
Lp Kanallänge des p-Kanal Feldeffekttransistors
RW Referenzwert
ES Eingangssignal
STl StromsehaltschwelIe
ST2 StromsehaltschwelIe
ST3 Stromschaltschwelle S SWWll Schwellwert
SW2 weiterer Schwellwert
Sl, Sl1, Sl Aktiviersignal
S2, S2 ' , S2 , S2 ' ' ' Auswertesignal
S3, S3 ' Ausgangssignal S S44,, S S55 weiteres Ausgangssignal
U-IN zu verstärkendes Signal
VCl erste VersorgungsSpannung
VC2 zweite Versorgungsspannung
VC3 dritte VersorgungsSpannung W Wnn Kanalweite des n-Kanal Feldeffekttransistors
Wp Kanalweite des p-Kanal Feldeffekttransistors

Claims

Patentansprüche
1. Halbleiterkörper (3) mit einer Eingangsschaltungsanordnung (1) , die Eingangsschaltungsanordnung (1) umfassend - einen Eingang (2), ausgelegt zum Koppeln mit einem ersten Anschluss (101) einer Impedanz (100) und zur Zuführung eines EingangsSignals (ES) , einen Komparator (30), welcher mit dem Eingang (2) der Eingangsschaltungsanordnung (1) verbunden ist und zum Abgeben eines Aktiviersignals (Sl) an einem Ausgang (31) in Abhängigkeit von einem Vergleich des EingangsSignals (ES) mit einem einstellbaren Schwellwert (SWl) ausgelegt ist, und eine Auswerteschaltung (50), welche mit dem Eingang (2) der Eingangsschaltungsanordnung (1) und zu ihrer Aktivierung mit dem Ausgang (31) des Komparators (30) verbunden und zur Auswertung des Werts der anschließbaren Impedanz (100) ausgelegt ist.
2. Halbleiterkörper (3) nach Anspruch 1, dadurch gekennzeichnet, dass die Auswerteschaltung (50) in Abhängigkeit von dem Aktiviersignal (Sl) in einen eingeschalteten oder in einen ausgeschalteten Betriebszustand schaltbar ist.
3. Halbleiterkörper (3) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Komparator (30') einen Inverter (32) umfasst mit einem p-Kanal Feldeffekttransistor (33), der an einem ersten Anschluss mit einem ersten Versorgungsspannungs- anschluss (9), an einem zweiten Anschluss mit einem Ausgang des Komparators (30') und an einem Steueranschluss mit dem Eingang (2) der EingangsSchaltungsanordnung (1) gekoppelt ist, und einem n-Kanal Feldeffekttransistor (34), der an einem ersten Anschluss mit dem Ausgang (31) des Komparators (30'), an einem zweiten Anschluss mit einem Bezugspoten- tialanschluss (8) und an einem Steueranschluss mit dem Eingang (2) der Eingangsschaltungsanordnung (1) gekoppelt ist und der Schwellwert (SWl) des Komparators (30') durch einen Geometrieparameter (Wp, Lp) des p-Kanal Feldeffekttransistors (31) und/oder durch einen Geometrieparameter (Wn, Ln) des n- Kanal Feldeffekttransistors (34) einstellbar ist.
4. Halbleiterkörper (3) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Komparator (30' ') zum Abgeben des Aktiviersignals (Sl' ') in Abhängigkeit von einem Vergleich des EingangsSignals (ES) mit mindestens einem weiteren Schwellwert (SW2) ausgelegt ist.
5. Halbleiterkörper (3) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Auswerteschaltung (50, 50', 50''') einen Ausgang (51) zur Abgabe eines analogen Auswertesignals (S2, S2 ' , S2 ' ' ' ) um- fasst.
6. Halbleiterkörper (3) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Auswerteschaltung (50' ') einen Ausgang (51) zur Abgabe eines digital kodierten Auswertesignals (S2 ' ') umfasst.
7. Halbleiterkörper (3) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Auswerteschaltung (50, 50', 50' ') eine Stromquelle (52, 52') umfasst, die an einem Eingang mit dem Eingang (2) der Eingangsschaltungsanordnung (1, 1', I1', I1'') verbunden ist und an einem Ausgang (63) mit dem Ausgang (51) der Auswerte- Schaltung (50, 50', 50' ') gekoppelt ist sowie zur Abgabe eines ersten Ausgangstroms (II, II') an dem Ausgang (63) der Stromquelle (52, 52') ausgelegt ist.
8. Halbleiterkörper (3) nach Anspruch 7, dadurch gekennzeichnet, dass die Stromquelle (52, 52') einen ersten Transistor (53), der an einem ersten An- schluss mit dem Eingang (2) der Eingangsschaltungsanordnung (1, 1', I1', I1'') und an einem zweiten Anschluss mit dem Ausgang (63) der Stromquelle (52, 52') verbunden ist, und einen Verstärker (54) , dem an einem ersten Eingang eine Referenzspannung (RW) zugeführt ist, der an einem zweiten Eingang mit dem Eingang (2) der Eingangsschaltungs- anordnung (1, 1', l'1, I1'1) und der an einem Ausgang mit einem Steueranschluss des ersten Transistors (53) verbunden ist, umfasst.
9. Halbleiterkörper (3) nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Stromquelle (52') eine Zusatzstromquelle (65) umfasst, die an einem ersten Anschluss mit dem Eingang (2) der Eingangsschaltungsanordnung (1, 1' , 1' ', 1' ' ') und an einem zweiten Anschluss mit dem Ausgang (63) der Stromquelle (52, 52') gekoppelt ist.
10. Halbleiterkörper (3) nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Auswerteschaltung (50, 50', 50'') einen Stromspiegel (56, 57), welcher zwischen der Stromquelle (52, 52') und dem Ausgang (51) der Auswerteschaltung (50, 50', 50'') geschaltet ist, umfasst mit - einem zweiten Transistor (56) , der an einem ersten An- schluss und an einem Steueranschluss mit dem Ausgang (63) der Stromquelle (52, 52') und an einem zweiten An- schluss mit einem ersten Versorgungsspannungsanschluss (9) verbunden ist, - einem dritten Transistor (57) , der an einem Steueranschluss mit dem Steueranschluss des zweiten Transistors (56) und an einem ersten Anschluss mit dem ersten Versorgungsspannungsanschluss (9) verbunden ist sowie an einem zweiten Anschluss zur Abgabe eines zweiten Aus- gangsstroms (12) mit dem Ausgang (51) der Auswerteschaltung (50, 50') gekoppelt ist.
11. Halbleiterkörper (3) nach Anspruch 10, dadurch gekennzeichnet, dass der Stromspiegel (56, 57) einen Filter (58) umfasst, der zwischen dem Steueranschluss des zweiten Transistors (56) und dem Steueranschluss des dritten Transistors (57) geschaltet ist.
12. Halbleiterkörper (3) nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Auswerteschaltung (5O1') einen Wandler (61) umfasst, der dem Ausgang (51) der Auswerteschaltung (501 1) vorgeschaltet ist und zur Abgabe des Auswertesignals (S2' ') in Abhängigkeit von einem Vergleich eines an dem Stromspiegel (56, 57) abgreifbaren Stroms (12') mit mindestens einer einstellbaren Stromschaltschwelle (STl, ST2 , ST3 ) ausgelegt ist.
13. Halbleiterkörper (3) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Auswerteschaltung (50' ' ') eine nicht-invertierende Verstärkeranordnung umfasst, mit einem Verstärker (62) , dem an einem nichtinvertierenden Eingang ein zu verstärkendes Signal (U-IN) zuführbar ist, der an einem invertierenden Eingang mit dem Eingang (2) der Eingangsschaltungsanordnung (1, 1') und über einen vierten Widerstand (75) mit einem Ausgang des Verstärkers (62) verbunden ist und der an dem Ausgang des Ver- stärkers (62) mit dem Ausgang (51) der Auswerteschaltung
(50' ' ') zur Abgabe des Auswertesignals (S2' ' ') verbunden ist.
14. Schaltungsanordnung mit einem Halbleiterkörper (3) mit einer Eingangsschaltungsanordnung (1, 1', 1' ' , I1'') nach ei- nem der Ansprüche 1 bis 13, umfassend die Impedanz (100) , die an dem ersten Anschluss (101) mit dem Eingang (2) der Eingangsschaltungsanordnung (1, 1', I1', I1'') verbunden ist .
15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Impedanz (100) einen ohm' sehen Widerstand (105) umfasst.
16. Schaltungsanordnung nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die Impedanz (100) einen induktiven Anteil aufweist.
17. Schaltungsanordnung nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Impedanz (100) einen kapazitiven Anteil aufweist.
18. Schaltungsanordnung nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Impedanz (100) einen einstellbaren Impedanzwert aufweist
19. Schaltungsanordnung nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass ein zweiter Anschluss (102) der Impedanz (100) mit einem Be- zugspotentialanschluss (8) verbunden ist.
20. Schaltungsanordnung nach einem der Ansprüche 14 bis 18 dadurch gekennzeichnet, dass ein zweiter Anschluss (102) der Impedanz (100) mit einem zweiten Versorgungsspannungsanschluss (10) verbunden ist.
21. Schaltungsanordnung nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass die Schaltungsanordnung einen weiteren Halbleiterkörper (86) mit einer Ausgangsschaltungsanordnung (80, 80', 80' ') um- fasst, die an einem Ausgang (81) mit einem zweiten Anschluss (102) der Impedanz (100) verbunden und zur Abgabe eines Ausgangssignals (S3, S3 ' ) in Form eines digital kodierten Sig- nals ausgebildet ist.
22. Schaltungsanordnung nach Anspruch 21, dadurch gekennzeichnet, dass die Ausgangsschaltungsanordnung (80, 80', 80'') einen ersten Ausgangstransistor (84) umfasst, der an einem ersten Anschluss mit dem Ausgang (81) der Ausgangsschaltungsanordnung (80, 80', 80' ') und an einem zweiten Anschluss mit dem Be- zugspotentialanschluss (8) verbunden ist und einen Steueran- schluss umfasst.
23. Schaltungsanordnung nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass die AusgangsSchaltungsanordnung (80) einen zweiten Ausgangstransistor (85) umfasst, der an einem ersten Anschluss mit einem dritten Versorgungsspannungsanschluss (11) und an einem zweiten Anschluss mit dem Ausgang (81) der Ausgangsschal- tungsanordnung (80) verbunden ist und einen Steueranschluss umfasst.
24. Schaltungsanordnung nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass die Schaltungsanordnung mindestens einen weiteren ohm' sehen Widerstand (106, 107) umfasst, die an einen ersten Anschluss mit dem Eingang (2) der Eingangsschaltungsanordnung (I1', 1 ' ' ' ) und an einem zweiten Anschluss mit mindestens einem weiteren Anschluss (87, 88) der Ausgangsschaltungsanordnung (8O1') verbunden ist, und die Impedanz (100) den ohm'schen Widerstand (105) umfasst.
25. Verwendung einer Eingangsschaltungsanordnung (1) nach einem der Ansprüche 1 bis 24 zur Auswertung eines digitalen Signals, das dem Eingang (2) der Eingangsschaltungsanordnung (1, I1, I1', l'1') zugeleitet ist, und eines Impedanzwertes der an den Eingang (2) der Eingangsschaltungsanordnung (1, 1', I1', 1 ' ' ' ) koppelbaren Impedanz (100) .
26. Verfahren zur Auswertung eines Eingangssignals (ES) an einem Eingang (2) einer Eingangsschaltungsanordnung (1, 1', l'1, l'1') eines Halbleiterkörpers (3), umfassend folgende Schritte:
Abgreifen des EingangsSignals (ES) an dem Eingang (2) der Eingangsschaltungsanordnung (1, 1', I1', 1 ' ' ' ) #
Vergleichen des EingangsSignals (SE) mit einem einstellbaren Schwellwert (SWl) und Abgeben eines Aktiviersig- nals (Sl, Sl', Sl ' ' ) in Abhängigkeit von einem Vergleichsergebnis ,
Bereitstellen eines Auswertesignals (S2, S2 ' , S2 ' ' , S2 ' ' ' ) in Abhängigkeit eines an dem Eingang (2) abgreifbaren Impedanzwertes ,
Durchführen des Schrittes des Bereitstellen des Auswertesignals (S2, S2 ' , S2 ' ' , S2 ' ' ' ) in Abhängigkeit von einem Zustand des Aktiviersignals (Sl, Sl', Sl'').
EP06818605A 2005-11-23 2006-11-16 Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren Withdrawn EP1964267A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005055886.0A DE102005055886B4 (de) 2005-11-23 2005-11-23 Halbleiterkörper, Schaltungsanordnung mit dem Halbleiterkörper und Verfahren
PCT/EP2006/011020 WO2007059893A1 (de) 2005-11-23 2006-11-16 Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren

Publications (1)

Publication Number Publication Date
EP1964267A1 true EP1964267A1 (de) 2008-09-03

Family

ID=37741769

Family Applications (1)

Application Number Title Priority Date Filing Date
EP06818605A Withdrawn EP1964267A1 (de) 2005-11-23 2006-11-16 Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren

Country Status (4)

Country Link
US (1) US8242801B2 (de)
EP (1) EP1964267A1 (de)
DE (1) DE102005055886B4 (de)
WO (1) WO2007059893A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012102672B4 (de) * 2012-03-28 2016-11-03 Austriamicrosystems Ag Empfängerschaltung und Verfahren zum Empfang eines Eingangssignals sowie Lichtmodul mit einer derartigen Empfängerschaltung und Schaltungsanordnung
US10821922B2 (en) * 2016-07-18 2020-11-03 Texas Instruments Incorporated Power control system
US11152920B2 (en) * 2019-09-23 2021-10-19 International Business Machines Corporation Voltage starved passgate with IR drop
US10833653B1 (en) 2019-09-23 2020-11-10 International Business Machines Corporation Voltage sensitive delay
US11204635B2 (en) 2019-09-23 2021-12-21 International Business Machines Corporation Droop detection using power supply sensitive delay
US11281249B2 (en) 2019-09-23 2022-03-22 International Business Machines Corporation Voltage sensitive current circuit
CN114696816B (zh) * 2020-12-30 2024-10-18 圣邦微电子（北京）股份有限公司 一种接口电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4945267A (en) * 1989-01-10 1990-07-31 Actel Corporation Integrated circuit bus switching circuit
FI97262C (fi) 1994-10-03 1996-11-11 Nokia Mobile Phones Ltd Tulosignaalin kynnysarvon ylityksen virtaa säästävä ilmaisu
US5811984A (en) * 1995-10-05 1998-09-22 The Regents Of The University Of California Current mode I/O for digital circuits
US5714892A (en) * 1996-04-04 1998-02-03 Analog Devices, Inc. Three state logic input
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6541996B1 (en) * 1999-12-21 2003-04-01 Ati International Srl Dynamic impedance compensation circuit and method
KR100356576B1 (ko) * 2000-09-15 2002-10-18 삼성전자 주식회사 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법
US6937111B2 (en) * 2001-11-21 2005-08-30 Hynix Semiconductor Inc. Device and system having self-terminated driver and active terminator for high speed interface
KR100493055B1 (ko) 2003-03-07 2005-06-02 삼성전자주식회사 디스플레이 시스템용 전류 모드 수신 장치
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
DE10323012B4 (de) 2003-05-21 2005-06-02 Austriamicrosystems Ag Programmierbare, integrierte Schaltungsanordnung und Verfahren zur Programmierung einer integrierten Schaltungsanordnung
JP3807406B2 (ja) 2003-09-05 2006-08-09 セイコーエプソン株式会社 データ転送制御装置及び電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2007059893A1 *

Also Published As

Publication number Publication date
US20100164538A1 (en) 2010-07-01
WO2007059893A1 (de) 2007-05-31
WO2007059893A8 (de) 2007-09-27
DE102005055886A1 (de) 2007-05-24
DE102005055886B4 (de) 2015-03-26
US8242801B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
EP1997227B1 (de) Schaltungsanordnung und verfahren zum bereitstellen eines taktsignals mit einem einstellbaren tastverhältnis
DE102005047155B4 (de) Sendeanordnung und Verfahren zur Impedanzanpassung
EP1964267A1 (de) Halbleiterkörper, schaltungsanordnung mit dem halbleiterkörper und verfahren
DE10040092A1 (de) Schaltungsanordnung zur Erkennung eines Fehlerzustands
DE102009033449B4 (de) Integrierte Schaltung mit einer Steuerschaltung für einen Leistungs-Feldeffekttransistor, elektronische Schaltung mit einer solchen integrierten Schaltung und Verfahren zum Konfigurieren einer Steuerschaltung für einen Leistungs-Feldeffekttransistor
DE102014100660A1 (de) Verstärker mit variabler Verstärkung
DE102013218627B3 (de) Vorrichtung zum Aktivieren eines elektronischen Gerätes, insbesondere eines Steuergerätes in einem Fahrzeug
DE102005061207B4 (de) Schaltungsanordnung zur Energieversorgung und Verfahren
DE102007030569B4 (de) Schaltungsanordnung und Verfahren zum Auswerten eines Datensignals
DE112007003034B4 (de) Spannungskonverter und Verfahren zur Spannungsvervielfachung
DE10349092A1 (de) Integrierte Schaltungsanordnung zum Erkennen und Ausgeben von Steuersignalen
WO2014032965A1 (de) Schutzschaltung und verfahren zum schutz einer schaltung
EP1844382B1 (de) Siebschaltung
EP2180570B1 (de) Aktive elektrische Koppelvorrichtung
DE102004059153B4 (de) Impedanzangepasste Speiseschaltung zum Speisen einer Zweidrahtleitung
DE10200518A1 (de) Spannungsbegrenzer für den Schnittstellenkreis eines Kommunikationsbusses
DE102007011775A1 (de) DC-Offset-Unterdrückungsschaltung und Verstärker mit programmierbarer Verstärkung, in welchem diese verwendet wird
DE102008044845A1 (de) Bias-Netzwerk
DE102017109684A1 (de) Spannungsmessvorrichtung, verfahren und herstellverfahren
DE102017119894A1 (de) Pegelumsetzer mit hoher Bandbreite
DE102023134167A1 (de) Steuerschaltung, Verfahren zur Steuerung des Stroms und elektronisches Gerät
DE102008051633B4 (de) Kompensation für einen eine kapazitive Last treibenden Verstärker
DE2716038B2 (de) Phasenschieberschaltung
DE102024115214A1 (de) Elektronischer Leistungsschalter mit internem Überstromschutz und galvanisch getrennter Stromerfassung
EP1178603A1 (de) Anpassschaltung für Audio- und Videosignale

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20080623

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB

17Q First examination report despatched

Effective date: 20081010

RBV Designated contracting states (corrected)

Designated state(s): DE FR GB

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20100601