EP1481388A1 - Treiberschaltung für eine lcd-anzeige - Google Patents

Treiberschaltung für eine lcd-anzeige

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Publication number
EP1481388A1
EP1481388A1 EP03709708A EP03709708A EP1481388A1 EP 1481388 A1 EP1481388 A1 EP 1481388A1 EP 03709708 A EP03709708 A EP 03709708A EP 03709708 A EP03709708 A EP 03709708A EP 1481388 A1 EP1481388 A1 EP 1481388A1
Authority
EP
European Patent Office
Prior art keywords
ram
image
line
address
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03709708A
Other languages
English (en)
French (fr)
Inventor
Helmut Simon
Roland Morent
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Diehl AKO Stiftung and Co KG
Original Assignee
Diehl AKO Stiftung and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diehl AKO Stiftung and Co KG filed Critical Diehl AKO Stiftung and Co KG
Publication of EP1481388A1 publication Critical patent/EP1481388A1/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Definitions

  • the invention relates to a driver circuit according to the preamble of claim 1, as for driving large LCD displays with e.g. 76,800 picture points per picture, is commercially available.
  • Typical representatives of such driver circuits are processors optimized for controlling LCD displays, as described in the "Technical Manual S1 D13305 Series" of the
  • V-RAM video RAM
  • each storage location is assigned the binary information of at least one pixel; the corresponding memory content thus determines which pixel is currently switched on or off.
  • Control signals are generated by the LCD processor and output to the LCD display at the correct time with the image data retrieved from the memory.
  • driver circuits which are integrated in a self-sufficient processor structure in this way and which are available as standard have the advantage of simple application, but the disadvantage that they are very expensive. Because since they are for universal
  • the present invention is therefore based on the technical problem of specifying a driver circuit for an LCD display that is optimized for comparatively less complex applications, preferably for those that occur in a washing machine or similar large household appliance, in order to provide the least possible display as an operating aid circuit-related additional effort and therefore to be able to be controlled at low cost.
  • the circuitry outlay for the optimized LCD driver circuit is reduced to a relatively simple interconnection of logic gates clocked from the host processor, which can therefore be implemented very inexpensively in standard PALs: the solution according to the invention thus reduces the costs without dispensing with the necessary functionalities on the order of a third of the price of conventional, processor-oriented LCD driver circuits and This opens up the possibility, despite the low price point dictated by the market, to equip simply equipped large household appliances with image displays to make them easier to use.
  • Fig. 1 in the functional block diagram abstracted the integration of an LCD driver circuit according to the invention in the control of a mosaic display
  • Fig. 2 in a more detailed block diagram - but without taking into account the clocking of the logic circuits from the host processor and without taking into account the periodic polarity change in the point-by-point LCD brightness control to avoid electrolytic decomposition phenomena
  • the driver circuit according to the invention according to FIGS. 1 and 3 is a driver circuit which is further simplified compared to FIG. 2.
  • a mosaic image on an LCD display 11 is constructed starting from the zero position as follows: First, the zero line 12 (that is the top or the bottom line 12 in the display 11) is activated. Each of the lines 12 typically consists of 320 adjacent pixels, corresponding to 320 columns 13 in the image of the display 1 1. The information to be displayed visually for the respective pixel (also referred to below as image data 36) is indicated by the current binary values ("bright” the "dark") of the respectively -allocated cell in the image memory, the V-RAM 14.
  • the line switching with a simultaneous return to the first pixel under the first column address 15 in the next line 12 is therefore effected for this design example by counting to the 80th column address 15, i.e. Reaching the binary count position 80 as column address 15 serves, in addition to resetting a column address counter 20.1, also as a row switchover signal 16.
  • the next row 12 is also occupied with pixel data and the switchover signal that now appears 16 switches to the number of the next line address 17, that is to the next line 12; and so on until the last (the 239th) of lines 12 is filled.
  • an image pulse 18 for setting up the next image switches the address counter 20 back to the first column address 15 in the first line 12 of the next image to be presented by the display 11 - if the The contents of the V-RAM 14 have not been changed in the meantime, this is the same picture again.
  • an LCD driver circuit 19 with its address counter 20 to cyclically read out the image data 36 stored in the V-RAM 14 by a host processor 23 and to ten- and row addresses 15, 17 pixel-correct to supply the LCD display 1 1.
  • the respective binary values of the individual pixels are only stored in the V-RAM 14 under those memory addresses 15, 17 which are addressed in the simplest counting sequence and therefore simply cyclically can be.
  • two counter circuits run continuously in a binary-coded counter 20 - a column counter 20.1 for the pixels of a line 12 and a line counter 20.2 connected downstream for the lines 12 in the image of the display 11 - driven continuously via a clock line 24 of counting pulses 21 , which are derived from the clock circuit 22 of the host processor 23 in order not to have to equip the driver circuit 19 with its own oscillator.
  • the decoder logic 25 continuously monitors the counter status 15 of the cascade of the column counter 20.1 in the counter 20, and when all the pixels (i.e. columns 13) of a row 12 are acquired, the column counter becomes
  • the flip-flops of the column counter 20.1 thus deliver the lower addresses 15 both to the display 11 and, in the exemplary embodiment according to FIG. 1, to one of the host processor via a column bus 28 to six lines with the column numbers one after the other in a binary counting sequence
  • the column counter 20.1 in the address counter 20 is followed by the further cascade of binary divider stages as the line counter 20.2 connected downstream of the column counter 20.1.
  • each memory location of four bits in the V-RAM 14 belonging to a sequence of four pixels of the LCD display 1 1 can be specifically addressed.
  • the address switch 29 also receives addresses 33 of fourteen bit width from the host processor 23 via a bus 32. These three groups of addresses 15, 17, 33 can be influenced by the address switch 29, influenced by the host processor 23 by means of a control line 34 Optionally switch bus 35 to V-RAM 14.
  • the memory addresses of the V-RAM 14 can also be addressed optionally by the host processor 23.
  • the latter takes place from the host processor 23 via the bus 32 and the address switch 29 and the bus 35 if the V-RAM 14 is to be written with image data 36 from the host processor 21 or if image data 36 is to be read into it. They run on a picture bus 37 with data driver 38.
  • This is a bidirectional bus driver with tri-state outputs. It can drive data 36 in both directions; however, it can also be switched off completely so as not to interfere with a transmission of the image data 36 from the V-RAM 14 via a further branch of the image bus 37 to the display 1 1.
  • a release of the image data traffic 36 between host processor 23 and V-RAM 14 or between V-RAM 14 and display 11 is time-controlled.
  • host processor 23 has access to V-RAM 14 whenever the last (least significant) bit of column number 15 is just zero; if, on the other hand, it is + U (high), the control logic in the LCD display 11 has access to the V-RAM 14 via the image bus 37.
  • FIG. 2 it has been taken into account that it is expedient to use the host processor 23 to synchronize a line 39 from the decoding logic 25.
  • the already given functionality of the host processor 23 is used for the higher-level control function for the mosaic-like point-by-point image construction in order to be able to design the driver circuit 19 in a functionally simple manner.
  • the driver circuit 19 can be simplified even further using intelligent software.
  • FIG. 3 It is based on the fact that the address buses 28, 31 from the column counter 20.1 and from the row counter 20.2 always drive the V-RAM 14 with the addresses 15, 17 in the same order. Its addressing therefore no longer has to run specifically via the host processor 23, the address buses 28, 31 from the column and row counters 20.1, 20.2 can lead directly to the V-RAM 14. The effort of typically four modules for an address switch (29 in FIG. 2) is thus eliminated.
  • the host processor 23 only needs the image data 336 at the right time via the data driver
  • RAM 14 read image data 36 to the control electronics in the display 11 and a data switch 40 with tri-state behavior is provided.
  • V-RAM 14 according to modern memory technology, is read out with eight bits depth (i.e. one byte instead of four bits depth instead of as previously described) per memory address 15/17 while driving an LCD display 11 usually still per column address 15 parallel to four pixels, that is, with the so-called nibble words of only four bits deep per memory address 15/17.
  • the switch 40 is provided for splitting the eight-bit deep column address 15 into two groups of four pixels which are consecutive on the line 12. In order to switch over to the next column number 15 before counting, the
  • Clock circuit 22 of the host processor 23 originally derived switching pulses 42 from twice the frequency of the counting pulses 21. This double counting frequency is halved to the counting clock of the pulses 21 in a binary coaster 41 connected upstream of the column counter 20.1.
  • the reducer 41 can therefore be the first sub-stage of the counter 20 before it
  • Cascade of the column counter 20.1 can be realized.
  • a switchover pulse 42 appears on the data switch 40, which after the first four bits also contains the second four bits for the eight pixels to be controlled under a column address 15 in the current line 12 reads from the V-RAM 14.
  • the changeover pulse 42 which occurs when the next count pulse 21 appears then switches the data changeover switch 40 back to the first four bits of the next eight bit deep column address 15.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
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  • Computer Hardware Design (AREA)
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Abstract

Um trotz des vom Markt ausgehenden enormen Preisdruckes auch Haushaltsgrossgeräte mit LCD-Anzeigen (11) zur Benutzerführung ausstatten zu können, werden die teuren Universal-Treiberschaltkreise (LCD-Controller-ICs) mit ihren vielfach ungenutzten Funktionalitäten erfindungsgemäss ersetzt durch einfache, vom Host-Prozessor (23) für den Bilddatenaustausch (36) zwischen V-RAM (14) und Anzeige (11) synchronisierte logische Gatterschaltungen zum zyklisch aufeinanderfolgenden Durchzählen der Bildpunkte (d.h. Spalten 12) pro Bildzeile (13) und der Zeilen (13) pro Bild. Da nun jeder Zählstellung pro Bild eine Adresse im V-RAM (14) und damit eine Matrixposition im Bild der Anzeige (11) entspricht, wird dieser Speicher (14) nicht kontinuierlich, sondern nur in einem entsprechenden Ausschnitt mit Bilddaten (36) belegt; was aber nicht stört, da grosse Bilddatenspeicher (14) im Vergleich zum teuren LCD-Controller-IC sehr preisgünstig verfügbar sind.

Description

Treiberschaltung für eine LCD-Anzeige
Die Erfindung betrifft eine Treiberschaltung gemäß dem Oberbegriff des Anspruches 1 , wie sie, zum Ansteuern von großen LCD-Anzeigen mit z.B. 76.800 Biidpunkten pro Bild, handelsüblich ist. Typische Vertreter solcher Treiberschaltungen sind auf die Ansteuerung von LCD-Anzeigen opti- mierte Prozessoren, wie sie im „Technical Manual S1 D13305 Series" der
Seiko Epson Corporation, p 2001 , als LCD-Controller-ICs beschrieben sind.
In der Konfiguration eines solchen als LCD-Treiberschaltung dienenden Prozessors ist üblicherweise vorgesehen, daß er von einem Host-Prozessor Bilddaten und Befehle empfangen sowie Signale zur zeitlichen Abstimmung abgeben kann, wofür er mit einem eigenen Taktgenerator ausgestattet ist. Solche Prozessoren sind im übrigen darauf optimiert, mit großen Speichern zu korrespondieren. Die werden in dieser Anwendung als Video-RAM (im folgenden V-RAM) bezeichnet, weil binäre Bilddaten für die Anzeige in den Speicher geladen und von dort wieder abgerufen werden. Jedem Speicherplatz ist, je nach seiner Bittiefe, die binäre Information wenigstens eines Bildpunktes zugeordnet; der entsprechende Speicherinhalt bestimmt also, welcher Bildpunkt momentan hell oder dun- kel geschaltet ist. In einem speziellen Funktionsteil solch eines
LCD-Prozessors werden Steuersignale erzeugt und zeitrichtig mit den aus dem Speicher abgerufenen Bilddaten an die LCD-Anzeige ausgegeben.
Die so in eine autarke Prozessorstruktur eingebundenen, standardmäßig verfügbaren Treiberschaltungen haben den Vorteil einfacher Anwendung, aber den Nachteil, daß sie sehr teuer sind. Denn da sie für universellen
Einsatz konzipiert sind, gewährleisten sie sehr umfangreiche Funktionali- täten, die bei speziellen Anwendungen nur zu einem geringen Teil ausgenutzt werden. Der Anwender muß somit Kosten für Funktionen aufbringen, die er gar nicht nutzen will. Das ist insbesondere in Anwendungsbereichen kritisch, die - wie auf dem Gebiete der Haushalts-Großgeräte - gegen einen vom Markt diktierten Niedrigpreis entwickelt werden und deshalb jedenfalls in der Grundversion mit minimalen Displayfunktionen auskommen müssen.
Der vorliegenden Erfindung liegt deshalb die technische Problemstellung zugrunde, eine Treiberschaltung für eine LCD-Anzeige anzugeben, die auf vergleichsweise weniger komplexe Anwendungen optimiert ist, vorzugsweise auf solche wie sie in einer Waschmaschine oder dergleichen Haushalts-Großgerät vorkommen, um eine Anzeige als Bedienungshilfe mit geringstmöglichem schaltungstechnischem Mehraufwand und deshalb preisgünstigst ansteuern zu können.
Diese Aufgabe ist durch die Kombination der im Hauptanspruch angegebenen wichtigsten Merkmale gelöst. Dabei wird davon Gebrauch gemacht, daß die großen als V-RAMs einsetzbaren Speicherbausteine im Gegen- satz zu den universellen LCD-Prozessoren sehr preisgünstig erhältlich sind. Es wird im Rahmen der erfindungsgemäßen Lösung nun aber darauf verzichtet, alle in einem solchen Speicherbaustein verfügbaren Speicherzellen zu nutzen, also mit Bilddaten zu belegen. Vielmehr werden dafür nun nur noch solche Speicherzellen herangezogen, die sich mit einer be- sonders einfach gestalteten, zyklisch zu durchlaufenden binären Zählschaltung adressieren lassen. Dadurch reduziert sich der schaltungstechnische Aufwand für die optimierte LCD-Treiberschaltung auf eine relativ einfache Verschaltung von aus dem Host-Prozessor getakteten logischen Gattern, die deshalb sehr preisgünstig in Standard-PALs realisierbar ist: Ohne Verzicht auf notwendige Funktionalitäten senkt die erfindungsgemäße Lösung so die Kosten auf die Größenordnung von einem Drittel des Preises herkömmlicher, prozessororientierter LCD-Treiberschaltungen und eröffnet dadurch die Möglichkeit, trotz des vom Markt diktierten niedrigen Preispunktes auch einfach ausgestattete Haushaltsgroßgeräte zur Bedienungserleichterung mit Bildanzeigen auszurüsten.
Bezüglich Einzelheiten, Alternativen und zweckmäßiger Weiterbildungen zur erfindungsgemäßen Lösung und deren Vorteilen wird auf die weiteren Ansprüche und auf die nachstehende Zeichnungsbeschreibung Bezug genommen. In der Zeichnung zeigt :
Fig. 1 im auf das Funktionswesentliche abstrahierten Blockschaltbild die Einbindung einer erfindungsgemäßen LCD-Treiberschaltung in die Ansteuerung einer Mosaikanzeige, Fig. 2 im detaillierteren Blockschaltbild - aber ohne Berücksichtigung des Taktens der logischen Schaltungen aus dem Host- Prozessor und ohne Berücksichtigung des periodischen Polaritätswechsel in der punktweisen LCD-Hellsteuerung zum Vermeiden von elektrolytischen Zersetzungserscheinungen - die erfindungsgemäße Treiberschaltung nach Fig. 1 und Fig. 3 eine gegenüber Fig. 2 weiter vereinfachte Treiberschaltung.
Ein Mosaik-Bild auf einer LCD-Anzeige 11 wird gemäß Fig.1 und Fig. 2 ausgehend von der Nullstellung wie folgt aufgebaut: Zunächst wird die nullte Zeile 12 (die ist oberste oder die unterste Zeile 12 in der Anzeige 11) angesteuert. Jede der Zeilen 12 besteht aus typischerweise 320 ne- beneinander gelegenen Bildpunkten, entsprechend 320 Spalten 13 im Bild der Anzeige 1 1. Die visuell darzustellenden Informationen des jeweiligen Bildpunktes (unten auch als Bilddaten 36 bezeichnet) sind durch die aktuellen binären Werte („hell" der „dunkel") der jeweils -zugeordneten Zelle im Bildspeicher, dem V-RAM 14 vorgegeben. Da für jeden Bildpunkt, also für jeden Schnittpunkt von Zeilen 12 und Spalten 13 in der Anzeige 11 , nur die Information von einem Bit („hell" oder „dunkel") erforderlich ist, jede Speicherzelle aber mehrere Bit tief ist, werden unter jeder Speicherzel- len-Adresse entsprechend viele in der Anzeige 11 auf einer Zeile 12 nebeneinander gelegene Bildpunkte angesteuert. Insoweit also z.B. unter jeder der aufeinanderfolgenden Spaltenadressen 15 üblicherweise eine 4-Bit-lnformation parallel ausgelesen wird, ist eine Zeile 12 schon mit 320/4=80 aufeinanderfolgenden Spaltenadressen 15 gefüllt, und es kann dann auf die erste der 80 Spaltenadressen in der nächstbenachbarten der Zeilen 12 weitergeschaltet werden.
Die Zeilenweiterschaltung mit gleichzeitigem Rücksprung auf den ersten Bildpunkt unter der ersten Spaltenadresse 15 in der nächstfolgenden Zeile 12 wird für dieses Auslegungsbeispiel demnach mit dem Aufzählen auf die 80. Spaltenadresse 15 bewirkt, d.h. das Erreichen der binären Zählstellung 80 als Spaltenadresse 15 dient außer dem Rücksetzen eines Spal- ten-Adreßzählers 20.1 auch als Zeilen-Umschaltsignal 16. Nach Durchzählen von abermals 80 Spaltenadressen 15 ist auch die nächste Zeile 12 mit Bildpunkt-Daten belegt und das nun erscheinende Umschaltsignal 16 schaltet auf die Nummer der nächstfolgenden Zeilenadresse 17 weiter, also auf die nächstbenachbarte Zeile 12; und so fort, bis auch die letzte (die 239.) der Zeilen 12 gefüllt ist.
Mit dem Ende dieser letzten Zeile 12 des Bildes in der Anzeige 11 schaltet ein Bildimpuls 18 zum Aufbau des nächstfolgenden Bildes den Adreßzäh- ler 20 auf die erste Spaltenadresse 15 in der ersten Zeile 12 des nächsten von der Anzeige 1 1 darzubietenden Bildes zurück - wenn der Inhalt des V- RAM 14 unterdessen nicht geändert wurde, ist das wieder dasselbe Bild.
Auf diese Weise kann z. B. die LCD-Anzeige 11 des Typs 32F62 der Fa. Technologies Corporation mit 240 Zeilen 12 und 320 Spalten 13 (also mit 320 x 240 = 76.800 Bildpunkten pro Bild) betrieben werden.
In diesem Sinne ist es die Aufgabe einer LCD-Treiberschaltung 19 mit ihrem Adress-Zähler 20, die von einem Host-Prozessor 23 in den V-RAM 14 eingespeicherten Bilddaten 36 zyklisch auszulesen und hinsichtlich Spal- ten- und Zeilenadressen 15, 17 bildpunktrichtig der LCD-Anzeige 1 1 zuzuführen. Um das mit möglichst wenig Schaltungsaufwand zu realisieren, sind gemäß der vorliegenden Erfindung die jeweiligen Binärwerte der einzelnen Bildpunkte (d.h. der Bilddaten 36) im V-RAM 14 nur noch unter solchen Speicheradressen 15, 17 abgelegt, die in einfachster Zählabfolge und deshalb einfach zyklisch angesprochen werden können. Dazu laufen in einem binärkodierten Zähler 20 zwei Zählschaltungen - ein Spaltenzähler 20.1 für die Bildpunkte einer Zeile 12 und ein ihm nachgeschalteter Zeilenzähler 20.2 für die Zeilen 12 im Bild der Anzeige 1 1 - jeweils konti- nuierlich um, angesteuert über eine Taktleitung 24 von Zählimpulsen 21 , die aus der Taktschaltung 22 des Host-Prozessors 23 abgeleitet werden, um die Treiberschaltung 19 dafür nicht mit eigenem Oszillator ausstatten zu müssen. Aufgrund der Binärkodierung kann der Zähler 20 einfach als Reihenschaltung von bistabilen Kippstufen (Flipflops) realisiert sein, wo- durch er infolge binärer Teilung der Wiederholfrequenz der Zählimpulse 21 z.B. mit acht solchen Kippstufen bis 28 = 256 zählen könnte.
Von einer Dekodierlogik 25 wird der Zählerstand 15 der Kaskade des Spaltenzählers 20.1 im Zähler 20 laufend überwacht, und mit Erfassen aller Bildpunkte (d.h. Spalten 13) einer Zeile 12 wird der Spaltenzähler
20.1 vom Umschaltsignal 16 über eine Resetleitung 26 auf Null zurückgesetzt. Die Flipflops des Spaltenzählers 20.1 liefern so über einen Spalten- Bus 28 zu sechs Leitungen mit den Spaltennummern nacheinander in binärer Zählfolge die unteren Adressen 15 sowohl an die Anzeige 1 1 wie auch - im Ausführungsbeispiel nach Fig.1 über einen vom Host-Prozessor
23 gesteuerten Adressenumschalter 29 - an das V-RAM 14.
Auf den Spaltenzähler 20.1 folgt im Adreßzähler 20 die weitere Kaskade von binären Teilerstufen als dem Spaltenzähler 20.1 nachgeschalteter Zeilenzähler 20.2. Der besteht z.B. aus einer Serienschaltung von acht
Flipflops und liefert in binärer Zählfolge aufeinanderfolgende Zeilennummern als die Zeilenadressen 17. Dafür wird die Zählstellung des Zeilen- Zählers 20.2 mit jedem Umschaltsignal 16 am Ende der Zählkapazität des Spaltenzählers 20.1 , sobald also eine Zeile 12 mit Bildpunkt-Daten 36 gefüllt ist, über eine Taktleitung 30 um den Wert Eins erhöht. Der Zeilenzähler 20.2 zählt im vorliegenden Beispiel so von Zeile 0 bis zur Zeile 239 und wird dann über die Dekodierlogik 25 vom Bildimpuls 18 mit dem gesamten Adreßzähier 20 wieder auf Null zurückgesetzt. So liefert der Zeilenzähler 20.2 mit der Folge der Zeilennummern über einen Zeilen-Bus 31 zu acht Leitungen die oberen Adressen 17 an die Anzeige 11 und an das V-RAM 14.
Mit den Adress-Nummern 15 vom Spaltenzähler 20.1 und den Adress-Nummern 17 vom Zeilenzähler 20.2 ist deshalb jeder zu einer Folge von vier Bildpunkten der LCD-Anzeige 1 1 gehörende Speicherplatz von vier Bit Tiefe im V-RAM 14 gezielt ansprechbar.
Der Adressumschalter 29 bekommt außerdem über einen Bus 32 noch Adressen 33 von vierzehn Bit Breite vom Host-Prozessor 23. Diese drei Gruppen von Adressen 15, 17, 33 kann der Adressumschalter 29, beeinflußt vom Host-Prozessor 23 mittels einer Steuerleitung 34, über einen Bus 35 wahlweise auf das V-RAM 14 schalten.
Es können also die Speicheradressen des V-RAM 14 außer von den Spalten- und Zeilenzählern 20.1 , 20.2 wahlweise auch vom Host-Prozessor 23 aus adressiert werden. Letzteres erfolgt vom Host-Prozessor 23 aus über den Bus 32 und den Adressumschalter 29 sowie den Bus 35, wenn das V-RAM 14 vom Host-Prozessor 21 aus mit Bilddaten 36 beschrieben werden soll, oder wenn Bilddaten 36 in ihn eingelesen werden sollen. Die laufen über einen Bild-Bus 37 mit Datentreiber 38. Der ist ein bidirektionaler Bus-Treiber mit Tristate-Ausgängen. Er kann also Daten 36 in beiden Richtungen treiben; er kann aber auch ganz weggeschaltet werden, um eine Übertragung der Bilddaten 36 vom V-RAM 14 über einen weiteren Zweig des Bild-Bus 37 zur Anzeige 1 1 nicht zu stören. Eine Freigabe des Bilddaten-Verkehrs 36 zwischen Host-Prozessor 23 und V-RAM 14 oder zwischen V-RAM 14 und Anzeige 11 ist zeitlich geregelt. Beispielsweise hat der Host-Prozessor 23 immer dann Zugriff auf das V-RAM 14, wenn das letzte (niedrigwertigste) Bit der Spaltennummer 15 gerade Null (Low) ist; ist es dagegen +U (High), hat die Steuerlogik in der LCD Anzeige 11 über den Bild-Bus 37 Zugriff auf das V-RAM 14. In Fig.2 ist berücksichtigt, ist es dafür zweckmäßig ist, den Host-Prozessor 23 über eine Leitung 39 aus der Dekodierlogik 25 zu synchronisieren.
Wie vorstehend unter Bezugnahme auf Fig. 2 beschriebenen, wird für die übergeordnete Steuerungsfunktion zum mosaikartig punktweisen Bildaufbau die ohnehin gegebene Funktionalität des Host-Prozessors 23 genutzt, um die Treiberschaltung 19 funktional möglichst einfach auslegen zu können. Man kann gemäß einer Weiterbildung der Erfindung über intelligente Software die Treiberschaltung 19 sogar noch weiter vereinfachen. Eine mögliche derartige Ausgestaltung ist in Fig. 3 dargestellt. Sie beruht darauf, daß die Adreßbusse 28, 31 vom Spaltenzähler 20.1 und vom Zeilenzähler 20.2 das V-RAM 14 mit den Adressen 15, 17 immer in gleicher Reihenfolge ansteuern. Dessen Adressierung muß deshalb gar nicht mehr eigens über den Host-Prozessor 23 verlaufen, die Adreß-Busse 28, 31 vom Spalten- und vom Zeilenzähler 20.1 , 20.2 können direkt auf das V- RAM 14 führen. Der Aufwand von typisch vier Bausteinen für einen Adressumschalter (29 in Fig. 2) entfällt dadurch. Der Host-Prozessor 23 muß die Bilddaten 336 nur zum richtigen Zeitpunkt über den Datentreiber
38 an das V-RAM 14 schicken. Dafür ist eine Synchronisation des Host- Prozessor 23 von der Adreß-Dekodierlogik 25 über die Leitung 39 besonders sinnvoll.
In Fig.2 und Fig.3 der Zeichnung ist für die Ablieferung der aus dem V-
RAM 14 ausgelesenen Bilddaten 36 an die Steuerelektronik in der Anzeige 11 noch ein Datenumschalter 40 mit Tristate- Verhalten vorgesehen. Der ist aber nur erforderlich, wenn das V-RAM 14, moderner Speichertechnologie entsprechend, pro Speicheradresse 15/17 mit acht Bit Tiefe (also einem Byte statt wie bisher beschrieben mit vier Bit Tiefe) ausgelesen wird, während die Ansteuerung einer LCD-Anzeige 11 üblicherweise immer noch pro Spaltenadresse 15 zu vier Bildpunkten parallel, also mit den sogenannten Nibbel-Worten von nur vier Bit Tiefe pro Speicheradresse 15/17 erfolgt. Zum Aufspalten der acht Bit tiefen Spaltenadresse 15 in zwei auf der Zeile 12 aufeinanderfolgende Gruppen von je vier Bildpunkten ist der Umschalter 40 vorgesehen. Um dessen Umschalten vor Wei- terzählen zur nächsten Spaltennummer 15 durchzuführen, werden aus der
Taktschaltung 22 des Host-Prozessor 23 originär Umschaltimpulse 42 vom Doppelten der Frequenz der Zählimpulse 21 abgeleitet. Diese doppelte Zählfrequenz wird in einem dem Spaltenzähler 20.1 vorgeschalteten binären Untersetzer 41 auf den Zähltakt der Impulse 21 halbiert. Der Un- tersetzer 41 kann deshalb als erste Teilerstufe des Zählers 20 vor seiner
Kaskade des Spaltenzählers 20.1 realisiert sein. Jedenfalls erscheint, jeweils vor dessem Umschalten zur nächsten Spaltenadresse 15 auf dem Bus 28, am Datenumschalter 40 ein Umschaltimpuls 42, der nach den ersten vier Bit auch noch die zweiten vier Bit für die acht unter einer Spal- tenadresse 15 anzusteuernden Bildpunkte in der aktuellen Zeile 12 aus dem V-RAM 14 ausliest. Der Spaltenzähler 20.1 braucht in dieser Konfiguration zum Füllen einer Zeile 12 also nur noch bis 320 / 8 = 40 zu zählen. Der mit Erscheinen des nächsten Zählimpulses 21 anstehende Umschaltimpuls 42 schaltet dann den Datenumschalter 40 auf die ersten vier Bit der nächsten acht Bit tiefen Spaltenadresse 15 zurück.
Unabhängig von der Speichertiefe des benutzten V-RAM 14 ist also festzustellen, daß auch einfacher ausgestattete Haushaltsgroßgeräte, trotz des vom Markt ausgehenden enormen Preisdruckes, mit LCD-Anzeigen 1 1 etwa zur Benutzerführung ausgestattet werden können, werden die teuren Universal-Treiberschaltkreise (LCD-Controller-ICs) mit ihren vielfach ungenutzten Funktionalitäten erfindungsgemäß ersetzt werden durch einfache, vom Host-Prozessor 21 für die Übermittlung der Bilddaten 36 zwischen V-RAM 14 und Anzeige 11 synchronisierte logische Gatterschaltungen zum zyklisch aufeinanderfolgenden Durchzählen der Bildpunkte (d.h. Spalten 13) pro Bildzeile 12 und der Zeilen 12 pro Bilddarstellung der Anzeige 11. Da nun jeder Zählstellung 15/27 pro Bild nicht nur eine Matrixposition im Bild der Anzeige 11 , sondern auch eine Adresse im V-RAM 14 entspricht, wird dieser Speicher 14 nicht ausgenutzt, da er nicht kontinuierlich, sondern nur in einem entsprechenden Ausschnitt mit Bilddaten 22 belegt wird; was aber nicht stört, weil große Bilddatenspeicher 14 im Vergleich zu einem teuren LCD-Controller-IC sehr preisgünstig verfügbar sind.

Claims

Ansprüche:
1. Treiberschaltung (19) für die mosaikartige Bilddarstellung auf einer LCD-Anzeige (11) mittels eines über einen Host-Prozessor (23) mit
Bilddaten (36) zu ladenden V-RAM (14), dadurch gekennzeichnet, daß vom Host-Prozessor (23) getaktete Spalten- und Zeilenzähler (20.1 , 20.2) nach Ansteuerung aller Bildmatrixpunkte einer Zeile (12) im V-RAM (14) um jeweils eine Zeile (12) sowie nach Durchzählen aller
Zeilen (12) auf die erste der Spaltenadressen (15) am Anfang der ersten Zeile (12) der nächsten Bilddarsteliung weiterschalten.
2. Treiberschaltung nach Anspruch 1 , dadurch gekennzeichnet, daß in einem binären Adress-Zähler (20) aufeinanderfolgende Teiler als die Spalten- und Zeilenzähler (20.1 , 20.2) betrieben werden, die über Reset-Rückkopplungen aus einer Dekodierlogik (25) jeweils auf ein Zählvolumen von der Anzahl der Spalten (13) pro Zeile (12), divi- diert durch die Bittiefe unter den Speicheradressen im V-RAM (14), bzw. auf die Anzahl der Zeilen (13) für den Bildaufbau der Anzeige (1 1) begrenzt sind, um jeweils mit Erreichen der letzten Spaltenadresse (15) pro Zeile (12) bzw. der letzten Zeilenadresse (17) pro Bild über die Dekodierlogik (25) auf Null zurückgesetzt zu werden.
3. Treiberschaltung Anspruch 2, dadurch gekennzeichnet, daß die logischen Zählerstände (Adressen 15, 17) der binären Teilerstufen (Zähler 20.1 , 20.2) über die Dekodierlogik (25) und Busse (28, 31) den V-RAM (14) und parallel dazu die Anzeige (11) adressieren.
4. Treiberschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß Bilddaten (36) vom Host-Prozessor (23) aus über einen bidirektionalen Bus-Datentreiber (38) mit Tristateausgängen an das V-RAM (14) übermittelbar sind.
5. Treiberschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß pro Speicheradresse (15/17) Bilddaten (36) von acht Bit Tiefe aus dem V-RAM (14) über einen Datenumschalter (40) an die LCD- Anzeige (11 ) geführt sind, der während des Anstehens einer Speicheradresse (15/17) den gerade aus dem V-RAM (14) ausgelesenen Bilddatensatz (36) von einem Byte in eine Folge zweier Nibbel-Wörter zu je vier Bit zerlegt und nacheinander an die Anzeige (1) übermittelt.
6. Treiberschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jeder Bildpunkt in der Matrix der Anzeige (11 ) unabhängig von der Größe des V-RAM (14) unter Berücksichtigung der Speichertiefe ent- sprechend der Anzahl nebeneinander auf einer Bildzeile (12) anzusteuernder Bildpunkte zu einer Bildadresse (15/17) nur diese eine Speicheradresse (15/17) aufweist und alle zahlenmäßig aufeinanderfolgenden Adressen (15/17) von einem Adreßzähler (20) in gleicher Reihenfolge zyklisch aufgerufen werden.
7. Treiberschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß von der dem Adreßzähler (20) nachgeschalteten Dekodierlogik (25) für das Umschalten der Spalten- und Zeilenzähler (20.1 , 20.2) ei- ne Synchronisierleitung (39) zum Host-Prozessor (23) gespeist ist. Treiberschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das V-RAM (14) direkt von den Spalten- und Zeilenzählern (20.1 , 20.2) adressiert wird und die richtige Zuordnung der Bilddaten (36) zu den Matrix-Bildpunkten der Anzeige (11 ) softwaremäßig vom synchronisierten Host-Prozessor (23) erfolgt.
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