EP1468454A1 - Halbleiteranordnung mit einem pn-übergang und verfahren zur herstellung einer halbleiteranordnung - Google Patents

Halbleiteranordnung mit einem pn-übergang und verfahren zur herstellung einer halbleiteranordnung

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Publication number
EP1468454A1
EP1468454A1 EP02787381A EP02787381A EP1468454A1 EP 1468454 A1 EP1468454 A1 EP 1468454A1 EP 02787381 A EP02787381 A EP 02787381A EP 02787381 A EP02787381 A EP 02787381A EP 1468454 A1 EP1468454 A1 EP 1468454A1
Authority
EP
European Patent Office
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layer
chip
semiconductor arrangement
edge region
doping
Prior art date
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Withdrawn
Application number
EP02787381A
Other languages
English (en)
French (fr)
Inventor
Maria Del Rocio Martin Lopez
Richard Spitz
Alfred Goerlach
Barbara Will
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Filing date
Publication date
Priority claimed from DE10237409A external-priority patent/DE10237409A1/de
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP1468454A1 publication Critical patent/EP1468454A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66098—Breakdown diodes
    • H01L29/66106—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/965—Shaped junction formation

Definitions

  • the invention is based on a semiconductor arrangement and a method according to the type of the independent claims.
  • Semiconductor diodes for voltage limitation are generally known and are generally designed as pn diodes in such a way that a p layer is diffused into a homogeneously doped n region.
  • the n-doped region is often heavily n-doped from the back of the wafer.
  • a semiconductor diode is known from the publication DE 4320780, in which the field strength occurring in the edge region of the semiconductor chip is less than the field strength in the interior of the component.
  • the semiconductor arrangement according to the invention and the method according to the invention with the features of the independent claims have the advantage that the semiconductor arrangement for reducing the field strength at the edge of the chip, and the manufacture of the semiconductor arrangement is much easier.
  • FIG. 1 shows a schematic representation of the cross section of a known diode
  • FIG. 2 shows a schematic representation of the cross section of a semiconductor arrangement according to the invention
  • FIG. 3 shows a schematic representation of the manufacturing steps for producing the semiconductor arrangement according to the invention.
  • FIG. 1 A cross section of a known diode 100 is shown in FIG.
  • Semiconductor diodes 100 for voltage limitation are generally designed as pn diodes in such a way that a p-doped layer 2, which is also referred to below as first layer 2, is diffused into a homogeneously n-doped region 1.
  • the n-doped region 1 is heavily n-doped from the back of the wafer, which is to be seen in all figures in the lower part of the figure. This results in a third layer 3, designated by the reference symbol 3.
  • n-doping or p-doping for specific layers or regions is to be understood as an example in FIG. 1 and in all further figures; the one used for the doping Charge carrier type can also be interchanged according to the invention.
  • the layers 1, 2, 3 together form the semiconductor body referred to as chip 10. Silicon is particularly suitable as the semiconductor material; however, another semiconductor material can also be used. This statement also applies to all of the following figures.
  • FIG. 1 An upper side metallization 4 and a lower side metallization 5 are shown in FIG. 1.
  • the pn junction ends in the region of a saw trench of the chip.
  • a large number of diode chips 10 are manufactured and processed together as so-called wafers. This large number of chips 10 must then be separated. This is done, for example, by sawing. This creates the sawing trenches, which, however, are not independently identified with a reference symbol in FIG. 1, but can only be recognized as the edge of the chip.
  • the crystal lattice is disturbed to a depth, ie in a direction parallel to the chip plane, of a few micrometers to a few tens of micrometers in the area of the saw trenches.
  • Such areas which are also referred to below as the damage zone, have high levels State densities in the band gap.
  • the damage zone or its width or depth is designated in FIG. 1 by the reference symbol 22.
  • the high density of states in the band gap increases the probability of recombination for charge carriers and thus the reverse current.
  • the electrical field strength required to trigger the avalanche effect is considerably smaller in the area of the damage zone than in the inner, undisturbed chip area.
  • the avalanche breakdown in diode 100 first takes place at the edge of the chip.
  • the consequence of this are pre-breakthroughs, which are expressed in rounded blocking characteristics. Since the current density is therefore increased in these edge regions, the pn diode 100 is subjected to a greater thermal load at the chip edge than in the middle. This results in a significantly reduced pulse strength of the diode.
  • FIG. 2 shows a schematic illustration of the cross section of a semiconductor arrangement 200 according to the invention.
  • the chip 1.0 or the semiconductor substrate 10 comprises the first layer 2, which is provided, for example, p-doped. Furthermore, the chip 10 comprises the second layer 1, which is provided by way of example with n-doping.
  • the p-doped first layer 2 is introduced into the semiconductor material 10 in a special structured manner, so that an edge region 2a of the first layer 2 indicated in FIG. 2 and a central region 2b of the first layer 2 are formed.
  • the edge region 2a has a lower dopant concentration than the center region 2b in the center of the chip.
  • the interface between the p-doped first layer 2 and the n-doped second layer 1, the interface in FIG.
  • the complex removal of the damage zone (which is not shown in FIG. 2 for the sake of simplicity) can be dispensed with in most cases by means of etching.
  • the lower doping of the edge region 2a leads to a pn diode with a higher Zener voltage at the chip edge than in the center region 2b, since the space charge zone extends more into the edge region 2a than into the center region 2b.
  • the edge region 2a does not get into the avalanche breakdown in the blocking operation, since the inner diode, ie the pn junction between the middle region 2b and the second layer 1, prevents a voltage increase beyond the Zener voltage, which is decisive for the edge region 2a.
  • the beveling angle of the semiconductor arrangement 200 according to the invention is at least 45 °.
  • This width essentially corresponds - apart from the saw blade width during separation, which is described below in connection with FIG. 3e - to half the width of the partial region 7, which is described in more detail below in connection with FIG. 3b.
  • FIG. 3 shows an example of a manufacturing process for the semiconductor arrangement 200 according to the invention or the diode 200 according to the invention.
  • the diode 200 has a Zener voltage of approximately 50 V, for example.
  • a diode can also be designed for larger or smaller voltages.
  • a silicon substrate 10 or the chip 10 with a thickness of approx. 200 ⁇ m and an n-doping of approx. 2.6 * 10 17 crtf 3 is exemplified with boron on the front, ie in the upper part of the arrangements shown the back, ie in each case in the lower part of the arrangements shown, coated with phosphorus.
  • boron or phosphorus can be coated, for example, by ion implantation, by a doping glass or by a doping film.
  • doped glass layers can be applied by APCVD processes (atmospheric pressure chemical vapor deposition) or doping films can be used in a known manner. These methods advantageously make it possible to apply dopants practically simultaneously to the front, for example boron, and to the back, for example phosphorus.
  • APCVD processes atmospheric pressure chemical vapor deposition
  • doping films can be used in a known manner.
  • the front of the wafer is then structured. This can be done in a particularly advantageous manner by sawing in the front with a diamond saw or by water-assisted laser cutting.
  • the resulting chip 10 or the wafer after the structuring step is shown in FIG. 3b.
  • the sawing depth which is designated by the reference symbol 21 in FIG. 3b, is, for example, 5-35 ⁇ m.
  • the sawing depth 21 is selected so that it is deeper than the penetration depth of the boron layer 2, i.e. the first layer 2 into the n-doped second layer 1.
  • the choice of the sawing depth can influence the lateral out-diffusion of the boron layer or the boron concentration - and thus the breakthrough field strength at the edge of the chip - during the subsequent diffusion.
  • the width of the saw blade depends on the depth of cut 21 and the subsequent diffusion process, saw widths of 100 ⁇ m are typical.
  • a part of the chip is removed from the front of the chip by the sawing process. This partial area is designated by the reference number 7 in FIG. 3b.
  • the width of section 7 corresponds to the sawing width.
  • the sawing step is generally unnecessary.
  • the actual diffusion ie driving the dopants into the semiconductor material of the chip 10, that is to say in particular, takes place Silicon, instead.
  • diffusion takes place at 1265 ° C. for 90 hours.
  • a doping profile is obtained as shown in FIG. 3c.
  • the dopants which were embedded in the underside of the wafer 10 or the chip 10, ie in the third layer 3 - compare FIG. 3a or FIG. 3b - migrate upward through the diffusion step into the semiconductor material which is provided with the basic doping , As a result, the area of the third layer 3 is expanded or enlarged at the expense of the area of the second layer 1 in the wafer 10.
  • the dopants that were embedded in the top of the wafer 10 are provided in a structured manner according to the invention, ie they do not extend over the entire area of the wafer 10 or the chip 10, but only in the partial areas of the first layer 2, ie in the chip areas below the partial areas 7 - compare FIGS. 3b and 3c - there is no dopant of the first layer 2. Due to the diffusion, however, the dopant, which was introduced into the top of the wafer 10 in a structured manner, migrates "vertically" downward into the chip areas of the second layer 1 provided with the basic doping and reduces this second layer 1 in turn in favor of the first layer 2.
  • the dopant also migrates "laterally" into the areas of the second layer 1 which are located below the partial area 7. However, this reduces their concentration the further the distance that the dopant has to travel in the partial region 7 - or the wafer region located below it. In the area below the partial area 7, ie below the saw-in trench 7, the boron dopant concentration is therefore reduced compared to the concentration in the middle between two partial areas 7.
  • the diffusion in the described structured incorporation of the dopants on the top of the chip 10 entails that the course of the pn diffusion front, ie the course of the interface 12 between - in the example - positively doped first layer 2 and - in the example - negatively doped second layer 1 has the desired and advantageous structure or shape.
  • the interface 12 shows namely in the chip area below the partial area 7 an upward curved course, ie a course that is not parallel to the chip plane 13.
  • the wafer is provided according to the invention with the top metallization 4 or the bottom metallization 5 on the front and the back or the top and the bottom, as shown in FIG. 3d.
  • the metal layers 4, 5 serve to contact the chip 10.
  • a chromium / nickel / silver metallization can be used in particular.
  • the individual chips 10 are separated, for example by sawing, for example with a diamond saw.
  • a diamond saw with a saw blade width of 40 ⁇ m is suitable, for example.
  • the saw blade width for separating the chips 10 is shown in FIG. 3e with the reference symbol 30.
  • the diode chips 200 and the semiconductor arrangement 200 are packaged according to the invention in a known manner in a housing, not shown, such as in a press-fit diode housing.

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Abstract

Es wird eine Halbleiteranordnung (200) mit einem pn-Übergang und ein Verfahren zur Herstellung einer Halbleiteranordnung (200) vorgeschlagen, wobei die Halbleiteranordnung (200) als Chip (10) mit einem Randbereich ausgebildet ist, wobei die Halbleiteranordnung (200) eine erste Schicht (2) eines ersten Leitfähigkeitstyps und eine zweite Schicht (1) eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten, Leitfähigkeitstyps umfasst, wobei die erste Schicht (2) einen Randbereich (2a) und einen Mittenbereich (2b) aufweist, wobei zwischen der ersten Schicht (2) und der zweiten Schicht (1) der pn-Übergang vorgesehen ist, wobei die zweite Schicht (2) in ihrem Randbereich (2a) schwächer dotiert vorgesehen ist als in ihrem Mittenbereich (2b) und wobei die Grenzfläche (12) des pn-Übergangs am Randbereich (2a) nichtparallel zur Hauptchipebene (13) vorgesehen ist.

Description

Halbleiteranordnuncr mit einem pn-Übercranq und Verfahren zur Herstellung einer Halbleiteranordnunq
Stand der Technik
Die Erfindung geht aus von einer Halbleiteranordnung und einem Verfahren nach der Gattung der nebengeordneten Ansprüche .
Halbleiterdioden zur Spannungsbegrenzung sind allgemein bekannt und werden im allgemeinen als pn-Dioden so ausgelegt, dass eine p-Schicht in ein homogen dotiertes n- Gebiet eindiffundiert ist. Zur Reduktion des Bahnwiderstandes und der besseren ohmschen Anbindung des n- Halbleiters an die Metallisierung wird das n-dotierte Gebiet von der Waferrückseite her oftmals stark n-dotier .
Aus der Druckschrift DE 4320780 ist eine Halbleiterdiode bekannt, bei welcher die auftretende Feldstärke im Randbereich des Halbleiterchips geringer ist als die Feldstärke im Inneren des Bauteils .
Vorteile der Erfindung
Die erfindungsgemäße Halbleiteranordnung und das erfindungsgemäße Verfahren mit den Merkmalen der nebengeordneten Ansprüche haben demgegenüber den Vorteil , dass die Halbleiteranordnung zur Reduktion der Feldstärke am Chiprand, sowie die Herstellung der Halbleiteranordnung wesentlich einfacher ist.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der in den nebengeordneten Ansprüchen angegebenen
Halbleiteranordnung und des Verfahrens zu deren Herstellung möglich.
Zeichnung
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen
Figur 1 eine schematische Darstellung des Querschnitts einer bekannten Diode, Figur 2 eine schematische Darstellung des Querschnitt einer erfindungsgemäßen Halbleiteranordnung, Figur 3 eine schematische Darstellung der Herstellungsschritte zur Herstellung der erfindungsgemäßen Halbleiteranordnung .
Beschreibung
In Figur 1 ist eine bekannte Diode 100 in ihrem Querschnitt dargestellt. Halbleiterdioden 100 zur Spannungsbegrenzung werden in der Regel als pn-Dioden so ausgelegt, dass eine p-dotierte Schicht 2, die im folgenden auch als erste Schicht 2 bezeichnet wird, in ein homogen n-dotiertes Gebiet 1, eindiffundiert ist. Zur Reduktion des Bahnwiderstandes und zur besseren oh schen Anbindung des n- Halbleiters an die Metallisierung wird das n-dotierte Gebiet 1 von der Waferrückseite, welche in allen Figuren im unteren Teil der Figur zu denken ist, her stark n-dotiert . Hierdurch entsteht eine mit dem Bezugszeichen 3 bezeichnete dritte Schicht 3. Die Bezugnahme auf n-Dotierung bzw. p- Dotierung für bestimmte Schichten oder Gebiete ist in Figur 1 und in allen weiteren Figuren lediglich beispielhaft zu verstehen; der für die Dotierung verwendete Ladungsträgertyp kann erfindungsgemäß auch vertauscht werden. Die Schichten 1, 2, 3 bilden zusammen den als Chip 10 bezeichneten Halbleiterkörper. Als Halbleitermaterial kommt dabei insbesondere Silizium in Frage; es kann jedoch auch ein anderes Halbleitermaterial Verwendung finden. Diese Aussage bezieht sich gleichfalls auf alle folgenden Figuren.
Weiterhin ist in Figur 1 eine Oberseitenmetallisierung 4 und eine Unterseitenmetallisierung 5 dargestellt.
Wird an eine solche Diode 100 eine Sperrspannung Us angelegt, so steigt der Strom stark an, sobald die Zenerspannung üz überschritten ist. Die Ursache des Stromanstiegs, d.h. der Spannungsbegrenzung, liegt in dem einsetzenden Avalanche- oder Lawineneffekt begründet. Bei Anlegen einer Sperrspannung Us bildet sich an der pn- Grenflache, d.h. am pn-Übergang, eine sogenannte Raumladungszone aus. Ab einer bestimmten elektrischen Feldstärke Etaιt: von ca. (2-4) *105 V/cm werden Ladungsträger in der Raumladungszone so stark beschleunigt, dass sie bei Stößen mit dem Kristallgitter Bindungen des Halbleiters aufbrechen und so weitere Elektronen und Löcher erzeugen, die ihrerseits beschleunigt werden und Bindungen aufbrechen können. Dadurch steigt der Strom über alle Maßen an, d.h. er kann sehr groß werden. Bei der bekannten Diode 100 gemäß der Figur 1 endet der pn-Übergang in dem Bereich eines Sägegrabens des Chips. Zur Herstellung der Dioden 100 wird nämlich eine Vielzahl von Diodenchips 10 als sogenannter Wafer gemeinsam hergestellt und prozessiert. Diese Vielzahl von Chips 10 müssen anschließend vereinzelt werden. Dies geschieht beispielsweise durch Sägen. Hierdurch entstehen die Sägegräben, welche aber in Figur 1 nicht eigenständig mit einem Bezugszeichen bezeichnet sind, sondern lediglich als Rand des Chips erkennbar sind. Das Kristallgitter ist im Bereich der Sägegräben, je nach Sägeart und Sägeprozess bis zu einer Tiefe, d.h. in einer Richtung parallel zur Chipebene, von einigen Mikrometern bis einigen zehn Mikrometern gestört. Solche Bereiche, die im folgenden auch als Damagezone bezeichnet werden, weisen hohe Zustandsdichten in der Bandlücke auf. Die Damagezone bzw. ihre Breite bzw. Tiefe ist in Figur 1 mit dem Bezugszeichen 22 bezeichnet. Durch die hohe Zustandsdichte in der Bandlücke erhöht sich die Rekombinationswahrscheinlichkeit- für Ladungsträger und damit der Sperrstrom. Die zur Auslösung des Lawineneffekts benötigte elektrische Feldstärke ist im Bereich der Damagezone wesentlich kleiner als im inneren, ungestörten Chipbereich. Deswegen findet der Lawinendurchbruch bei der Diode 100 zuerst am Chiprand statt. Die Folge davon sind Vordurchbrüche , die sich in verrundeten Sperrkennlinien äußern. Da deshalb die Stromdichte in diesen Randbereichen erhöht ist, wird die pn-Diode 100 am Chiprand stärker thermisch belastet als in der Mitte. Dies hat eine deutlich reduzierte Impulsfestigkeit der Diode zur Folge. Bei derartigen Dioden 100 ist es deshalb üblich, den gestörten Chipbereich, d.h. die Damagezone, beispielsweise durch Ätzen mit KOH, abzutragen.
In Figur 2 ist eine schematische Darstellung des Querschnitts einer erfindungsgemäßen Halbleiteranordnung 200 gezeigt. Der Chip 1.0 bzw. das Halbleitersubstrat 10 umfaßt die erste Schicht 2, welche beispielhaft p-dotiert vorgesehen ist. Weiterhin umfaßt der Chip 10 die zweite Schicht 1, welche beispielhaft n-dotiert vorgesehen ist. Die p-dotierte erste Schicht 2 wird in spezieller strukturierter Weise in das Halbleitermaterial 10 eingebracht, so dass ein in Figur 2 angedeuteter Randbereich 2a der ersten Schicht 2 und ein Mittenbereich 2b der ersten Schicht 2 entsteht. Der Randbereich 2a weist eine geringere Dotierstoffkonzentration auf als der Mittenbereich 2b in der Chipmitte. Weiterhin verläuft die Grenzfläche zwischen der p-dotierten ersten Schicht 2 und der n-dotierten zweiten Schicht 1, wobei die Grenzfläche in Figur 2 mit dem Bezugεzeichen 12 bezeichnet ist, im Randbereich 2a der ersten Schicht 2 nicht mehr parallel zur Waferoberflache bzw. zur Chipebene, welche in Figur 2 mit einem Doppelpfeil und dem Bezugszeichen 13 bezeichnet ist . Die Grenzfläche 12 ist im Randbereich 2a zur ersten Schicht 2 hin, d.h. zur Chipoberseite hin, gebogen. Beide Eigenschaften, die geringe p-Dotierungskonzentration und der nichtparallele Verlauf des pn-Übergangs 12 erhöhen die kritische Feldstärke E„ im Randbereich 2a des Chips 10. Dadurch wird erreicht, dass der Lawinendurchbruch im Innern des Chips 10, d.h. im Mittenbereich 2b der ersten Schicht 2, und nicht am Chiprand stattfindet. Daraus resultieren geringe Sperrströme und höhere Impulsfestigkeiten. Außerdem kann in den meisten Fällen das aufwendige Entfernen der Damagezone (die in Figur 2 der Einfachheit halber nicht dargestellt ist) mittels Ätzen entfallen. Die geringere Dotierung des Randbereichs 2a führt zu einer pn-Diode mit höherer Zenerspannung am Chiprand als im Mittenbereich 2b, da sich die Raumladungszone mehr in den Randbereich 2a erstreckt als in den Mittenbereich 2b. Der Randbereich 2a gelangt im Sperrbetrieb nicht in den Lawinendurchbruch, da die innere Diode, d.h. der pn-Übergang zwischen dem Mittenbereich 2b und der zweiten Schicht 1, einen Spannungsanstieg über die Zenerspannung, die für den Randbereich 2a maßgeblich ist, hinaus verhindert. Der nichtparallel Verlauf des pn-Übergangs 12 im Randbereich 2a gegenüber der Chipebene 13 entspricht dem Prinzip des sogenannten positiven Bevelings, welches ebenfalls zu einer größeren lokalen Zenerspannung führt. Infolge der Ladungsneutralität dehnt sich die Raumladungszone am Rand weiter aus als im parallelen Fall, so dass die elektrische Feldstärke an der Oberfläche, d.h. am Randbereich 2a noch weiter herabgesetzt ist. Durch das erfindungsgemäße positive Beveling der Grenzfläche 12, d.h. durch die "Durchbiegung" des Randbereichs 12 nach oben hin, im Randbereich 2a ergibt sich durch eine Trennung der Chips 10 eines Wafers an bestimmten Stellen der gekrümmten bzw. gebogenen Grenzfläche 12 ein unterschiedlicher Winkel zwischen der Grenzfläche 12 und der Chipoberfläche, d.h. der Chipebene 13, je nach dem an welcher Stelle des Grenzflächenverlaufs der Grenzfläche 12 der Chip 10 abgetrennt wird. Dieser Winkel wird auch Beveling-Winkel genannt und ist in der Figur 2 mit dem Bezugszeichen 14 versehen. Je kleiner nach der Trennung bzw. Vereinzelung der Chips 10 ein übrigbleibender Teilbereich ist, desto kleiner wird - bei sonst gleichen Bedingungen - der Beveling-Winkel 14 sein. Beispielhaft beträgt der Beveling- Winkel der erfindungsgemäßen Halbleiteranordnung 200 wenigstens 45°. Der nach der Vereinzelung der Chips 10 übrigbleibende Teilbereich ist in Figur 2 mit dem Bezugszeichen 20 versehen. Diese Breite entspricht im wesentlichen - bis auf die Sägeblattbreite beim Vereinzeln, welche im Zusammenhang mit Figur 3e weiter unten beschrieben ist - der Hälfte der Breite des Teilbereichs 7, welcher im Zusammenhang mit der Figur 3b weiter unten genauer beschrieben ist.
In Figur 3 wird ein Beispiel eines Herstellungsprozesses der erfindungsgemäßen Halbleiteranordnung 200 bzw. der erfindungsgemäßen Diode 200 dargestellt. Die Diode 200 weist beispielhaft eine Zenerspannung von ca. 50 V auf. Selbstverständlich kann eine solche Diode auch für größere oder kleinere Spannungen ausgelegt werden.
Ein Siliziumsubstrat 10 bzw. der Chip 10 mit einer Dicke von ca. 200μm und einer n-Dotierung von ca. 2 , 6*1017crtf3 wird beispielhaft auf der Vorderseite, d.h. jeweils im oberen Teil der dargestellten Anordnungen, mit Bor, auf der Rückseite, d.h. jeweils im unteren Teil der dargestellten Anordnungen, mit Phosphor belegt. Hierdurch entsteht eine in Figur 3a dargestellte Anordnung mit der ersten, im Beispiel mit Bor dotierten, Schicht 2, der zweiten, im Beispiel mit der n-Grunddotierung versehenen, zweiten Schicht 1 und der dritten, im Beispiel mit Phosphor dotierten, Schicht 3. Oberhalb von Figur 3a ist noch die Chipebene 13 mittels eines Doppelpfeils dargestellt. Die Belegung mit Bor bzw. Phosphor kann erfindungsgemäß beispielsweise durch Ionenimplantation, durch ein Dotierglas oder durch eine Dotierfolie erfolgen. Insbesondere können dotierte Glasschichten durch APCVD- Verfahren (Atmospheric pressure chemical vapour deposition) aufgebracht werden oder es können Dotierfolien in bekannter Weise verwendet werden. Durch diese Verfahren ist es in vorteilhafter Weise möglich, Dotierstoffe praktisch gleichzeitig auf die Vorderseite, beispielsweise Bor, und auf die Rückseite, beispielsweise Phosphor, aufzubringen. Im Falle der dotierten APCVD-Gläser erfolgt anschließend eine etwa 0,5-3 Stunden dauernde Diffusion bei hohen Temperaturen. Bei Folienbelegung erfolgt beispielsweise eine Diffusion von 0,5-3 Stunden bei 1265°C in Sauerstoffhaltiger Atmosphäre. Danach befindet sich der Siliziumwafer bzw. der Chip 10 in einem Zustand wie in Figur 3a dargestellt ist. Die Bor- bzw. Phosphordosen betragen beispielsweise (1-2 ) *1017cm"2.
Anschließend wird die Wafervorderseite strukturiert. Dies kann in besonders vorteilhafter Weise durch Einsägen der Vorderseite mit einer Diamantsäge oder durch wasserunterstütztes Laserschneiden erfolgen. In der Figur 3b ist der resultierende Chip 10 bzw. der Wafer nach dem Strukturierungsεchritt dargestellt. Die Sägetiefe, die in Figur 3b mit dem Bezugszeichen 21 bezeichnet ist, beträgt beispielsweise 5-35 μm. Im Regelfall wird die Sägetiefe 21 so gewählt, dass sie tiefer als die Eindringtiefe der Borschicht 2, d.h. der ersten Schicht 2 in die n-dotierte zweite Schicht 1 ist. Durch die Wahl der Sägetiefe kann die laterale Ausdiffusion der Borschicht, bzw. die Borkonzentration - und damit die Durchbruchfeidstärke am Chiprand - bei der anschließenden Diffusion beeinflußt werden. Je größer die Sägetiefe 21, desto geringer ist die laterale Ausdiffusion und die kritische Feldstärke Ekrit am Chiprand. Die Breite des Sägeblatts richtet sich nach Sägetiefe 21 und anschließendem Diffusionsprozess , typisch sind Sägebreiten von lOOμm. Durch den Sägevorgang wird dem Chip an seiner Vorderseite ein Teilbereich entnommen. Dieser Teilbereich ist in Figur 3b mit dem Bezugszeichen 7 bezeichnet. Die Breite des Teilbereichs 7 entspricht der Sägebreite .
Für den Fall, dass die Einbringung der Dotierstoffe in die Wafervorderseite bereits strukturiert erfolgt, erübrigt sich in der Regel der Sägeschritt.
Nach dem Strukturierungsprozess findet die eigentliche Diffusion, d.h. das Eintreiben der Dotierstoffe ins Halbleitermaterial des Chips 10, d.h. insbesondere ins Silizium, statt. So wird erfindungsgemäß beispielsweise bei 1265°C 90 Stunden lang diffundiert. Dabei wird ein Dotierprofil erhalten, wie es in der Figur 3c dargestellt ist. Die Dotierstoffe, die in die Unterseite des Wafers 10 bzw. des Chips 10, d.h. in die dritte Schicht 3 eingelagert wurden - vergleiche Figur 3a bzw. Figur 3b - wandern durch den Diffusionsschritt nach oben in das Halbleitermaterial hinein, welches mit der Grunddotierung versehen ist. Hierdurch wird der Bereich der dritten Schicht 3 auf Kosten des Bereichs der zweiten Schicht 1 im Wafer 10 ausgeweitet bzw. vergrößert. Die Dotierstoffe, die in der Oberseite des Wafers 10 eingelagert wurden, sind erfindungsgemäß strukturiert vorgesehen, d.h. sie erstrecken sie nicht über die gesamte Fläche des Wafers 10 bzw. des Chips 10, sondern nur in den Teilbereichen der ersten Schicht 2, d.h. in den Chipbereichen unterhalb der Teilbereiche 7 - vergleiche die Figur 3b und 3c - ist kein Dotierstoff der ersten Schicht 2 vorhanden. Durch die Diffusion wandert jedoch der Dotierstoff, der strukturiert in die Oberseite des Wafers 10 eingebracht wurde, zum einen "senkrecht" nach unten in die Chipbereiche der mit der Grunddotierung versehenen zweiten Schicht 1 und verkleinern diese zweite Schicht 1 wiederum zugunsten der ersten Schicht 2. Zum anderen wandert der Dotierstoff jedoch auch "seitlich" in die Bereiche der zweiten Schicht 1 hinein, die sich unterhalb des Teilbereichs 7 befinden. Hierdurch verringert sich jedoch deren Konzentration, je weiter die Wegstrecke ist, die der Dotierstoff in den Teilbereich 7 - bzw. dem darunterbefindlichen Waferbereich - zurückzulegen hat. Im Bereich unterhalb des Teilbereichs 7, d.h. unterhalb des Einsägegrabens 7 ist die Bor-Dotierstoffkonzentration daher gegenüber der Konzentration in der Mitte zwischen zwei Teilbereichen 7 reduziert. Weiterhin bringt es die Diffusion bei der beschriebenen strukturierten Einlagerung der Dotierstoffe auf der Oberseite des Chips 10 mit sich, dass der Verlauf der pn-Diffusionsfront , d.h. der Verlauf der Grenzfläche 12 zwischen - im Beispiel - positiv dotierter erster Schicht 2 und - im Beispiel - negativ dotierter zweiter Schicht 1 die gewünschte und vorteilhafte Struktur bzw. Form aufweist. Die Grenzfläche 12 zeigt nämlich im Chipbereich unterhalb des Teilbereichs 7 einen nach oben hin gekrümmten Verlauf, d.h. einen Verlauf, der nicht parallel zur Chipebene 13 ist.
Nach dem Diffusionsschritt wird der Wafer auf der Vorder- und der Rückseite bzw. der Ober- und der Unterseite erfindungsgemäß mit der Oberseitenmetallisierung 4 bzw. der Unterseitenmetallisierung 5 versehen, wie dies in der Figur 3d dargestellt ist. Die Metallschichten 4, 5 dienen der Kontaktierung des Chips 10. Erfindungsgemäß kann insbesondere eine Chrom/Nickel /Silber-Metallisierung verwendet werden.
Nach der Metallisierung werden die einzelnen Chips 10 vereinzelt, beispielsweise durch Sägen, etwa mit einer Diamantsäge. Erfindungsgemäß eignet sich hierfür beispielsweise eine Diamantsäge mit einer Sägeblattbreite von 40μm. Die Sägeblattbreite zur Vereinzelung der Chips 10 ist in Figur 3e mit dem Bezugszeichen 30 dargestellt. Durch die Vereinzelung der Chips 10 eines Wafers werden erfindungsgemäß die pn-Diodenchips 200 bzw. die erfindungsgemäßen Halbleiteranordnungen 200 mit reduzierter Randfeldstärke erhalten. Hierbei wird der Beveling-Winkel im Randbereich 2a der Halbleiteranordnung 200 definiert und eingestellt .
Die Diodenchips 200 bzw. die Halbleiteranordnung 200 werden erfindungsgemäß insbesondere in bekannter Weise in einem nicht dargestellten Gehäuse, wie zum Beispiel in einem Diodeneinpressgehäuse, verpackt.
Da das Trennen der Diodenchips 200 mittels einer Säge unter ungünstigen Sägeparametern - abhängig beispielsweise von. der Körnung der Diamantsplitter, dem Vorschub, der Drehzahl und dergleichen - sehr große Damagezonen 22 am Chiprand erzeugen, ist es erfindungsgemäß in vorteilhafter Weise vorgesehen, diese Damagezone 22 am Chiprand zu entfernen, beispielsweise mittels nasschemischer Verfahren - beispielsweise Ätzen mittels KOH -, Gasphasenätzen oder dergleichen. Besonders vorteilhaft ist es jedoch, den Trennprozess durch andere, zerstörungsfreiere Verfahren, wie beispielsweise Ätzen oder Laserschneiden mit Wasserkühlung, durchzuführen. Dadurch ist es erfindungsgemäß in einer vorteilhaften Ausführungsform möglich, auf die Entfernung der Damagezone 22 zu verzichten .

Claims

Ansprüche
1. Halbleiteranordnung (200) mit einem pn-Übergang, insbesondere eine Diode, die als Chip (10) mit einem Randbereich ausgebildet ist, die eine erste Schicht (2) eines ersten Leitfähigkeitstyps und eine zweite Schicht (1) eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten, Leitfähigkeitstyps umfaßt, wobei die erste Schicht (2) einen Randbereich (2a) und einen Mittenbereich (2b) aufweist, wobei zwischen der ersten Schicht (2) und der zweiten Schicht (1) der pn-Übergang vorgesehen ist, dadurch gekennzeichnet, dass die zweite Schicht (2) in ihrem Randbereich (2a) schwächer dotiert vorgesehen ist als in ihrem Mittenbereich (2b) und dass die Grenzfläche (12) des pn-Übergangs am Randbereich (2a) nichtparallel zur Hauptchipebene (13) vorgesehen ist.
2. Halbleiteranordnung (200) nach Anspruch 1, dadurch gekennzeichnet, dass die Grenzfläche (12) des pn-Übergangs am Randbereich (2a) mit einem positiven Beveling-Winkel vorgesehen ist.
3. Halbleiteranordnung (200) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Grenzfläche (12) des pn- Übergangs am Randbereich (2a) gekrümmt vorgesehen ist.
4. Halbleiteranordnung (200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke des Chips
(10) am Randbereich (2a) kleiner vorgesehen ist als am Mittenbereich (2b) .
5. Verfahren zur Herstellung einer Halbleiteranordnung (200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Schicht (2) mittels einer strukturierten Dotierung hergestellt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die strukturierte Dotierung mittels einer Vorbelegung des Chips (10) mit Dotierstoff, einem anschließenden Entfernen der Belegung in einem Teilbereich (7) des Chips (10) in einem nachfolgenden Eintreiben des Dotierstoffs in den Chip (10) vorgesehen ist.
7. Verfahren nach Anspruch 5 oder 6 , dadurch gekennzeichnet, dass das Entfernen der Belegung durch Einsägen erfolgt, wobei das Einsägen insbesondere durch eine Diamantsäge oder durch wasserunterstütztes Laserschneiden erfolgt.
8. Verfahren nach Anspruch 5, 6 oder 7, dadurch gekennzeichnet, dass die Vorbelegung des Chips (10) mit Dotierstoff mittels APCVD-Abschheidung eines dotierten Glases oder mittels einer Dotierfolie oder mittels Gasphasenbelegung oder mittels Ionenimplantation oder mittels Aufbringen von Dotierpasten erfolgt.
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