EP1464000A2 - Elektrische schaltung - Google Patents

Elektrische schaltung

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Publication number
EP1464000A2
EP1464000A2 EP02774422A EP02774422A EP1464000A2 EP 1464000 A2 EP1464000 A2 EP 1464000A2 EP 02774422 A EP02774422 A EP 02774422A EP 02774422 A EP02774422 A EP 02774422A EP 1464000 A2 EP1464000 A2 EP 1464000A2
Authority
EP
European Patent Office
Prior art keywords
clk
electrical circuit
signal
div
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02774422A
Other languages
English (en)
French (fr)
Inventor
Sammy El Baradie
Martin Kaibel
Andreas Weisgerber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1464000A2 publication Critical patent/EP1464000A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

Definitions

  • the present invention relates to a device according to the preamble of claims 1 and 20, i.e. an electrical circuit with mutually cooperating components.
  • An electrical circuit in which this is often the case is, for example, but is known to be far from exclusively a program-controlled unit such as a microcontroller.
  • the basic structure of a microcontroller is shown in FIG. 1.
  • the microcontroller shown contains a core C, storage devices S1 to Sn connected to the core C via a first bus BUS1, and peripheral units Pl to Pn connected to the core C via a second bus BUS2.
  • the storage devices S1 to Sn are, for example, a RAM, a ROM, a flash memory etc.
  • the peripheral units are, for example, an A / D converter, a DMA controller, a coding device, a CAN controller, etc.
  • Microcontrollers are clock-controlled devices, whereby it depends, among other things, on the frequency of the clock signal used, how fast the microcontroller works (for example, how fast it executes the program to be executed by it).
  • Peripheral units for example a D / A converter, are supplied with a clock signal with a lower clock frequency, for example with a clock signal with half the clock frequency.
  • the Clock edges with which the D / A converter can take over data have comparatively large time intervals, and because the Core C must also continue to provide the data to be transferred until the D / A converter has received the data properly Acknowledged data, and because of the required synchronization of the core and the D / A converter by means of flip-flops or the like arranged in between, the acknowledgment also takes a certain time.
  • the Core C can be blocked for more or less long, which means that it works slower than it would be possible due to its clock frequency.
  • the present invention is therefore based on the object of finding a way by which the operation and / or the cooperation of the components of an electrical circuit can be made more efficient in a simple manner than has been the case up to now.
  • This object is achieved according to the invention by the electrical circuit claimed in claim 1 and / or by the electrical circuit claimed in claim 20.
  • That a component of the electrical circuit which is waiting for the execution of an action to be carried out by another component is signaled shortly before the execution of the action concerned by means of an acknowledgment signal that the execution of the action is imminent, and / or
  • the electrical circuit contains a clock generator for generating clock signals for the components of the electrical circuit, which clock generator contains a master clock generator, a clock control device and a plurality of clock signal generating devices, and wherein
  • the master clock generator generates a master clock signal and supplies it to all the clock signal generating devices
  • the clock control device generates a plurality of enable signals, and supplies an enable signal to each clock signal generating device
  • Each of the clock signal generating devices allows a part of the master clock signal determined by the release signal to pass through and forwards this signal as a clock signal to one or more components of the electrical circuit.
  • acknowledgment signals which signal the execution of a particular action before the execution can reduce the time it takes for the execution component waiting for this action must be reduced to the minimum necessary time.
  • the required clock signals can be generated and changed particularly easily.
  • FIG. 1 shows the basic structure of a known electrical circuit with components that cooperate with one another
  • FIG. 2 shows the structure of the electrical circuit described in more detail below
  • FIG. 3 shows the structure of a clock signal generating device of the electrical circuit according to FIG. 2,
  • Figure 4 shows the time course of the output signals of a
  • FIG. 5 shows the structure of an acknowledgment signal generator of the electrical circuit according to FIG. 2.
  • the electrical circuit described below is a clock-controlled electrical circuit, more precisely a program-controlled unit such as a microcontroller, a microprocessor or a signal processor.
  • the program-controlled unit shown in FIG. 2 contains
  • peripheral units Pl to Pn connected to the core C via a second bus BUS2,
  • a master clock generator a plurality of clock signal generating devices CGC, - a hereinafter referred to as a master clock generator
  • the program-controlled unit shown in FIG. 2 operates essentially like the program-controlled unit shown in FIG. That is, the Core C
  • the core C, the memory device S1, the memory device Sn, the peripheral unit Pl, and the peripheral unit Pn operate with clock signals of different frequencies, and each of the components mentioned is assigned its own clock signal generator CGC.
  • Components that work with clock signals of the same frequency can be assigned to a single common clock signal generating device CGC, in particular if the relevant components are close to one another;
  • Components that work with a clock signal that has the frequency of the clock signal generated by the master clock generator MCG can do without a clock signal generator CGC and can directly use the clock signal generated by the master clock generator MCG.
  • the individual components of the program-controlled unit are supplied with clock signals by the master clock generator MCG, the clock control device CEG, and the clock signal generating devices CGC.
  • the master clock generator MCG generates a master clock signal m_clk, which is supplied to all clock signal generating devices CGC and the clock control device CEG.
  • This master clock signal m_clk is a square-wave signal having a predetermined constant frequency.
  • the distribution of this master clock signal m_clk is such that it is preferably in All components to which the is supplied, but at least in those clock signal generating devices CGC which are assigned components of the program-controlled unit which cooperate with one another, taking account of acknowledgment signals described in more detail later, have the same phase position.
  • the clock signal generating devices CGC are also each supplied with a signal generated by the clock control device CEG, hereinafter referred to as the enable signal
  • the clock signal generating device CGC assigned to the peripheral unit P1 has an enable signal clk_en_div_8, and -
  • the clock signal generating device CGC assigned to the peripheral unit Pn has an enable signal clk_en_div_16.
  • the clock signal generating devices CGC From the signals supplied to them, the clock signal generating devices CGC generate clock signals which are supplied to the components to which the respective clock signal generating devices CGC are assigned and which are used by these as clock signals.
  • the clock signal generating device CGC assigned to the storage device Sn generates a clock signal clk_div_4 from the signals m_clk and clk_en_div_4 supplied to it, the frequency of which is one fourth of the frequency of the master clock signal m_clk,
  • the clock signal generating device CGC assigned to the peripheral unit P1 generates a clock signal clk_div_8 from the signals m_clk and clk_en_div_8 supplied to it, the frequency of which is one eighth of the frequency of the master clock signal m_clk, and
  • the clock signal generating device CGC assigned to the peripheral unit Pn generates a clock signal clk_div_16 from the signals m_clk and clk_en_div_16 supplied to it, the frequency of which is one sixteenth of the frequency of the master clock signal m_clk.
  • any of the components of the program-controlled unit can be supplied with any clock signal of the clock signals clk_div_l, clk_div_2, clk_div_4, clk_div_8, and clk_div_16, regardless of which clock signals are supplied to the other components.
  • the frequencies of the clock signals clk_div_l, clk_div_2, clk_div_4, clk_div_8, and clk_div_16 each differ by a factor of 2.
  • the size ratios of the frequencies of the clock signals clk_div_l, clk_div_2, clk_div_4, clk_div_8, and clk_div_16 can in principle assume any values independently of one another.
  • components of the program-controlled unit which can communicate with each other, are supplied with clock signals which are such that, at the point in time at which an edge occurs in a clock signal, also in the clock signals which have the same or a higher frequency, the corresponding Edge occurs.
  • clock signals which are such that, at the point in time at which an edge occurs in a clock signal, also in the clock signals which have the same or a higher frequency, the corresponding Edge occurs.
  • the clock signal generating devices CGC and the components of the program-controlled unit which use the clock signals generated by them are arranged in such a way that when the clock signals generated by the clock signal generating devices are transmitted to the respectively assigned components, there are no, or at most negligibly small, runtime differences.
  • FIG. 3 shows the structure of a clock signal generating device CGC. It contains a latch element L and an AND element AND.
  • the latch element L receives as input signal the release signal clk_en_div_x output by the clock control device CEG, and takes it over with the rising edge of the master clock signal m clk.
  • the AND gate AND receives as Input signals, the output signal of the latch element L and the master clock signal m_clk, subject these signals to an AND operation, and thereby generate the output signal clk_div_x of the clock signal generator CGC.
  • the various clock signals clk_div_x are generated by selectively masking out certain sections of the master clock signal m_clk. Therefore, and because the supply of this master clock signal m_clk takes place in such a way that it is supplied in all components of which, i.e. has the same phase position in all clock signal generating devices CGC, and because there are no or at least no significant runtime differences when transmitting the clock signals clk_div_x to the components using them, the components of the program-controlled unit supplied with the clock signals clk_div_x work completely under all circumstances synchronous.
  • the frequencies of the clock signals clk div_x can be changed at any time, even during the operation of the program change controlled unit very easily. All that is required is a corresponding modification of the release signals clk_en_div_x of the clock control device CEG that determine the frequencies of these signals.
  • the release signals clk_en_div_x can be generated using counters which count the clock periods of the master clock signal m_clk and cause changes in the level of the release signals clk_en_div_x when certain count values are reached.
  • a change in the frequencies of the clock signals clk_div_x can consequently be made simply by a corresponding change of the counters, whereby again the timing of the release signals clk_en_div_x may vary within certain limits.
  • the release signals clk_en_div_x output by the clock control device CEG are also fed to the acknowledgment signal generator QSG.
  • Chip-select signals denoted by cs1 to cs4 are also fed to the acknowledgment signal generator QSG.
  • the chip select signals are signals which the core C outputs and the memory device S1 (chip select signal csl), or the memory device Sn (chip select signal cs2), or the peripheral unit Pl (chip select) Signal cs3), or the
  • Peripheral unit Pn (chip select signal cs4) supplies via separate lines (not belonging to the buses BUS1 and BUS2) in order to signal that the core C wants to communicate with the relevant unit.
  • the acknowledgment signal generator QSG forms acknowledgment signals q1 to q4 from the signals supplied to it, which are fed to the core C.
  • the structure of the acknowledgment signal generator is shown in FIG. 5. It consists of AND gates AND1 to AND4, where the AND gate AND1 subjects the chip select signal csl assigned to the memory device S1 and the release signal clk_en_div_2 assigned to the memory device S1 to an AND operation and uses the resulting signal as an acknowledgment signal ql and outputs it to the core C,
  • the AND gate AND2 subjects the chip select signal cs2 assigned to the memory device Sn and the release signal clk_en_div_4 assigned to the memory device Sn to an AND operation and uses the resulting signal as an acknowledgment signal q2 and outputs it to the core C,
  • the AND gate AND3 subjects the chip select signal cs3 assigned to the peripheral unit P1 and the release signal clk_en_div_8 assigned to the peripheral unit P1 to an AND operation and uses the resulting signal as an acknowledgment signal q3 and outputs it to the core C, and
  • the AND gate AND4 subjects the chip select signal cs4 assigned to the peripheral unit Pn and the release signal clk_en_div__16 assigned to the peripheral unit Pn to an AND operation and uses the resulting signal as an acknowledgment signal q4 and outputs it to the core C.
  • a rising edge is imminent, If the Core C is waiting for the component selected by one of the chip select signals to perform a certain action on the next rising edge, the Core C can use the acknowledgment signal as an early confirmation for the execution of this action and the waiting break up.
  • the core C wants to transmit data to the peripheral unit P1.
  • the core C of the peripheral unit P1 signals via the chip select signal cs3 that it wants to communicate with it via the bus BUS2 and places the data to be transmitted to the peripheral unit P1 on the bus BUS2.
  • the peripheral unit P1 can take over this data on the next rising clock edge of the clock signal clk_div_8 used by it. It is assumed that this rising edge coincides with the rising edge of clock number n of the clock signal m_clk used by the core.
  • the core C then receives the acknowledgment signal q3 in cycle no. N-1.
  • the acknowledgment signal q3 signals the core C that the data it outputs on the bus are taken over by the peripheral unit in the next cycle, that is to say in cycle number n.
  • the core C can therefore end the output of the data at the beginning of cycle number n and continue with the program execution.
  • the core C can work faster by generating and using the acknowledgment signals, and there is also no need for the components of the program-controlled unit which communicate with one another to carry out a handshake process.
  • acknowledgment signals are also supplied to the peripheral units and / or the memory devices, more precisely the release signal clk_en_div_x is supplied for the component with which the relevant peripheral unit or memory device is currently communicating.
  • the generation and use of acknowledgment signals always proves to be advantageous if the component to which they are fed is clocked at the same speed or faster than the component with which it is communicating.
  • the number of acknowledgment signals is minimized.
  • provision could be made, for example, to subject the acknowledgment signals q1 and q2 and the acknowledgment signals q3 and q4 to an OR operation and to use the results of the OR operations as acknowledgment signals.
  • This reduction in the number of acknowledgment signals does not constitute any in the example considered This is disadvantageous because both peripheral units can never communicate with the core at the same time, and because both storage devices can never communicate with the core at the same time.
  • CGC clock signal generator clk_div_x output signal from CGC; Clock signal clk_en_div_x output signal from CEG; Release signal csx chip select signal

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Abstract

Es wird eine elektrische Schaltung mit miteinander kooperierenden Komponenten beschrieben. Die beschriebene elektrische Schaltung zeichnet sich dadurch aus: dass einer Komponente der elektrischen Schaltung, die auf die Ausführung einer von einer anderen Komponente auszuführenden Aktion wartet, kurz vor der Ausführung der betreffenden Aktion mittels eines Quittierungssignals signalisiert wird, dass die Ausführung der Aktion unmittelbar bevorsteht, und/oder; dass die elektrische Schaltung einen einen Master-Taktgenerator, eine Taktsteuereinrichtung und mehrere Taktsignalerzeugungseinrichtungen enthaltenden Taktgenerator aufweist, wobei: der Master-Taktgenerator ein Master-Taktsignal erzeugt und dieses allen Taktsignalerzeugungseinrichtungen zuführt; die Taktsteuereinrichtung mehrere Freigabesignale erzeugt, und jeder Taktsignalerzeugungseinrichtung ein Freigabesignal zuführt, und; jede der Taktsignalerzeugungseinrichtungen einen durch das Freigabesignal bestimmten Teil des Master-Taktsignals passieren lässt und dieses Signal als Taktsignal an eine oder mehrere Komponenten der elektrischen Schaltung weiterleitet.

Description

Beschreibung
Elektrische Schaltung
Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem Oberbegriff der Patentansprüche 1 und 20, d.h. eine elektrische Schaltung mit miteinander kooperierenden Komponenten.
Bei solchen elektrischen Schaltungen müssen die miteinander kooperierenden Komponenten häufig nicht die selbe Leistungsfähigkeit aufweisen, insbesondere nicht gleich schnell arbeiten.
Eine elektrische Schaltung, bei welcher dies häufig der Fall ist, ist beispielsweise, aber bekanntlich bei weitem nicht ausschließlich eine programmgesteuerte Einheit wie etwa ein Mikrocontroller.
Der prinzipielle Aufbau eines MikroControllers ist in Figur 1 gezeigt. Der gezeigte Mikrocontroller enthält einen Core C, über einen ersten Bus BUS1 mit dem Core C verbundene Speichereinrichtungen Sl bis Sn, und über einen zweiten Bus BUS2 mit dem Core C verbundene Peripherieeinheiten Pl bis Pn.
Die Speichereinrichtungen Sl bis Sn sind beispielsweise ein RAM, ein ROM, ein Flash-Speicher etc.
Die Peripherieeinheiten sind beispielsweise ein A/D-Wandler, ein DMA-Controller, eine Codiereinrichtung, ein CAN-Control- 1er etc.
Der Core C
- liest in den Speichereinrichtungen Sl bis Sn oder in einer außerhalb des Mikrocontrollers vorgesehenen externen Speichereinrichtung gespeicherte Befehle und Operanden aus und führt diese aus, - und kooperiert dabei auf eine vorgegebene Art und Weise mit den Speichereinrichtungen Sl bis Sn und den Peripherieeinheiten Pl bis Pn.
Mikrocontroller sind taktgesteuerte Einrichtungen, wobei es unter anderem von der Frequenz des verwendeten Taktsignals abhängt, wie schnell der Mikrocontroller arbeitet (beispielsweise wie schnell er das von ihm auszuführende Programm aus- führt) .
Je höher die Taktsignalfrequenz ist, desto schneller arbeitet der Mikrocontroller.
Andererseits ist es aber so, daß hohe Taktsignalfrequenzen einen hohen Energieverbrauch und die damit verbundenen Nachteile wie beispielsweise eine starke Erwärmung, aber auch die Erzeugung von elektromagnetischer Strahlung etc. zur Folge haben.
Um diese Nachteile in Grenzen zu halten, ist man dazu übergegangen, daß man die verschiedenen Komponenten des Mikrocon- trollers jeweils nur so schnell laufen läßt, wie es zur ordnungsgemäßen Funktion des MikroControllers erforderlich ist. Dies wird im allgemeinen dadurch bewerkstelligt, daß ein im Mikrocontroller mehrere Taktsignale mit unterschiedlichen Frequenzen erzeugt werden, und diese verschiedenen Taktsignale den verschiedenen Komponenten zugeführt werden. Dadurch ist es beispielsweise möglich, daß der Core C mit einem sehr hochfrequenten Taktsignal versorgt wird, und bestimmte
Peripherieeinheiten, beispielsweise ein D/A-Wandler mit einem Taktsignal mit einer niedrigeren Taktfrequenz, beispielsweise mit einem Taktsignal mit der halben Taktfrequenz versorgt wird.
Daß bestimmte Komponenten des Mikrocontrollers mit einem Taktsignal mit niedrigerer Frequenz versorgt werden, beein- flußt jedoch nicht nur die betreffenden Komponenten selbst, sondern kann auch Komponenten beeinflussen, die mit einem Taktsignal mit hoher Frequenz versorgt werden. Dies ist beispielsweise der Fall, wenn eine mit hoher Taktfrequenz arbei- tende Komponente, also beispielsweise der Core C, an eine mit einer niedrigeren Taktfrequenz arbeitende Komponente, beispielsweise an den D/A- andler, Daten übermitteln möchte. In diesem Fall muß der Core C die zu übermittelnden Daten länger an seinen Ausgängen bereitstellen, als es der Fall wäre, wenn der Empfänger der Daten eine Komponente wäre, die mit der selben Taktfrequenz arbeitet wie der Core C. Dies ist deshalb so, weil die Taktflanken, mit welcher der D/A-Wandler Daten übernehmen kann, vergleichsweise große zeitliche Abstände aufweisen, und weil der Core C die Bereitstellung der zu transferierenden Daten darüber hinaus noch so lange fortsetzen muß, bis der D/A-Wandler den ordnungsgemäßen Empfang der Daten quittiert hat, wobei wegen der erforderlichen Synchronisierung des Core und des D/A-Wandlers mittels dazwischen angeordneter Flip-Flops oder dergleichen auch die Quittierung eine gewisse Zeit in Anspruch nimmt. Der Core C kann dadurch mehr oder weniger lange blockiert werden, wodurch er im Ergebnis langsamer arbeitet als es aufgrund seiner Taktfrequenz möglich wäre.
Die genannten Probleme ließen sich zumindest teilweise beseitigen, wenn die Komponenten abwechselnd mit verschiedene Frequenzen aufweisenden Taktsignalen arbeiten würden. Die Erzeugung von Taktsignalen mit verschiedenen Frequenzen und die Weiterleitung derselben an die diese verwendenden Komponenten ist jedoch mit einem großen Aufwand verbunden und mithin ebenfalls mit erheblichen Nachteilen verbunden.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Möglichkeit zu finden, durch welche sich der Betrieb und/oder die Kooperation der Komponenten einer elektrischen Schaltung auf einfache Art und Weise effizienter gestalten lassen als es bisher der Fall ist. Diese Aufgabe wird erfindungsgemäß durch die in Patentanspruch 1 beanspruchte elektrische Schaltung und/oder durch die in Patentanspruch 20 beanspruchte elektrische Schaltung gelöst.
Die erfindurigsgemäße elektrische Schaltung zeichnet sich dadurch aus,
- daß einer Komponente der elektrischen Schaltung, die auf die Ausführung einer von einer anderen Komponente auszuführenden Aktion wartet, kurz vor der Ausführung der betreffenden Aktion mittels eines Quittierungssignals signalisiert wird, daß die Ausführung der Aktion unmittelbar be- vorsteht, und/oder
- daß die elektrische Schaltung einen Taktgenerator zur Erzeugung von Taktsignalen für die Komponenten der elektrischen Schaltung enthält, wobei dieser Taktgenerator einen Master-Taktgenerator, eine Taktsteuereinrichtung und mehrere Taktsignalerzeugungseinrichtungen enthält, und wobei
- der Master-Taktgenerator ein Master-Taktsignal erzeugt und dieses allen Taktsignalerzeugungseinrichtungen zuführt, - die Taktsteuereinrichtung mehrere Freigabesignale erzeugt, und jeder Taktsignalerzeugungseinrichtung ein Freigabesignal zuführt, und
- jede der Taktsignalerzeugungseinrichtungen einen durch das Freigabesignal bestimmten Teil des Master-Taktsignals passieren läßt und dieses Signal als Taktsignal an eine oder mehrere Komponenten der elektrischen Schaltung weiterleitet.
Dadurch, daß Quittierungssignale verwendet werden, die die Ausführung einer jeweiligen Aktion bereits vor der Ausführung signalisieren, kann die Zeit, die eine auf die Ausführung dieser Aktion wartende Komponente warten muß, auf die minimal notwendige Zeit reduziert werden.
Durch die beanspruchte Taktsignalerzeugung lassen sich die benötigten Taktsignale besonders einfach erzeugen und verändern. Darüber hinaus ist es mit besonders geringem Aufwand möglich, dafür zu sorgen, daß die Taktsignale dort, wo sie verwendet werden, also in den jeweiligen Komponenten der elektrischen Schaltung eine bestimmte Phasenlage in Bezug auf die von den jeweils anderen Komponenten verwendeten Taktsignale haben.
Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen, der folgenden Beschreibung und den Figuren entnehm- bar.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Figuren beschrieben. Es zeigen
Figur 1 den prinzipiellen Aufbau einer bekannten elektrischen Schaltung mit miteinander kooperierenden Komponenten,
Figur 2 den Aufbau der im folgenden näher beschriebenen elek- trischen Schaltung,
Figur 3 den Aufbau einer Taktsignalerzeugungseinrichtung der elektrischen Schaltung gemäß Figur 2,
Figur 4 den zeitlichen Verlauf der Ausgangssignale eines
Master-Taktgenerators, einer Taktsteuereinrichtung, und der Taktsignalerzeugungseinrichtungen der elektrischen Schaltung gemäß Figur 2, und
Figur 5 den Aufbau eines Quittierungssignalgenerators der elektrischen Schaltung gemäß Figur 2. Bei der im folgenden beschriebenen elektrischen Schaltung handelt es sich um eine taktgesteuerte elektrische Schaltung, genauer gesagt um eine programmgesteuerte Einheit wie bei- spielsweise einen Mikrocontroller, einen Mikroprozessor oder einen Signalprozessor.
Es sei jedoch bereits an dieser Stelle darauf hingewiesen, daß sich die nachfolgend beschriebenen Besonderheiten der programmgesteuerten Einheit auch bei beliebigen anderen elektrischen Schaltungen mit miteinander kooperierenden Komponenten einsetzen lassen.
Der Aufbau der im folgenden beschriebenen programmgesteuerten Einheit ist in Figur 2 dargestellt.
Die in der Figur 2 gezeigte programmgesteuerte Einheit enthält
- einen Core C, - über einen ersten Bus BUS1 mit dem Core C verbundene Speichereinrichtungen Sl bis Sn,
- über einen zweiten Bus BUS2 mit dem Core C verbundene Peripherieeinheiten Pl bis Pn,
- eine Vielzahl von Taktsignalerzeugungseinrichtungen CGC, - einen im folgenden als Master-Taktgenerator bezeichneten
Taktgenerator MCG,
- eine Taktsteuereinrichtung CEG, und
- einen Quittierungssignalgenerator QSG.
Die in der Figur 2 gezeigte programmgesteuerte Einheit arbeitet im wesentlichen wie die in der Figur 1 gezeigte programmgesteuerte Einheit. D.h., der Core C
- liest in den Speichereinrichtungen Sl bis Sn oder in einer außerhalb des MikroControllers vorgesehenen externen Speichereinrichtung gespeicherte Befehle und Operanden aus und führt diese aus, - und kooperiert dabei auf eine vorgegebene Art und Weise mit den Speichereinrichtungen Sl bis Sn und den Peripherieeinheiten Pl bis Pn.
Unterschiedlich sind hingegen die Art und Weise, auf welche die einzelnen Komponenten der programmgesteuerten Einheit mit Taktsignalen versorgt werden, und die Art und Weise, auf welche die einzelnen Komponenten der programmgesteuerten Einheit miteinander kooperieren.
Im betrachteten Beispiel arbeiten der Core C, die Speichereinrichtung Sl, die Speichereinrichtung Sn, die Peripherieeinheit Pl, und die Peripherieeinheit Pn mit Taktsignalen unterschiedlicher Frequenz, und ist jeder der genannten Komponenten eine eigene Taktsignalerzeugungseinrichtung CGC zugeordnet. Komponenten, die mit Taktsignalen der selben Frequenz arbeiten, kann insbesondere dann, wenn die betreffenden Komponenten nahe beieinander liegen, eine einzige gemeinsame Taktsignalerzeugungseinrichtung CGC zugeordnet sein; Komponenten, die mit einem Taktsignal arbeiten, welches die Frequenz des vom Master-Taktgenerator MCG erzeugten Taktsignals aufweist, können ohne eine Taktsignalerzeugungseinrichtung CGC auskommen und direkt das vom Master-Taktgenerator MCG er- zeugte Taktsignal verwenden.
Die Versorgung der einzelnen Komponenten der programmgesteuerten Einheit mit Taktsignalen erfolgt durch den Master- Taktgenerator MCG, die Taktsteuereinrichtung CEG, und die Taktsignalerzeugungseinrichtungen CGC.
Der Master-Taktgenerator MCG erzeugt ein Master-Taktsignal m_clk, welches allen Taktsignalerzeugungseinrichtungen CGC und der TaktSteuereinrichtung CEG zugeführt wird. Dieses Master-Taktsignal m_clk ist ein eine vorgegebene konstante Frequenz aufweisendes Rechtecksignal. Die Verteilung dieses Master-Taktsignals m_clk erfolgt so, daß es vorzugsweise in allen Komponenten, welchen des zugeführt wird, zumindest aber in denjenigen Taktsignalerzeugungseinrichtungen CGC, die unter Berücksichtigung von später noch genauer beschriebenen Quittierungssignalen miteinander kooperierenden Komponenten der programmgesteuerten Einheit zugeordnet sind, die selbe Phasenlage aufweist.
Den Taktsignalerzeugungseinrichtungen CGC wird ferner jeweils ein von der TaktSteuereinrichtung CEG erzeugtes, im folgenden als Freigabesignal bezeichnetes Signal zugeführt, und zwar
- der dem Core C zugeordneten Taktsignalerzeugungseinrichtung CGC ein Freigabesignal clk_en_div_l,
- der der Speichereinrichtung Sl zugeordneten Taktsignaler- zeugungseinrichtung CGC ein Freigabesignal clk_en_div_2,
- der der Speichereinrichtung Sn zugeordneten Taktsignaler- zeugungseinrichtung CGC ein Freigabesignal clk_en_div_4,
- der der Peripherieeinheit Pl zugeordneten Taktsignalerzeu- gungseinrichtung CGC ein Freigabesignal clk_en_div_8, und - der der Peripherieeinheit Pn zugeordneten Taktsignalerzeu- gungseinrichtung CGC ein Freigabesignal clk_en_div_16.
Die Taktsignalerzeugungseinrichtungen CGC erzeugen aus den ihnen zugeführten Signalen Taktsignale, die den Komponenten, welchen die jeweiligen Taktsignalerzeugungseinrichtungen CGC zugeordnet sind, zugeführt und von diesen als Taktsignale verwendet werden.
Dabei
- erzeugt die dem Core C zugeordnete Taktsignalerzeugungs- einrichtung CGC aus den ihr zugeführten Signalen m_clk und clk_en_div_l ein dem Master-Taktsignal m_clk entsprechendes Taktsignal clk_div_l, - erzeugt die der Speichereinrichtung Sl zugeordnete Takt- signalerzeugungseinrichtung CGC aus den ihr zugeführten Signalen m_clk und clk_en_div_2 ein Taktsignal clk_div_2, dessen Frequenz halb so groß wie die Frequenz des Master- Taktsignals m_clk ist,
- erzeugt die der Speichereinrichtung Sn zugeordnete Takt- signalerzeugungseinrichtung CGC aus den ihr zugeführten Signalen m_clk und clk_en_div_4 ein Taktsignal clk_div_4, dessen Frequenz ein Viertel der Frequenz des Master-Taktsignals m_clk beträgt,
- erzeugt die der Peripherieeinheit Pl zugeordnete Takt- signalerzeugungseinrichtung CGC aus den ihr zugeführten Signalen m_clk und clk_en_div_8 ein Taktsignal clk_div_8, dessen Frequenz ein Achtel der Frequenz des Master-Taktsignals m_clk beträgt, und
- erzeugt die der Peripherieeinheit Pn zugeordnete Takt- signalerzeugungseinrichtung CGC aus den ihr zugeführten Signalen m_clk und clk_en_div_16 ein Taktsignal clk_div_16, dessen Frequenz ein Sechzehntel der Frequenz des Master- Taktsignals m_clk beträgt.
Der Vollständigkeit halber sei darauf hingewiesen, daß keine Notwendigkeit besteht, dem Core C das Taktsignal clk_div_l, der Speichereinrichtung Sl das Taktsignal clk_div_2, der Speichereinrichtung Sn das Taktsignal clk_div_4, der Peripherieeinheit Pl das Taktsignal clk_div_8, und der Peripherieeinheit Pn das Taktsignal clk_div_16 zuzuführen; prinzipiell kann jeder der Komponenten der programmgesteuerten Einheit ein beliebiges Taktsignal der Taktsignale clk_div_l, clk_div_2, clk_div_4, clk_div_8, und clk_div_16 zugeführt werden, und zwar unabhängig davon, welche Taktsignale den jeweils anderen Komponenten zugeführt werden.
Ferner besteht auch keine Einschränkung darauf daß die Frequenzen der Taktsignale clk_div_l, clk_div_2, clk_div_4, clk_div_8, und clk_div_16 jeweils um den Faktor 2 unterscheiden. Die Größenverhältnisse der Frequenzen der Taktsignale clk_div_l, clk_div_2, clk_div_4, clk_div_8, und clk_div_16 können prinzipiell unabhängig voneinander beliebige Werte annehmen. Vorzugsweise ist es jedoch so, daß Komponenten der programmgesteuerten Einheit, die miteinander in Verbindung treten können, mit Taktsignalen versorgt werden, die so beschaffen sind, daß zu dem Zeitpunkt, zu dem in einem Taktsignal eine Flanke auftritt, auch in den Taktsignalen, welche die selbe oder eine höhere Frequenz aufweisen, die entsprechende Flanke auftritt. Dadurch ist es besonders einfach möglich, die Kooperation der Komponenten der programmgesteuerten Einheit unter Verwendung von später noch näher beschriebenen Quittierungssignalen erfolgen zu lassen.
Die Taktsignalerzeugungseinrichtungen CGC und die Komponenten der programmgesteuerten Einheit, welche die von diesen erzeugten Taktsignale verwenden, sind so angeordnet, daß sich bei der Übertragung der von den Taktsignalerzeugungseinrich- tungen erzeugten Taktsignale zu den jeweils zugeordneten Komponenten keine oder allenfalls vernachlässigbar geringe Laufzeitunterschiede ergeben.
Die von der Taktsteuereinrichtung CEG ausgegebenen Freigabe- Signale
- springen jeweils eine Taktperiode des Master-Taktsignals m_clk vor dem Zeitpunkt, zu welchem das durch die Takt- signalerzeugungseinrichtungen CGC erzeugte Signal eine steigende Flanke aufweisen soll, vom Pegel 0 auf den Pegel 1, und
- behalten diesen Zustand eine der Dauer einer Taktperiode des Signals m_clk entsprechende Zeit bei, und springen dann wieder auf den Pegel 0 zurück.
Figur 3 zeigt den Aufbau einer Taktsignalerzeugungseinrich- tungen CGC. Es enthält ein Latch-Glied L und ein UND-Glied AND. Das Latch-Glied L erhält als Eingangssignal das von der Taktsteuereinrichtung CEG ausgegebene Freigabesignal clk_en_div_x, und übernimmt dieses mit der steigenden Flanke des Master-Taktsignals m clk. Das UND-Glied AND erhält als Eingangssignale das Ausgangssignal des Latch-Gliedes L und das Master-Taktsignal m_clk, unterzieht diese Signale einer UND-Operation, und erzeugt dabei das Ausgangssignal clk_div_x der Taktsignalerzeugungseinrichtung CGC.
Die zeitlichen Verläufe der vorstehend genannten Signale sind in Figur 4 dargestellt.
Wie aus den vorstehenden Erläuterungen hervorgeht, erfolgt die Erzeugung der verschiedenen Taktsignale clk_div_x durch ein selektives Ausblenden bestimmter Abschnitte des Master- Taktsignals m_clk. Deshalb, und weil die Zuführung dieses Master-Taktsignals m_clk so erfolgt, daß es in allen Komponenten, welchen des zugeführt wird, d.h. in allen Takt- Signalerzeugungseinrichtungen CGC die selbe Phasenlage aufweist, und weil es bei der Übertragung der Taktsignale clk_div_x zu den diese verwendenden Komponenten keine oder jedenfalls keine wesentlichen Laufzeitunterschiede gibt, arbeiten die mit den Taktsignalen clk_div_x versorgten Kompo- nenten der programmgesteuerten Einheit unter allen Umständen völlig synchron. Dies ist sogar dann der Fall, wenn einzelne, mehrere oder alle der von der Taktsteuereinrichtung CEG ausgegebenen Freigabesignale clk_en_div_x aufgrund von Problemen bei der Erzeugung und/oder aufgrund von unterschiedlichen Laufzeiten innerhalb der programmgesteuerten Einheit zeitlich nach hinten verschoben sind. Wie aus dem in der Figur 3 gezeigten und unter Bezugnahme darauf beschriebenen Aufbau der Taktsignalerzeugungseinrichtungen CGC ersichtlich ist, treten Veränderungen der von den Taktsignalerzeugungseinrichtungen CGC erzeugten Taktsignale clk_div_x erst dann auf, wenn die von der Taktsteuereinrichtung CEG ausgegebenen Freigabesignale clk_en_div_x um eine einer Taktperiode des Master- Taktsignals m_clk entsprechende Zeit oder mehr nach hinten verschoben sind.
Unabhängig hiervon lassen sich die Frequenzen der Taktsignale clk div_x jederzeit, auch während des Betriebes der programm- gesteuerten Einheit sehr einfach verändern. Hierzu bedarf es lediglich einer entsprechenden Modifikation der die Frequenzen dieser Signale bestimmenden Freigabesignale clk_en_div_x der Taktsteuereinrichtung CEG.
Die Erzeugung der Freigabesignale clk_en_div_x kann unter Verwendung von Zählern erfolgen, welche die Taktperioden des Master-Taktsignals m_clk zählen und beim Erreichen bestimmter Zählstände Veränderungen des Pegels der Freigabesignale clk_en_div_x veranlassen. Eine Veränderung der Frequenzen der Taktsignale clk_div_x kann folglich einfach durch eine entsprechende Umstellung der Zähler erfolgen, wobei auch hierbei wiederum gilt, daß das Timing der Freigabesignale clk_en_div_x innerhalb gewisser Grenzen variieren darf.
Die von der Taktsteuereinrichtung CEG ausgegebenen Freigabesignale clk_en_div_x werden auch dem Quittierungssignalgenerator QSG zugeführt.
Dem Quittierungssignalgenerator QSG werden ferner mit csl bis cs4 bezeichnete Chip-Select-Signale zugeführt. Die Chip- Select-Signale sind Signale, die der Core C ausgibt und der Speichereinrichtung Sl (Chip-Select-Signal csl), bzw. der Speichereinrichtung Sn (Chip-Select-Signal cs2), bzw. der Peripherieeinheit Pl (Chip-Select-Signal cs3) , bzw. der
Peripherieeinheit Pn (Chip-Select-Signal cs4) über separate (nicht zu den Bussen BUS1 und BUS2 gehörende) Leitungen zuführt, um diesen zu signalisieren, daß der Core C mit der jeweils betreffenden Einheit kommunizieren möchte.
Der Quittierungssignalgenerator QSG bildet aus den ihm zugeführten Signalen Quittierungssignale ql bis q4, welche dem Core C zugeführt werden.
Der Aufbau des Quittierungssignalgenerators ist in Figur 5 gezeigt. Er besteht aus UND-Gliedern AND1 bis AND4, wobei - das UND-Glied AND1 das der Speichereinrichtung Sl zugeordnete Chip-Select-Signal csl und das der Speichereinrichtung Sl zugeordnete Freigabesignal clk_en_div_2 einer UND-Verknüpfung unterzieht und das daraus resultierende Signal als Quittierungssignal ql verwendet und an den Core C ausgibt,
- das UND-Glied AND2 das der Speichereinrichtung Sn zugeordnete Chip-Select-Signal cs2 und das der Speichereinrichtung Sn zugeordnete Freigabesignal clk_en_div_4 einer UND-Verknüpfung unterzieht und das daraus resultierende Signal als Quittierungssignal q2 verwendet und an den Core C ausgibt,
- das UND-Glied AND3 das der Peripherieeinheit Pl zugeordnete Chip-Select-Signal cs3 und das der Peripherieeinheit Pl zugeordnete Freigabesignal clk_en_div_8 einer UND-Verknüpfung unterzieht und das daraus resultierende Signal als Quittie- rungssignal q3 verwendet und an den Core C ausgibt, und
- das UND-Glied AND4 das der Peripherieeinheit Pn zugeordnete Chip-Select-Signal cs4 und das der Peripherieeinheit Pn zugeordnete Freigabesignal clk_en_div__16 einer UND-Verknüpfung unterzieht und das daraus resultierende Signal als Quittierungssignal q4 verwendet und an den Core C ausgibt.
Folglich wird dem Core C
- durch das Quittierungssignal ql signalisiert, daß in dem von der Speichereinrichtung Sl verwendeten Taktsignal das
Auftreten einer steigenden Flanke unmittelbar bevorsteht,
- durch das Quittierungssignal q2 signalisiert, daß in dem von der Speichereinrichtung Sn verwendeten Taktsignal das Auftreten einer steigenden Flanke unmittelbar bevorsteht, - durch das Quittierungssignal q3 signalisiert, daß in dem von der Peripherieeinheit Pl verwendeten Taktsignal das Auftreten einer steigenden Flanke unmittelbar bevorsteht, und
- durch das Quittierungssignal q4 signalisiert, daß in dem von der Peripherieeinheit Pn verwendeten Taktsignal das
Auftreten einer steigenden Flanke unmittelbar bevorsteht, Sofern der Core C gerade darauf wartet, daß die durch eines der Chip-Select-Signale ausgewählte Komponente bei der nächsten steigenden Flanke eine bestimmte Aktion ausführen wird, so kann der Core C das Quittierungssignal als vorgezogene Bestätigung für die Ausführung dieser Aktion verwenden und das Warten beenden.
Die Vorteile dieser Vorgehensweise lassen sich anhand eines Beispiels veranschaulichen:
Es sei angenommen, daß der Core C zur Peripherieeinheit Pl Daten übertragen möchte. In diesem Fall signalisiert der Core C der Peripherieeinheit Pl über das Chip-Select-Signal cs3, daß er mit ihr über den Bus BUS2 kommunizieren möchte, und legt die zur Peripherieeinheit Pl zu übertragenden Daten auf den Bus BUS2. Die Peripherieeinheit Pl kann diese Daten bei der nächste steigenden Taktflanke des von ihr verwendeten Taktsignals clk_div_8 übernehmen. Es sei angenommen, daß diese steigende Flanke mit der steigenden Flanke des Taktes Nr. n des vom Core verwendeten Taktsignals m_clk zusammenfällt. Dann erhält der Core C bereits im Takt Nr. n-1 das Quittierungssignal q3. Durch das Quittierungssignal q3 wird dem Core C signalisiert, daß die von ihm auf dem Bus ausgegebenen Daten im nächsten Takt, also im Takt Nr. n von der Peripherieeinheit übernommen werden. Der Core C kann daher bereits zu Beginn des Taktes Nr. n die Ausgabe der Daten beenden und mit der Programmausführung fortfahren.
Bei einer herkömmlichen programmgesteuerten Einheit, bei- spielsweise bei der in der Figur 1 gezeigten und eingangs unter Bezugnahme darauf beschriebenen programmgesteuerten Einheit müßte die Ausgabe der zur Peripherieeinheit Pl zu übertragenden Daten länger aufrechterhalten werden, genauer gesagt so lange aufrechterhalten werden, bis die Peripherie- einheit den Empfang der Daten bestätigt hat. Es dürfte einleuchten und bedarf keiner näheren Erläuterung, daß die vorstehend beschriebene Generierung und Verwendung von Quittierungssignalen auch in anderen Situationen vorteilhaft ist, in welchen der Core C auf die Ausführung einer be- stimmten Aktion durch eine der Speichereinrichtungen oder Peripherieeinheiten wartet.
Der Core C kann durch die Generierung und Verwendung der Quittierungssignale schneller arbeiten, und darüber hinaus entfällt die Notwendigkeit daß die miteinander kommunizierenden Komponenten der programmgesteuerten Einheit ein Handshake-Verfahren durchführen.
Es kann sich auch als vorteilhaft erweisen, wenn auch den Peripherieeinheiten und/oder den Speichereinrichtungen entsprechende Quittierungssignale zugeführt werden, genauer gesagt das Freigabesignal clk_en_div_x für diejenige Komponente zugeführt wird, mit welcher die betreffende Peripherieeinheit oder Speichereinrichtung gerade kommuniziert. Die Generierung und Verwendung von Quittierungssignalen erweist sich immer als vorteilhaft, wenn die Komponente, welcher sie zugeführt werden, gleich schnell oder schneller getaktet wird als die Komponente, mit welcher sie gerade kommuniziert.
Es dürfte einleuchten, daß die Art und Weise der Generierung und Verwendung der Quittierungssignale mannigfaltig modifizierbar ist.
Beispielsweise könnte vorgesehen werden, daß die Anzahl der Quittierungssignale minimiert wird. Beim betrachteten Beispiel könnte hierzu beispielsweise vorgesehen werden, die Quittierungssignale ql und q2, sowie die Quittierungssignale q3 und q4 einer ODER-Verknüpfung zu unterziehen und die Ergebnisse der ODER-Verknüpfungen als Quittierungssignale zu verwenden. Dadurch gäbe es nicht mehr vier, sondern nur noch zwei Quittierungssignale. Diese Reduzierung der Anzahl der Quittierungssignale stellt im betrachteten Beispiel keinen Nachteil dar, weil nie beide Peripherieeinheiten gleichzeitig mit dem Core kommunizieren können, und weil auch nie beide Speichereinrichtungen gleichzeitig mit dem Core kommunizieren können.
Es könnte auch vorgesehen werden, auf den Quittierungssignalgenerator QSG zu verzichten, und dem Core, den Peripherieeinheiten und/oder den Speichereinrichtungen direkt die Freigabesignale clk_en_div_x für die jeweils anderen Komponenten, mit welchen sie kommunizieren können, zuzuführen.
Durch die vorstehend beschriebenen Besonderheiten lassen sich der Betrieb und/oder die Kooperation von Komponenten einer elektrischen Schaltung auf einfache Art und Weise erheblich effizienter gestalten als es bei herkömmlichen elektrischen Schaltungen der Fall ist.
Bezugszeichenliste
AND AND-Glied
BUSx Bus
C Core
CEG Taktsteuereinrichtung
CGC TaktSignalerzeugungseinrichtung clk_div_x Ausgangssignal von CGC; Taktsignal clk_en_div_x Ausgangssignal von CEG; Freigabesignal csx Chip-Select-Signal
L Latch-Glied
MGC Master-Taktgenerator m_clk Ausgangssignal von MCG; Master-Taktsignal
Px Peripherieeinheiten qx Quittierungssignal
QSG Quittierungssignalgenerator
Sx Speichereinrichtungen

Claims

Patentansprüche
1. Elektrische Schaltung mit miteinander kooperierenden Komponenten (C, Pl - Pn, Sl - Sn) , d a d u r c h g e k e n n z e i c h n e t, daß einer Komponente (C) der elektrischen Schaltung, die auf die Ausführung einer von einer anderen Komponente (Pl - Pn, Sl - Sn) auszuführenden Aktion wartet, kurz vor der Ausführung der betreffenden Aktion mittels eines Quittierungs- Signals (qx) signalisiert wird, daß die Ausführung der Aktion unmittelbar bevorsteht.
2. Elektrische Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Komponenten (C, Pl - Pn, Sl - Sn) der elektrischen Schaltung taktgesteuerte Komponenten sind.
3. Elektrische Schaltung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die Komponenten (C, Pl - Pn, Sl - Sn) der elektrischen
Schaltung zumindest teilweise mit verschiedenen Taktsignalen (clk_div_x) arbeiten.
4. Elektrische Schaltung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß das Taktsignal (clk_div_x) , mit welchem die die Aktion ausführende Komponente (Pl - Pn, Sl - Sn) arbeitet, die selbe oder eine niedrigere Frequenz aufweist als das Taktsignal (clk_div_l), mit welchem die auf die Ausführung der Aktion wartende Komponente (C) arbeitet.
5. Elektrische Schaltung nach einem der Ansprüche 2 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) während der Periode des von der wartenden Komponente (C) verwendeten Taktsignals
(clk div 1) erzeugt wird, innerhalb welcher oder im Anschluß an welche die von der wartenden Komponente abgewartete Aktion ausgeführt wird.
6. Elektrische Schaltung nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) während der Periode des von der wartenden Komponente (C) verwendeten Taktsignals
(clk_div_l) erzeugt wird, innerhalb welcher oder im Anschluß an welche die Flanke des von der die Aktion ausführenden Kom- ponente (Pl - Pn, Sl - Sn) verwendeten Taktsignals
(clk_div_x) auftritt, bei deren Auftreten die Aktion ausgeführt wird.
7. Elektrische Schaltung nach einem der Ansprüche 2 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) unter Berücksichtigung eines Signals (clk_en_div_x) erzeugt wird, unter Berücksichtigung von welchem das Taktsignal (clk_div_x) erzeugt wird, welches von der die Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) verwendet wird.
8. Elektrische Schaltung nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) durch eine logische Ver- knüpfung des Signals, unter Berücksichtigung von welchem das Taktsignal (clk_div_x) erzeugt wird, welches von der die Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) verwendet wird, und eines Auswahlsignals (csx) erzeugt wird, welches die die Aktion erwartende Komponente (C) der diese Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) zuführt, um dieser zu signalisieren, daß die die Aktion erwartende Komponente mit diese Aktion ausführenden Komponente kommunizieren möchte.
9. Elektrische Schaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die die Ausführung der Aktion abwartende Komponente (C) das Quittierungssignal (qx) als Bestätigung der Ausführung der abgewarteten Aktion verwendet.
10. Elektrische Schaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die die Ausführung der Aktion abwartende Komponente (C) in der Taktperiode des von dieser Komponente verwendeten Taktsignals (clk_div_l), die auf die Periode folgt, innerhalb welcher der betreffenden Komponente das Quittierungssignal (qx) zugeführt wird, das Warten auf die Aktion beendet.
11. Elektrische Schaltung nach einem der vorhergehenden An- sprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) von einer Komponente (QSG) der elektrischen Schaltung gebildet wird, die nicht identisch mit der Komponente (Pl - Pn, Sl - Sn) ist, die die Aktion ausführt, deren Ausführung abgewartet wird.
12. Elektrische Schaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung einen Taktgenerator (MCG, CGC, CEG) zur Erzeugung von Taktsignalen (clk_div_x) für die Komponenten der elektrischen Schaltung enthält, wobei dieser Taktgenerator einen Master-Taktgenerator (MCG) , eine Taktsteuereinrichtung (CEG) und mehrere Taktsignalerzeugungsein- richtungen (CGC) enthält, und wobei
- der Master-Taktgenerator (MCG) ein Master-Taktsignal (m_clk) erzeugt und dieses allen Taktsignalerzeugungsein- richtungen (CGC) zuführt,
- die Taktsteuereinrichtung (CEG) mehrere Freigabesignale (clk_en_div_x) erzeugt, und jeder Taktsignalerzeugungsein- richtung (CGC) ein Freigabesignal (clk_en_div_x) zuführt, und - jede der Taktsignalerzeugungseinrichtungen (CGC) einen durch das Freigabesignal (clk_en_div_x) bestimmten Teil des Master-Taktsignals (m_clk) passieren läßt und dieses Signal als Taktsignal (clk_div_x) an eine oder mehrere Komponenten der elektrischen Schaltung weiterleitet.
13. Elektrische Schaltung nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß das Master-Taktsignal (m_clk) den Taktsignalerzeugungs- einrichtungen (CGC) so zugeführt wird, daß es alle Takt- signalerzeugungseinrichtungen mit der selben Phasenlage erreicht.
14. Elektrische Schaltung nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, daß das von der Taktsteuereinrichtung (CEG) erzeugte Freigabesignal (clk_en_div_x) vor dem Zeitpunkt, zu welchem das unter Berücksichtigung dieses Freigabesignals zu erzeugende Taktsignal (clk_div_x) eine bestimmte Flanke aufweisen soll, eine gewisse Zeit einen anderen Pegel aufweist als es sonst der Fall ist.
15. Elektrische Schaltung nach einem der Ansprüche 12 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß die Taktsignalerzeugungseinrichtungen (CGC) jeweils ein Latch-Glied (L) und ein UND-Glied (AND) enthalten,
- wobei das Latch-Glied (L) den momentanen Pegel des Freigabesignals (clk_en_div_x) mit der steigenden Flanke des Master-TaktSignals (m_clk) übernimmt,
- wobei das UND-Glied (AND) eine UND-Verknüpfung des Ausgangssignals des Latch-Gliedes (L) und des Master-Taktsignals (m_clk) durchführt, und
- wobei das Ausgangssignal des UND-Gliedes (AND) als das von der Taktsignalerzeugungseinrichtung (CGC) zu erzeugende
Taktsignal (clk_div_x) verwendet wird.
16. Elektrische Schaltung nach einem der Ansprüche 12 bis 15, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) unter Berücksichtigung des Freigabesignals (clk_en_div_x) gebildet wird.
17. Elektrische Schaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung eine integrierte Schaltung ist.
18. Elektrische Schaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung eine programmgesteuerte Einheit ist.
19. Elektrische Schaltung nach Anspruch 18, d a d u r c h g e k e n n z e i c h n e t, daß die Komponente der programmgesteuerten Einheit, welcher das Quittierungssignal (qx) zugeführt wird, der Core (C) der programmgesteuerten Einheit ist.
20. Elektrische Schaltung mit miteinander kooperierenden Komponenten, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung darüber hinaus einen Taktgenerator (MCG, CGC, CEG) zur Erzeugung von Taktsignalen (clk_div_x) für die Komponenten der elektrischen Schaltung enthält, wobei dieser Taktgenerator einen Master-Taktgenerator (MCG) , eine Taktsteuereinrichtung (CEG) und mehrere Takt- signalerzeugungseinrichtungen (CGC) enthält, und wobei - der Master-Taktgenerator (MCG) ein Master-Taktsignal (m_clk) erzeugt und dieses allen Taktsignalerzeugungs- einrichtungen (CGC) zuführt, - die Taktsteuereinrichtung (CEG) mehrere Freigabesignale (clk_en_div_x) erzeugt, und jeder Taktsignalerzeugungsein- richtung (CGC) ein Freigabesignal zuführt, und
- jede der Taktsignalerzeugungseinrichtungen (CGC) einen durch das Freigabesignal (clk_en_div_x) bestimmten Teil des Master-Taktsignals (m_clk) passieren läßt und dieses Signal als Taktsignal (clk_div_x) an eine oder mehrere Komponenten der elektrischen Schaltung weiterleitet.
21. Elektrische Schaltung nach Anspruch 20, d a d u r c h g e k e n n z e i c h n e t, daß das Master-Taktsignal (m_clk) den Taktsignalerzeugungs- einrichtungen (CGC) so zugeführt wird, daß es alle Takt- signalerzeugungseinrichtungen mit der selben Phasenlage er- reicht.
22. Elektrische Schaltung nach Anspruch 20 oder 21, d a d u r c h g e k e n n z e i c h n e t, daß das von der Taktsteuereinrichtung (CEG) erzeugte Frei- gabesignal (clk_en_div_x) vor dem Zeitpunkt, zu welchem das unter Berücksichtigung dieses Freigabesignals zu erzeugende Taktsignal (clk_div_x) eine bestimmte Flanke aufweisen soll, eine gewisse Zeit einen anderen Pegel aufweist als es sonst der Fall ist.
23. Elektrische Schaltung nach einem der Ansprüche 20 bis 22, d a d u r c h g e k e n n z e i c h n e t, daß die Taktsignalerzeugungseinrichtungen (CGC) jeweils ein Latch-Glied (L) und ein UND-Glied (AND) enthalten,
- wobei das Latch-Glied (L) den momentanen Pegel des Freigabesignals (clk_en_div_x) mit der steigenden Flanke des Master-Taktsignals (m_clk) übernimmt,
- wobei das UND-Glied (AND) eine UND-Verknüpfung des Aus- gangssignals des Latch-Gliedes (L) und des Master-Taktsignals (m_clk) durchführt, und - wobei das Ausgangssignal des UND-Gliedes (AND) als das von der Taktsignalerzeugungseinrichtung (CGC) zu erzeugende Taktsignal (clk_div_x) verwendet wird.
24. Elektrische Schaltung nach einem der Ansprüche 20 bis 23, d a d u r c h g e k e n n z e i c h n e t, daß einer Komponente (C) der elektrischen Schaltung, die auf die Ausführung einer von einer anderen Komponente (Pl - Pn, Sl - Sn) auszuführenden Aktion wartet, kurz vor der Ausführung der betreffenden Aktion mittels eines Quittierungssignals (qx) signalisiert wird, daß die Ausführung der Aktion unmittelbar bevorsteht.
25. Elektrische Schaltung nach Anspruch 24, d a d u r c h g e k e n n z e i c h n e t, daß die Komponenten (C, Pl - Pn, Sl - Sn) der elektrischen Schaltung taktgesteuerte Komponenten sind.
26. Elektrische Schaltung nach Anspruch 25, d a d u r c h g e k e n n z e i c h n e t, daß die Komponenten (C, Pl - Pn, Sl - Sn) der elektrischen Schaltung zumindest teilweise mit verschiedenen Taktsignalen (clk_div_x) arbeiten.
27. Elektrische Schaltung nach Anspruch 26, d a d u r c h g e k e n n z e i c h n e t, daß das Taktsignal (clk_div_x) , mit welchem die die Aktion ausführende Komponente arbeitet, die selbe oder eine niedri- gere Frequenz aufweist als das Taktsignal (clk_div_l) , mit welchem die auf die Ausführung der Aktion wartende Komponente (C) arbeitet.
28. Elektrische Schaltung nach einem der Ansprüche 25 bis 27, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) während der Periode des von der wartenden Komponente (C) verwendeten Taktsignals (clk_div_l) erzeugt wird, innerhalb welcher oder im Anschluß an welche die von der wartenden Komponente abgewartete Aktion ausgeführt wird.
29. Elektrische Schaltung nach einem der Ansprüche 25 bis 28, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) während der Periode des von der wartenden Komponente (C) verwendeten Taktsignals (clk_div_l) erzeugt wird, innerhalb welcher oder im Anschluß an welche die Flanke des von der die Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) verwendeten Taktsignals (clk_div_x) auftritt, bei deren Auftreten die Aktion ausgeführt wird.
30. Elektrische Schaltung nach einem der Ansprüche 25 bis 29, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) unter Berücksichtigung eines Signals (clk_en_div_x) erzeugt wird, unter Berücksichtigung von welchem das Taktsignal (clk_div_x) erzeugt wird, welches von der die Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) verwendet wird.
31. Elektrische Schaltung nach Anspruch 30, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) durch eine logische Ver- knüpfung des Signals (clk_en_div_x) , unter Berücksichtigung von welchem das Taktsignal (clk_div_x) erzeugt wird, welches von der die Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) verwendet wird, und eines Auswahlsignals (csx) erzeugt wird, welches die die Aktion erwartende Komponente (C) der diese Aktion ausführenden Komponente (Pl - Pn, Sl - Sn) zuführt, um dieser zu signalisieren, daß die die Aktion erwartende Kompo- nente mit diese Aktion ausführenden Komponente kommunizieren möchte.
32. Elektrische Schaltung nach einem der Ansprüche 24 bis
31, d a d u r c h g e k e n n z e i c h n e t, daß die die Ausführung der Aktion abwartende Komponente (C) das Quittierungssignal (qx) als Bestätigung der Ausführung der abgewarteten Aktion verwendet .
33. Elektrische Schaltung nach einem der Ansprüche 24 bis 32, d a d u r c h g e k e n n z e i c h n e t, daß die die Ausführung der Aktion abwartende Komponente (C) in der Taktperiode des von dieser Komponente verwendeten
Taktsignals (clk_div_l) , die auf die Periode folgt, innerhalb welcher der betreffenden Komponente das Quittierungssignal (qx) zugeführt wird, das Warten auf die Aktion beendet.
34. Elektrische Schaltung nach einem der Ansprüche 24 bis 33, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) von einer Komponente (QSG) der elektrischen Schaltung gebildet ird, die nicht identisch mit der Komponente (Pl - Pn, Sl - Sn) ist, die die Aktion ausführt, deren Ausführung abgewartet wird.
35. Elektrische Schaltung nach einem der Ansprüche 24 bis 34, d a d u r c h g e k e n n z e i c h n e t, daß das Quittierungssignal (qx) unter Berücksichtigung des Freigabesignals (clk_en_div_x) gebildet wird.
36. Elektrische Schaltung nach einem der Ansprüche 20 bis 35, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung eine integrierte Schaltung ist.
37. Elektrische Schaltung nach einem der Ansprüche 20 bis 36, d a d u r c h g e k e n n z e i c h n e t, daß die elektrische Schaltung eine programmgesteuerte Einheit ist.
38. Elektrische Schaltung nach Anspruch 37, d a d u r c h g e k e n n z e i c h n e t, daß die Komponente der programmgesteuerten Einheit, welcher das Quittierungssignal (qx) zugeführt wird, der Core (C) der programmgesteuerten Einheit ist.
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