EP1425794A1 - Circuit integre comprenant des cellules memoire dram et procede de fabrication - Google Patents

Circuit integre comprenant des cellules memoire dram et procede de fabrication

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Publication number
EP1425794A1
EP1425794A1 EP02794817A EP02794817A EP1425794A1 EP 1425794 A1 EP1425794 A1 EP 1425794A1 EP 02794817 A EP02794817 A EP 02794817A EP 02794817 A EP02794817 A EP 02794817A EP 1425794 A1 EP1425794 A1 EP 1425794A1
Authority
EP
European Patent Office
Prior art keywords
integrated circuit
layer
insulator
type
stud
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02794817A
Other languages
German (de)
English (en)
Inventor
Catherine Mallardeau
Pascale Mazoyer
Marc Piazza
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1425794A1 publication Critical patent/EP1425794A1/fr
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Definitions

  • Integrated circuit comprising DRAM memory cells and manufacturing method.
  • the present invention relates, in general, to integrated circuits comprising a plurality of active elements and at least one, preferably several, passive elements, as well as to a method for manufacturing such integrated circuits. More particularly, the present invention relates to the production of an integrated circuit comprising a plurality of active elements and comprising within it a plan of memory cells of the dynamic random access type (DRAM).
  • DRAM dynamic random access type
  • a DRAM type memory cell (FIG. 1) consists of a MOS control transistor T and a storage capacitor C connected in series between an electrical ground M and a bit line BL.
  • the gate of the control transistor T is connected to a line of words WL.
  • the transistor T controls the passage of electrical charges between the capacitor C and the bit line BL.
  • the electrical charge of capacitor C determines the logic level 1 or 0 of the memory cell.
  • the capacitor C is discharged in the bit line BL.
  • the capacity of this capacitor must be large with respect to the capacity presented by the bit line BL during the reading phase.
  • a large number of DRAM cells thus formed are assembled in the form of a matrix so as to generate a memory plane which may include millions of elementary cells.
  • the memory plane is, for certain applications, located within a complex integrated circuit. This is called on-board memory.
  • the storage capacitors generally consist of two conductive plates, for example of doped polycrystalline silicon, separated by a dielectric layer whose thickness is of the order of 20 nm.
  • an armature of the capacitor is connected to one of the junctions of the control MOS transistor T (FIG. 1).
  • An ohmic contact can be made between the polycrystalline silicon constituting one of the reinforcements of the storage capacitor and a region of doped monocrystalline silicon, provided that the two zones have the same type of conductivity.
  • FIG. 2 represents in section an example of an integrated circuit of known type, of which one sees, on the right part, a MOS transistor 1 of type N and on the left part a capacitor 2 usable as storage capacitor in a cell onboard DRAM memory plan.
  • This integrated circuit is generally produced in the following manner.
  • Shallow trenches 7 filled with an insulating material are produced from a monocrystalline silicon substrate 3 of conductivity type P. Between these trenches, active zones of monocrystalline silicon 5 and 6 are exposed on the surface of the substrate. An oxide 8 is formed on the surface of the substrate and polycrystalline silicon 10 is deposited on the surface of the oxide 8. The silicon is then etched polycrystalline 10 in order to produce, in particular, the control gate of the MOS transistor 1 as well as that of the other MOS transistors of the integrated circuit.
  • type N dopants are implanted. This implantation is masked by the polycrystalline silicon 10 in such a way that only the portions 5a, 6a of the active areas 5 and 6 discovered are transformed into silicon of conductivity type N. On obtains in the areas 5a and 6a discovered, a doping level, noted N in FIG. 2, greater than 5.10 19 at / cm 3 conducive to the formation of ohmic contacts.
  • insulating layers 12 and 13 which must be such that they can be etched selectively with respect to each other.
  • the surface of the external insulating layer 13 is made plane, by a CMP (mechanical and chemical polishing) step.
  • a cavity 16 is dug in the insulating layer 13 and a contact hole 17 is made between the bottom of the cavity 16 and the surface of the active area 6a.
  • Polycrystalline silicon 18 is then deposited in such a way that it fills the contact hole 17 and that it lines the bottom and the edges of the cavity 16.
  • the polycrystalline silicon 18 constitutes the first armature of the capacitor 2. It must be strongly doped in order to reduce the parasitic resistances, in particular in the contact hole 17.
  • the polycrystalline silicon 18 must have a doping level of conductivity type N at least 5 ⁇ 10 19 at / cm 3 inside the contact hole 17. To do this, it is possible to deposit a polycrystalline silicon doped in situ by a chemical deposition method in the gas phase (CND: Chemical, Napor, Deposition). The dopant present during deposition greatly slows down the deposition rate and thus increases the cost of this deposition.
  • CND Chemical, Napor, Deposition
  • Another method is to deposit an undoped polycrystalline silicon and to dop it by ion implantation.
  • the structure must be strongly annealed to ensure strong doping over the entire thickness of the layer and in particular in the contact hole 17.
  • the thermal budget associated with such diffusion annealing (950 ° C. for 20 min) may be incompatible with the realization of MOS transistors of submicron dimensions.
  • the dopant of layer 18 must not penetrate into the active region of monocrystalline silicon of the underlying N conductivity type, otherwise it will widen and disturb it. It is therefore preferable to use arsenic as a dopant for polycrystalline silicon. Indeed, arsenic has the property of not easily crossing the polycrystalline silicon / monocrystalline silicon interfaces. But the arsenic diffuses little and it is necessary to increase the thermal budget consequently. In order to complete the capacitor 2, an insulation deposit is made
  • a CMP polishing step eliminates the layers 18, 19, and 20 which may be present above the upper surface of the insulating layer 13.
  • An interconnection level is then carried out by performing the following steps.
  • An oxide layer 30 is deposited and etching contact openings 31 and 32.
  • the contact opening 31 opens onto one of the junctions of the MOS transistor 1 and the contact opening 32 opens onto the second frame 20 of the capacitor 2.
  • the contact holes 31 and 32 are then filled with tungsten studs 33 and 34.
  • a metal 35 is deposited which is etched in order to achieve the first level of interconnection of the integrated circuit.
  • the contact surface of the hole 17 is generally smaller than that of the corresponding diffusion 6a.
  • the contact hole 17 is not overflowing. It does not overlap the border between the active area 6a and the trench 7.
  • the contact hole 31 is very deep, several micrometers, because it successively crosses the layers of insulation 30, 13 and 12.
  • the contact holes 31 and 32 have very different depths. This results in great technological difficulty in making such contacts with minimum drawing rules. We are therefore obliged to use larger drawing rules, which has the consequence of increasing the surface area of the integrated circuit.
  • the object of the present invention is to eliminate or considerably reduce the drawbacks which have just been explained.
  • An object of the present invention is thus to provide an electrical contact of low resistance between on the one hand a passive component situated above the transistors of an integrated circuit and below a first level of interconnection and another component of the integrated circuit.
  • Another object of the present invention is to make it easier to make contact openings between the first metallic interconnection level and the active elements of an integrated circuit.
  • An integrated circuit according to the invention comprises a plurality of active components comprising junctions formed in a monocrystalline substrate suitably doped locally and at least one passive component situated above the active components and electrically connected to at least one of said active components.
  • a first insulating layer separates the active components and the base from the passive component.
  • the electrical connection is made by means of a metal stud formed in the thickness of said insulating layer and having a contact surface extending beyond the limits of a junction of an active component.
  • the integrated circuit comprises a plurality of transistors and passive components with a level of local metallic connections produced within a first layer of insulator deposited above the transistors of the integrated circuit.
  • the integrated circuit comprises three types of metal studs which pass through the entire thickness of the first layer of insulation.
  • the first type of pad constitutes a first stage of contacts between an active area of the integrated circuit and a first level of interconnection.
  • the second type of stud vertically connects an active area of the integrated circuit with a passive component resting on the first insulator.
  • the third type of pad horizontally connects two active areas separate from the integrated circuit.
  • the second pad p could advantageously have a contact surface extending beyond the limits of a junction of an active component.
  • P assive components can include capacitors or inductors.
  • the final thickness of the first layer of insulation is greater than 0.3 micrometers.
  • the upper surface of the first layer of insulator is flat.
  • the metal studs are preferably made mainly of tungsten.
  • the active component is embedded in a cavity formed over the entire thickness of a second layer of insulation deposited above the first layer of insulation.
  • the thickness of the second layer of insulator is advantageously greater than 2 micrometers.
  • the integrated circuit comprises an on-board memory l of matrixed DRAM cells, each of said cells comprising a control transistor and a storage capacitor.
  • the integrated circuit also includes a plurality of M OS transistors.
  • a first interconnection level is located above the storage capacitors.
  • a first layer of insulator separates the M OS transistors and the base of the storage capacitors.
  • a level of local connections includes three types of metal studs emerging from each side of the insulation layer.
  • the first type of pad forms a first stage of contact between an active area of the integrated circuit and the first level of interconnection.
  • the second type of pad vertically connects an active area of the integrated circuit with an armature of the storage capacitor.
  • the third type of p lot horizontally connects two active areas separate from the integrated circuit.
  • the second type of stud can advantageously have a contact surface extending beyond the limits of a junction of an active component.
  • the integrated circuit includes a second layer of insulation located above the first layer of insulation.
  • a cavity crosses the entire thickness of the second layer of insulation and opens onto the upper surface of the second type of stud.
  • the first electrode of a storage capacity lines the bottom and the internal sides of said cavity.
  • a contact opening can pass through the second and third layers of insulation and lead to the upper surface of the metal stud of the first type.
  • the manufacturing method according to the invention of an integrated circuit comprising on the one hand an on-board memory plane of matrixed DRAM cells, each of said cells consisting of a control transistor and a storage capacitor and the other apart from a majority of MOS transistors, includes the following steps:
  • the manufacturing process comprises the following steps after the formation of the metal studs:
  • FIG. 1 shows the block diagram of a conventional DRAM memory point
  • FIG. 2 illustrates in a sectional view, an integrated circuit of known type
  • FIG. 3 illustrates in a sectional view, a first step of producing an integrated circuit according to the invention
  • FIG. 4 is a top view of the integrated circuit in the step illustrated in Figure 3;
  • FIG. 5 illustrates, in section, a production step following the step of Figure 3;
  • Figure 6 illustrates, in section, a production step following the step in Figure 5.
  • FIG. 3 represents, by way of example, a first step in producing an integrated circuit comprising a plan of memory cells Embedded DRAM according to the present invention.
  • the left part of FIG. 3 represents a transistor T for controlling the storage capacitor of a memory point.
  • the right part of FIG. 3 represents any other transistor Ti of the integrated circuit by way of example of active element.
  • the realization of these two transistors is done as follows. Shallow trenches 101 filled with dielectric material are produced on a substrate 100 made of monocrystalline silicon of conductivity type P. A gate oxide 103 is formed. A layer of polycrystalline silicon is then deposited. This polycrystalline silicon after etching forms the control gate 102 of the MOS transistors. This grid is isolated from the substrate by grid oxide 103.
  • a first thick oxide 105 is then deposited.
  • a CMP type operation makes it possible, by mechanical and chemical polishing, to make the surface of the deposited oxide 105 flat. The thickness of this oxide is approximately 0.4 microns. It fluctuates according to the underlying relief of the circuit. Cavities 106a, 107a, 108a are hollowed out in the first thick oxide 105.
  • a deposit of metal followed by a polishing operation makes it possible to produce metal studs 106, 107, 108, for example made of tungsten, only in the hollowed-out cavities 106a , 107a and 108a. The functionality and dimensions of these studs are different.
  • the pad 106 is a first stage of making contact on the components of the integrated circuit.
  • the pad 107 serves as a vertical connection between one of the two junctions of the MOS transistor T controlling the DRAM cell and the first electrode of the storage capacitor not yet formed of the onboard DRAM memory cell.
  • the pad 108 is a local interconnection level. It is used to connect two components close to the integrated circuit.
  • the pad 108 is capable of directly connecting the gate 102 of the silicon MOS transistor Ti polycrystalline with a neighboring zone of highly doped monocrystalline silicon.
  • the pad 108 can also make it possible, for example, to connect two separate and close active zones, provided that there is no other component of the integrated circuit on the path of the pad 108.
  • FIG. 4 is a top view of FIG. 3. In FIG.
  • the complement of the shallow trenches 101 is represented by the rectangles 109. These are the active zones of monocrystalline silicon in which various components of the integrated circuit are formed.
  • the rectangles 102 represent the etched polycrystalline silicon.
  • the metal pads 106, 107, 108 are also reported.
  • the dimension of the pad 106, first contact point, is a parameter which determines the integration density of the integrated circuit. It should be as small as possible.
  • the size of this pad 106 depends, in practice on the minimum size authorized for the manufacturing process used, but also on the thickness of the layer 105 previously etched when this pad is produced. The thinner the layer 105, the greater the precision of the etching of this layer.
  • the manufacturing process of the invention makes it possible to reduce the thickness of the oxide 105 which must mainly cover all the components of the integrated circuit and in particular the polycrystalline silicon.
  • the dimension of the pad 107, vertical connection between the active area 109 and the lower electrode of the storage capacitor of the DRAM cell, not yet produced at this stage, is adapted to this particular connection configuration.
  • the pad 107 is as large as possible on the condition of not creating unwanted electrical contact between the various components of the integrated circuit.
  • FIG. 5 represents a next step in the production of the integrated circuit taken by way of example according to the present invention. This figure shows the realization of the storage capacitor C of the onboard DRAM memory cell.
  • a second layer of insulation 113 is deposited on the upper surface of layer 105, in which the tungsten pads 106, 107, 108 have previously been formed.
  • two layers of insulation 105 and 113 are daring sup erp. These two layers can be of different natures to be able to be selectively etched one by the other. They can also be of the same nature, for example made of silicon oxide, and be separated by a third layer, for example made of silicon nitride. Such a stack allows a selective etching of the layer 1 13 with stopping of the etching in the intermediate layer.
  • a cavity 1 16 is then etched in the insulator 1 13. Because of the etching selectivities, the bottom of the cavity 1 16 is substantially flat and rests on a piece of art on the upper surface of the p lot of tungsten. 107 and other art on the upper surface of the 105 oxy layer.
  • the storage capacitor C of the DRAM memory cell is then produced inside the cavity 116.
  • the depth of the cavity partly determines the value of the ac acitivity of the capacitor C.
  • the thickness of the insulator 1 13 could be greater than several micrometers if we want to obtain a high value cap acity for capacitor C.
  • the tungsten pad 107 which creates a diffusion barrier, the phosphorus atoms coming from the polycrystalline silicon layer 126 cannot in any case penetrate up to the very fine N junction of the region 104 of the transistor T and do not risk so not to disturb it.
  • the doping of the layer 126 is of indifferent conductivity type, and not necessarily of the same type of conductivity as the junction in monocrystalline silicon 100.
  • an insulating layer 127 is deposited, for example silicon oxide or silicon nitride.
  • a second frame 128 of doped polycrystalline silicon is formed inside the cavity 116 and above the layers 126 and 127.
  • a CMP polishing step eliminates excess materials from the layers 126, 127 and 128 which may be present at the above the insulating layer 113.
  • the surfaces of the tungsten pad 107 in contact with on the one hand the monocrystalline silicon of the region 104 and on the other hand the armature 126 are enlarged in order to use all the available space , without increasing the surface of the memory cell, to reduce the contact resistances.
  • the production of tungsten pads is sufficiently well controlled to make a pad 107 projecting from the monocrystalline silicon doped with the region 104. This was not the case in the prior art where the contact was made by the polycrystalline silicon filling the hole 17 (FIG. 2) because the direct contact between a monocrystalline silicon and a polycrystalline silicon is less well controlled industrially.
  • the vertical resistance of the tungsten pad 107 with respect to the vertical resistance of the polycrystalline silicon in the hole 17 of the prior art is very greatly reduced, on the one hand because of the low resistivity of the metal and on the other hand because of the enlarged section of the stud 107 with respect to the hole 17.
  • this important aspect of the invention can also be applied each time a metallic contact must electrically connect an active element of an integrated circuit , comprising a junction, with a passive element such as a capacitor, a resistance or an inductance, located at a level higher than that of the active element.
  • FIG. 6 illustrates the next step of the method for producing the integrated circuit comprising an on-board memory according to the present invention.
  • a third thick oxide 130 is deposited. An operation of the CMP type makes it possible, by mechanical and chemical polishing, to make the surface of this deposited oxide 130 plane. The thickness of the oxide 130 is approximately 0.5 micrometer.
  • a contact opening 131 is then etched through the insulators 130 and 113 and a contact opening 132 through the insulator 130. These openings are then filled with metal studs 133, 134, for example made of tungsten.
  • the bases of the pads 133 and 134 are respectively in electrical contact with on the one hand the upper part of the tungsten pad 106 and on the other hand the second frame 128 of polycrystalline silicon of the capacitor C.
  • the tungsten pad 133 rests on the pad 106. It constitutes a second stage for making contact with the components of the integrated circuit.
  • the technological operation allowing the opening of the contacts of the integrated circuit is facilitated by the method according to the invention, since these openings are carried out in two steps through reduced thicknesses of insulation oxide. This is particularly important because the presence of the capacitor C very significantly increases the vertical distances, because of the presence of the oxide layer 113.
  • the present invention thus makes it possible to avoid opening contacts over the entire thickness of the three insulators 105, 113 and 130, which would have resulted in an increase in the minimum design rules for the integrated circuit.
  • the density of components of a circuit comprising an onboard DRAM memory according to the present invention is thus notably increased. Many variants can be envisaged. Only the main steps of an example of the method of manufacturing an integrated circuit according to the invention have been described. In particular the types of junction can be changed.
  • silicon polycrystalline can be silicided.
  • the number and nature of the insulating layers are not limited. There is no limit to the number and nature of the interconnection levels.
  • the technology used in conjunction with the onboard DRAM memory cells can be arbitrary, for example based on bipolar, JFET, etc.
  • the invention is applicable to any type of capacitor situated above the active elements of an integrated circuit and allows high quality contact and low resistance, economical manufacture, and space saving in the circuit.
  • the invention is thus applicable to any type of passive component comprising, in particular, polluting materials which cannot be brought into direct contact with monocrystalline silicon. This is the case, in particular with copper inductors and capacitors using perovskite materials (PZT).
  • PZT perovskite materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Circuit intégré comprenant des transistors formés dans un substrat 3, une couche d'isolant 105 recouvrant les transistors et un condensateur C dont la base de l'électrode inférieure 126 est au niveau de l'interface supérieur de la couche d'isolant 105. Des plots métalliques débouchant de part et d'autre de la couche isolante 105 permettent d'une part la connexion de l'électrode inférieure du condensateur à un composant du circuit intégré et d'autre part la réalisation de connexions électriques de composants adjacents du circuit intégré.

Description

Circuit intégré comprenant des cellules mémoire DRAM et procédé de fabrication.
La présente invention concerne, de façon générale, les circuits intégrés comprenant une pluralité d' éléments actifs et au moins un, de préférence plusieurs, éléments passifs, ainsi qu' un procédé de fabrication de tels circuits intégrés. Plus particulièrement, la présente invention concerne la réalisation d' un circuit intégré comprenant une pluralité d' éléments actifs et comportant en son sein un plan de cellules mémoire du type dynamique à accès aléatoire (DRAM)
Une cellule mémoire de type DRAM (figure 1 ), est constituée d' un transistor MOS de contrôle T et d' un condensateur C de stockage connectés en série entre une masse électrique M et une ligne de bits BL.
La grille du transistor de contrôle T est reliée à une ligne de mots WL. Le transistor T contrôle le passage de charges électriques entre le condensateur C et la ligne de bits BL. La charge électrique du condensateur C détermine le niveau logique 1 ou 0 de la cellule mémoire. Pendant la lecture du point mémoire, on décharge le condensateur C dans la ligne de bits BL. Pour obtenir une lecture rapide et sûre de la valeur de la charge électrique du condensateur C de stockage, la capacité de ce condensateur doit être importante vis à vis de la capacité présentée par la ligne de bits BL pendant la phase de lecture. Un grand nombre de cellules DRAM ainsi constituées sont assemblées sous la forme d' une matrice de façon à générer un plan mémoire pouvant comporter des millions de cellules élémentaires . Le plan mémoire est, pour certaines applications, situé au sein d' un circuit intégré complexe. On parle alors de mémoire embarquée. De nombreuses possibilités existent pour réaliser les condensateurs de stockage des cellules d' une telle mémoire embarquée. Dans le cadre des circuits intégrés utilisant des transistors MOS submicroniques et comportant un plan mémoire DRAM embarqué, on préfère généralement réaliser d' abord les composants du circuit intégré dans le substrat et, ensuite, les condensateurs de stockage C au-dessus de ces éléments actifs et avant les niveaux d' interconnexions métalliques. Cette séquence de réalisation est la plus efficace pour obtenir une densité maximale d' intégration des composants du circuit intégré. On peut ainsi utiliser toute la surface du silicium du plan mémoire pour les transistors de contrôle et développer en hauteur les électrodes des condensateurs de stockage afin d'augmenter la valeur de la capacité de chaque condensateur. Les condensateurs de stockage sont généralement constitués de deux armatures conductrices, par exemple en silicium polycristallin dopé, séparées par une couche de diélectrique dont l'épaisseur est de l'ordre de 20nm. Pour réaliser un tel condensateur de stockage, on relie une armature du condensateur à l' une des jonctions du transistor MOS de contrôle T (figure 1). On peut réaliser un contact ohmique entre le silicium polycristallin constituant l'une des armatures du condensateur de stockage et une région de silicium monocristallin dopée, à condition que les deux zones présentent un même type de conductivité.
On va décrire de manière plus précise un mode de réalisation connu d' un tel condensateur de stockage d' une cellule d' un plan mémoire DRAM embarqué.
La figure 2 représente en coupe un exemple de circuit intégré de type connu, dont on voit, sur la partie droite, un transistor MOS 1 de type N et sur la partie gauche un condensateur 2 utilisable comme condensateur de stockage dans une cellule d' un plan mémoire DRAM embarquée.
Ce circuit intégré est généralement réalisé de la manière suivante.
A partir d'un substrat en silicium monocristallin 3 de type de conductivité P, on réalise des tranchées peu profondes 7 remplies d' un matériau isolant. Entre ces tranchées, des zones actives de silicium monocristallin 5 et 6 affleurent à la surface du substrat. On forme un oxyde 8 à la surface du substrat et on dépose du silicium polycristallin 10 sur la surface de l' oxyde 8. On grave ensuite le silicium polycristallin 10 afin de réaliser, notamment, la grille de commande du transistor MOS 1 ainsi que celle des autres transistors MOS du circuit intégré.
De manière classique, on implante des dopants de type N. Cette implantation est masquée par le silicium polycristallin 10 de telle façon que seules les portions 5a, 6a des zones actives 5 et 6 découvertes soient transformées en du silicium de type de conductivité N. On obtient dans les zones 5a et 6a découvertes, un niveau de dopage, noté N sur la figure 2, supérieur à 5.1019 at/cm3 propice à la formation de contacts ohmiques.
On dépose ensuite successivement deux couches isolantes 12 et 13, qui doivent être telles qu' elles puissent être gravées sélectivement l'une par rapport à l'autre. On rend plane, par une étape de CMP (polissage mécanique et chimique), la surface de la couche isolante externe 13. On creuse une cavité 16 dans la couche isolante 13 et on réalise un trou de contact 17 entre le fond de la cavité 16 et la surface de la zone active 6a.
On dépose ensuite du silicium polycristallin 18 de telle manière qu'il remplisse le trou de contact 17 et qu'il tapisse le fond et les bords de la cavité 16. Le silicium polycristallin 18 constitue la première armature du condensateur 2. Il doit être fortement dopé afin de diminuer les résistances parasites, notamment dans le trou de contact 17. Le silicium polycristallin 18 doit avoir un niveau de dopage de type de conductivité N au minimum de 5xl019 at/cm3 à l' intérieur du trou de contact 17. Pour ce faire on peut déposer un silicium polycristallin dopé in-situ par une méthode de dépôt chimique en phase gazeuse (CND : Chemical, Napor, Déposition). Le dopant présent durant le dépôt ralentit fortement la vitesse de dépôt et augmente ainsi le coût de ce dépôt. Une autre méthode est de déposer un silicium polycristallin non dopé et de le doper par implantation ionique. Dans ce cas il faut recuire fortement la structure pour assurer un fort dopage sur toute l'épaisseur de la couche et en particulier dans le trou de contact 17. Le budget thermique associé à un tel recuit de diffusion (950 °C pendant 20 mn) peut être incompatible avec la réalisation des transistors MOS de dimensions submicroniques . Enfin il ne faut pas que le dopant de la couche 18 pénètre dans la zone active du silicium monocristallin de type de conductivité N sous-jacent sous peine de l'élargir et de la perturber. On préfère alors utiliser de l'arsenic comme dopant pour le silicium polycristallin. En effet, l'arsenic a la propriété de ne pas traverser facilement les interfaces silicium polycristallin/silicium monocristallin. Mais l'arsenic diffuse peu et il faut augmenter le budget thermique en conséquence. Afin de terminer le condensateur 2, on réalise un dépôt d'isolant
19, par exemple de l'oxyde de silicium ou du nitrure de silicium, déposé en CND. Puis on dépose une couche 20 en silicium polycristallin dopé au-dessus des couches 18 et 19, de faç on à constituer la deuxième armature du condensateur 2. Une étape de polissage CMP élimine les couches 18, 19, et 20 pouvant être présentes au-dessus de la surface supérieure de la couche isolante 13.
On réalise ensuite un niveau d' interconnexion en effectuant les étapes suivantes . On dépose une couche d' oxyde 30 et on grave des ouvertures de contact 31 et 32. L' ouverture de contact 31 débouche sur l' une des jonctions du transistor MOS 1 et l' ouverture de contact 32 débouche sur la deuxième armature 20 du condensateur 2. On comble ensuite les trous de contact 31 et 32 avec des plots 33 et 34 en tungstène. On dépose enfin un métal 35 que l' on grave afin de réaliser le premier niveau d' interconnexion du circuit intégré. Un tel mode de réalisation connu présente de nombreux inconvénients.
Tout d' abord, on note des difficultés en ce qui concerne le contact ohmique entre le silicium polycristallin 18 constituant l' une des armatures du condensateur 2 et la région 6a de silicium monocristallin dopée. En effet, la résistance du contact est importante car le silicium polycristallin est résistif. De plus, le rendement du contact n'est pas très bon car la technologie utilisant un contact direct entre du silicium polycristallin et du silicium monocristallin n'est pas répandue et la qualité de l'interface silicium monocristallin/silicium polycristallin est difficilement contrôlable et reproductible.
Enfin, pour des problèmes de rendement, la surface de contact du trou 17 est en général plus petite que celle de la diffusion 6a correspondante. Le trou de contact 17 est non débordant. Il ne chevauche pas la frontière entre la zone active 6a et la tranchée 7.
On se heurte de plus à des contraintes technologiques importantes . C' est ainsi que la gravure de la couche isolante 13 par rapport à la couche isolante 12 doit être sélective. Cette nécessaire sélectivité rend le choix des isolants critique ou complique notablement l'empilement des couches isolantes 12 et 13. La topologie de la cavité
16, qui est profonde et étroite, rend difficile la réalisation du trou de contact 17 au fond de cette cavité. En outre, le dépôt de la couche 18 constituant la première armature du condensateur 2 est peu fiable en termes de qualité du contact, difficile et cher. L' épaisseur importante de la couche 18 au droit du trou 17 constitue une difficulté supplémentaire.
Enfin, le trou de contact 31 est très profond, plusieurs micromètres, car il traverse successivement les couches d' isolant 30, 13 et 12. Les trous de contacts 31 et 32 présentent des profondeurs très différentes. Il en résulte une grande difficulté technologique pour réaliser de tels contacts avec des règles de dessin minimales. On est donc obligé d' utiliser des règles de dessin plus grandes, ce qui a pour conséquence l' augmentation de la surface du circuit intégré.
La présente invention a pour objet d' éliminer ou de réduire notablement les inconvénients qui viennent d' être exposés.
Un objet de la présente invention est ainsi de réaliser un contact électrique de faible résistance entre d' une part un composant passif situé au-dessus des transistors d' un circuit intégré et au-dessous d' un premier niveau d' interconnexion et d' autre part un autre composant du circuit intégré.
Un autre objet de la présente invention est de pouvoir contacter un matériau, constituant d' un composant passif, polluant vis à vis du circuit intégré, avec du silicium monocristallin. Un autre objet de la présente invention est de réaliser des contacts fiables entre le condensateur de stockage d' une cellule mémoire DRAM embarquée et une jonction du transistor de contrôle de ce condensateur. Un autre objet de la présente invention est de permettre la réalisation d' un contact électrique entre le condensateur de stockage d' une cellule mémoire DRAM embarquée et une jonction du transistor de contrôle de ce condensateur sans utiliser d' étapes spécifiques.
Un autre objet de la présente invention est de rendre plus facile la réalisation des ouvertures de contacts entre le premier niveau métallique d' interconnexion et les éléments actifs d' un circuit intégré.
Un circuit intégré selon l' invention comprend une pluralité de composants actifs comportant des jonctions formées dans un substrat monocristallin convenablement dopé localement et au moins un composant passif situé au dessus des composants actifs et électriquement connecté à au moins l' un desdits composants actifs . Une première couche isolante sépare les composants actifs et la base du composant passif. Selon l' invention, la connexion électrique est réalisée au moyen d' un plot métallique formé dans l' épaisseur de ladite couche isolante et présentant une surface de contact débordant des limites d' une jonction d' un composant actif.
Selon un mode de réalisation de l' invention, le circuit intégré comprend une pluralité de transistors et de composants passifs avec un niveau de connexions métalliques locales réalisé au sein d' une première couche d' isolant déposée au-dessus des transistors du circuit intégré.
Le circuit intégré comprend trois types de plots métalliques qui traversent toute l' épaisseur de la première couche d' isolant.
Le premier type de plot constitue un premier étage de prises de contact entre une zone active du circuit intégré et un premier niveau d' interconnexion. Le deuxième type de plot relie verticalement une zone active du circuit intégré avec un composant passif reposant sur le premier isolant. Le troisième type de plot relie horizontalement deux zones actives disjointes du circuit intégré. Le deuxième plot p eut avantageusement présenter une surface de contact débordant des limites d'une jonction d'un composant actif.
Les comp osants p assifs p euvent comprendre des condensateurs ou des inductances. De préférence, l'ép aisseur finale de la première couche d'isolant est sup érieure à 0,3 micromètres .
Avantageusement, la surface supérieure de la première couche d' isolant est p lane.
Les plots métalliques sont de préférence réalisés princip alement en tungstène.
Dans un mode de réalisation avantageux, le comp osant p assif est enchâssé dans une cavité formée sur toute l'ép aisseur d'une seconde couche d' isolant dép osée au-dessus de la première couche d' isolant. L' ép aisseur de la seconde couche d' isolant est avantageusement sup érieure à 2 micromètres.
Selon un mode de réalisation préféré, le circuit intégré comprend un p lan mémoire embarqué de cellules DRAM matricées, chacune desdites cellules comportant un transistor de contrôle et un condensateur de stockage. Le circuit intégré comprend également une p luralité de transistors M OS . Un premier niveau d'interconnexion est situé au-dessus des condensateurs de stockage. Une première couche d' isolant sép are les transistors M OS et la base des condensateurs de stockage. Un niveau de connexions locales comp orte trois typ es de plots métalliques débouchant de p art et d'autre de la couche d'isolant. Le premier type de plot forme un premier étage de prise de contact entre une zone active du circuit intégré et le premier niveau d'interconnexion. Le second type de plot relie verticalement une zone active du circuit intégré avec une armature du condensateur de stockage. Et le troisième type de p lot relie horizontalement deux zones actives disjointes du circuit intégré.
Le second typ e de plot p eut avantageusement présenter une surface de contact débordant des limites d'une jonction d'un comp osant actif. Dans une variante, le circuit intégré comp orte une deuxième couche d' isolant située au-dessus de la première couche d'isolant. Une cavité traverse toute l' ép aisseur de la deuxième couche d'isolant et débouche à la surface supérieure du deuxième typ e de plot. La première électrode d'une capacité de stockage tapisse le fond et les flancs internes de ladite cavité.
On peut également prévoir une troisième couche d'isolant située au-dessus de la seconde couche d'isolant.
Une ouverture de contact peut traverser les seconde et troisième couches d'isolant et déboucher à la surface sup érieure du plot métallique du premier typ e.
Le procédé de fabrication selon l' invention d'un circuit intégré comp ortant d'une part un plan mémoire embarqué de cellules DRAM matricée, chacune desdites cellules étant constituée d'un transistor de contrôle et d'un condensateur de stockage et d' autre part une p luralité de transistors M O S, comprend les étap es suivantes :
- réaliser des transistors dans un substrat de silicium ;
- dép oser une première couche d'isolant au dessus des transistors ; - effectuer une op ération de p olissage afin de rendre p lane la surface dudit isolant ; creuser des cavités à travers la couche isolante et les combler avec des plots métalliques de telle façon qu'un premier type de p lot soit en contact électrique, par sa p artie inférieure, avec au moins un composant du circuit intégré sous-jacent, qu'un second type de plot soit en contact électrique, par sa p artie inférieure, avec une jonction du transistor de contrôle et qu'un troisième type de plot soit en contact électrique, p ar sa partie inférieure, avec des éléments du circuit intégré que l' on veut interconnecter ; et former au-dessus d'un p lot du second type un condensateur de telle façon que l'électrode inférieure du condensateur soit en contact électrique avec la p artie supérieure du plot du second typ e. Dans un mode de réalisation, le procédé de fabrication comprend les étap es suivantes après la formation des plots métalliques :
- déposer une deuxième couche d'isolant d'épaisseur sup érieure à 2 micromètres au dessus de la première couche d'isolant et de la surface sup érieure des plots métalliques ; creuser des cavités à travers la deuxième couche isolante et jusqu' à la surface supérieur d'un second typ e de p lot; et développ er les électrodes du condensateur de stockage sur le fond de la cavité ainsi que sur les flancs de ladite cavité. La présente invention sera mieux comprise à l'étude de la description détaillée d'un mode de réalisation pris à titre d'exemple, nullement limitatif, et illustré par les dessins annexés, parmi lesquels :
- la figure 1 représente le schéma de principe d' un point mémoire DRAM classique;
- la figure 2 illustre par une vue en coupe, un circuit intégré de type connu; - la figure 3 illustre par une vue en coupe, une première étape de réalisation d' un circuit intégré selon l' invention ;
- la figure 4 est une vue de dessus du circuit intégré à l' étape illustrée par la figure 3 ;
- la figure 5 illustre, en coupe, une étape de réalisation faisant suite à l' étape de la figure 3 ;
- et la figure 6 illustre, en coupe, une étape de réalisation faisant suite à l' étape de la figure 5.
Dans les diverses figures, des éléments homologues sont désignés par les mêmes références. De plus, comme cela est habituel dans la représentation des circuits intégrés , les diverses figures ne sont pas tracées à l' échelle.
La figure 3 représente, à titre d' exemple, une première étape de réalisation d' un circuit intégré comportant un plan de cellules mémoire DRAM embarquées , selon la présente invention. La partie gauche de la figure 3 représente un transistor T de contrôle du condensateur de stockage d' un point mémoire. La partie droite de la figure 3 représente un autre transistor quelconque Ti du circuit intégré à titre d' exemple d' élément actif. La réalisation de ces deux transistors est faite de la manière suivante. Sur un substrat 100 en silicium monocristallin de type de conductivité P on réalise des tranchées peu profondes 101 remplies d' un matériau diélectrique. Un oxyde de grille 103 est formé. On dépose ensuite une couche de silicium polycristallin. Ce silicium polycristallin après gravure forme la grille de commande 102 des transistors MOS . Cette grille est isolée du substrat par l' oxyde de grille 103. Une implantation ionique d' ions phosphore ou arsenic permet de créer, dans le silicium monocristallin découvert pendant l' opération d' implantation, des régions 104 de silicium monocristallin dopées de type de conductivité N. Cette même implantation permet également de rendre conducteur le silicium polycristallin restant après gravure.
On dépose ensuite un premier oxyde épais 105. Une opération de type CMP permet par polissage mécanique et chimique de rendre plane la surface de l' oxyde déposé 105. L' épaisseur de cet oxyde est d' environ 0,4 microns. Elle fluctue suivant le relief sous-jacent du circuit. On creuse des cavités 106a, 107a, 108a dans le premier oxyde épais 105. Un dépôt de métal suivi d' une opération de polissage permet de réaliser des plots métalliques 106, 107, 108, par exemple en tungstène, uniquement dans les cavités creusées 106a, 107a et 108a. La fonctionnalité et les dimensions de ces plots sont différentes . Le plot
106 est un premier étage de prise de contact sur les composants du circuit intégré. Le plot 107 sert de connexion verticale entre une des deux jonctions du transistor MOS de contrôle T de la cellule DRAM et la première électrode du condensateur de stockage non encore formé de la cellule mémoire DRAM embarquée. Le plot 108 est un niveau d' interconnexion local. Il est utilisé pour connecter deux composants rapprochés du circuit intégré. Par exemple, le plot 108 est susceptible de relier directement la grille 102 du transistor MOS Ti en silicium polycristallin avec une zone voisine de silicium monocristallin fortement dopé. Le plot 108 peut permettre également, par exemple, de connecter deux zones actives disjointes et proches, pourvu qu' il n' y ait pas d' autre composant du circuit intégré sur le parcours du plot 108. La figure 4 est une vue de dessus de la figure 3. Sur la figure 4 le complément des tranchées peu profondes 101 est représenté par les rectangles 109. Ce sont les zones actives de silicium monocristallin dans lesquelles on forme divers composants du circuit intégré. Les rectangles 102 représentent le silicium polycristallin gravé. Les plots métalliques 106, 107, 108 sont également reportés.
La dimension du plot 106, premier étage de prise de contact, est un paramètre qui détermine la densité d' intégration du circuit intégré. Elle doit être la plus petite possible. La dimension de ce plot 106 dépend, en pratique de la taille minimale autorisée pour le processus de fabrication utilisé mais également de l' épaisseur de la couche 105 gravée précédemment à la réalisation de ce plot. Plus l' épaisseur de la couche 105 est fine, plus la précision de la gravure de cette couche est grande. Le procédé de fabrication de l' invention permet de réduire l' épaisseur de l' oxyde 105 qui doit principalement recouvrir tous les composants du circuit intégré et en particulier le silicium polycristallin
102.
La dimension du plot 107, connexion verticale entre la zone active 109 et l' électrode inférieure du condensateur de stockage de la cellule DRAM, non encore réalisé à ce stade, est adaptée à cette configuration de connexion particulière. Le plot 107 est le plus grand possible à la condition de ne pas créer de contact électrique non voulu entre les différents composants du circuit intégré.
La dimension du plot 108, niveau d' interconnexion local, est adaptée à la connectivité que l' on veut réaliser. Dans l' exemple de la figure 4, le plot 108 crée un contact électrique entre la grille du transistor MOS Ti et une jonction de ce même transistor MOS Ti. Il est également possible de prolonger le plot 108 vers d' autres composants du circuit intégré non représentés sur la figure 4. La figure 5 représente une étape suivante de la réalisation du circuit intégré pris à titre d' exemple selon la présente invention. Cette figure montre la réalisation du condensateur C de stockage de la cellule mémoire DRAM embarquée. On dép ose une deuxième couche d'isolant 113 sur la surface supérieure de la couche 105 , dans laquelle ont été précédemment formés les plots en tungstène 106, 107, 108. A ce moment du procédé, deux couches d'isolants 105 et 113 sont sup erp osées. Ces deux couches p euvent être de natures différentes pour p ouvoir être gravées sélectivement l'une p ar rapp ort à l'autre. Elles p euvent également être de même nature, par exemple en oxyde de silicium, et être sép arées p ar une troisième couche, p ar exemp le en nitrure de silicium. Un tel empilement permet une gravure sélective de la couche 1 13 avec arrêt de la gravure dans la couche intermédiaire.
On grave ensuite une cavité 1 16 dans l'isolant 1 13. A cause des sélectivités de gravure, le fond de la cavité 1 16 est sensiblement p lan et rep ose d'une p art sur la surface sup érieure du p lot de tungstène 107 et d' autre p art sur la surface sup érieure de la couche d' oxy de 105.
On réalise alors le condensateur de stockage C de la cellule mémoire DRAM à l'intérieur de la cavité 116. La profondeur de la cavité détermine, en partie, la valeur de la cap acité du condensateur C.
Aussi l' ép aisseur de l'isolant 1 13 p eut être sup érieure à p lusieurs micromètres si on veut obtenir une cap acité de forte valeur p our le condensateur C. On dépose du silicium polycristallin de telle manière qu'il tapisse le fond et les bords de la cavité 116. Ce silicium polycristallin constitue la première armature 126 du condensateur C.
Afin de réduire les résistances de contact, il doit être fortement dopé en particulier au niveau de l'interface avec le plot de tungstène 107. On satisfait aisément cette exigence de dopage puisque l'épaisseur du silicium polycristallin à doper est uniquement l'épaisseur de silicium polycristallin déposé. Il n'y a plus', comme pour l'art antérieur, un effet de relief qui augmentait localement cette épaisseur de silicium polycristallin devant être dopé. De ce fait, une implantation de phosphore suivie d'un recuit rapide (RTA) 20 secondes à 1000 °C est par exemple suffisante. Le budget thermique est faible et on utilise un atome qui diffuse facilement. Grâce au plot de tungstène 107 qui crée une barrière à la diffusion, les atomes de phosphore provenant de la couche de silicium polycristallin 126 ne peuvent en aucun cas pénétrer jusqu' à la jonction N très fine de la région 104 du transistor T et ne risquent donc pas de la perturber. Le dopage de la couche 126 est de type de conductivité indifférent, et non obligatoirement du même type de conductivité que la jonction dans le silicium monocristallin 100. On dépose ensuite une couche d'isolant 127, par exemple de l'oxyde de silicium ou du nitrure de silicium. Une deuxième armature 128 en silicium polycristallin dopé est formée à l'intérieur de la cavité 1 16 et au-dessus des couches 126 et 127. Une étape de polissage CMP élimine les excès de matériaux des couches 126, 127 et 128 pouvant être présents au-dessus de la couche d'isolant 113. Les surfaces du plot de tungstène 107 en contact avec d' une part le silicium monocristallin de la région 104 et d' autre part l' armature 126 sont agrandies afin d' utiliser toute la place disponible, sans augmentation de la surface de la cellule mémoire, pour réduire les résistances de contact. En particulier la réalisation de plots de tungstène est suffisamment bien maîtrisée pour faire un plot 107 débordant du silicium monocristallin dopé de la région 104. Cela n' était pas le cas dans l' art antérieur où le contact se faisait par le silicium polycristallin remplissant le trou 17 (figure 2) car le contact direct entre un silicium monocristallin et un silicium polycristallin est moins bien maîtrisé industriellement. De plus la résistance verticale du plot de tungstène 107 vis à vis de la résistance verticale du silicium polycristallin dans le trou 17 de l' art antérieur est très fortement réduite, d' une part à cause de la résistivité faible du métal et d' autre part à cause de la section agrandie du plot 107 par rapport au trou 17. On notera que cet aspect important de l' invention, peut également s' appliquer chaque fois qu' un contact métallique doit connecter électriquement un élément actif d' un circuit intégré, comportant une jonction, avec un élément passif tel qu' un condensateur, une résistance ou une inductance, situé à un niveau supérieur à celui de l' élément actif.
La figure 6 illustre l' étape suivante du procédé de réalisation du circuit intégré comportant une mémoire embarquée selon la présente invention. On dépose un troisième oxyde épais 130. Une opération de type CMP permet par polissage mécanique et chimique de rendre plane la surface de cet oxyde déposé 130. L' épaisseur de l' oxyde 130 est d' environ 0,5 micromètre. On grave ensuite une ouverture de contact 131 à travers les isolants 130 et 113 et une ouverture de contact 132 à travers l' isolant 130. On comble alors ces ouvertures avec des plots métalliques 133, 134, par exemple en tungstène. Les bases des plots 133 et 134 sont respectivement en contact électrique avec d' une part la partie supérieure du plot en tungstène 106 et d' autre part la seconde armature 128 en silicium polycristallin du condensateur C. Une couche métallique 135, par exemple en aluminium, est alors déposée et gravée. Elle constitue le premier niveau d' interconnexion du circuit intégré. Le plot en tungstène 133 repose sur le plot 106. Il constitue un deuxième étage de prise de contact sur les composants du circuit intégré.
L' opération technologique permettant l' ouverture des contacts du circuit intégré est facilitée par le procédé selon l' invention, car ces ouvertures s' effectuent en deux fois à travers des épaisseurs réduites d' oxyde d' isolation. Cela est particulièrement important car la présence du condensateur C augmente très sensiblement les distances verticales, à cause de la présence de la couche d' oxyde 113. La présente invention permet ainsi d' éviter d' ouvrir des contacts sur toute l' épaisseur des trois isolants 105, 113 et 130, ce qui aurait entraîné une augmentation des règles de dessin minimales du circuit intégré. La densité en composants d' un circuit comportant une mémoire DRAM embarquée selon la présente invention, est ainsi notablement augmentée. De nombreuses variantes peuvent être envisagées . On a décrit uniquement les étapes principales d' un exemple du procédé de fabrication d' un circuit intégré selon l' invention. En particulier les types de jonction peuvent être changés. Les zones actives, le silicium polycristallin peuvent être siliciurés . Le nombre et la nature des couches isolantes ne sont pas limités . Le nombre et la nature des niveaux d' interconnexion ne sont pas limités. La technologie utilisée conjointement aux cellules mémoires DRAM embarquées peut être quelconque, par exemple à base de bipolaires , de JFET, etc.
L'invention est applicable à tout type de condensateur situé au- dessus des éléments actifs d'un circuit intégré et permet un contact de haute qualité et de faible résistance, une fabrication économique, et un gain de place dans le circuit. On peut également substituer au condensateur C réalisé dans la cavité 116 illustrée, une inductance en cuivre réalisée par un procédé damas cène utilisant une cavité similaire.
Bien que l' invention ait été décrite en relation avec un condensateur, on comprendra qu' elle puisse s' appliquer de la même manière à tout type d' élément passif, résistance ou inductance, situé au- dessus des éléments actifs d'un circuit intégré et permette également la réalisation d' un contact de haute qualité et de faible résistance, une fabrication économique, et un gain de place dans le circuit.
L' invention est ainsi applicable à tout type de composant passif comportant, en particulier, des matériaux polluants ne pouvant être mis en contact directement avec du silicium monocristallin. C' est le cas, notamment des inductances en cuivre et des capacités utilisant des matériaux perovskites (PZT).

Claims

REVENDICATIONS
1. Circuit intégré comprenant une pluralité de composants actifs comportant des jonctions formées dans un substrat monocristallin convenablement dopé localement et au moins un composant passif situé au dessus des composants actifs et électriquement connecté à au moins l' un desdits composants actifs , une première couche isolante (105) séparant les composants actifs et la base du composant passif, caractérisé par le fait que la connexion électrique est réalisée au moyen d' un plot métallique formé dans l' épaisseur de ladite couche isolante et présentant une surface de contact débordant des limites d' une jonction d' un composant actif.
-- 2. Circuit intégré comprenant une pluralité de transistors et de composants passifs avec un niveau de connexions métalliques locales réalisé au sein d' une première couche d' isolant (105) déposée au- dessus des transistors du circuit intégré, caractérisé en ce qu' il comprend trois types de plots (106, 107, 108) métalliques qui traversent toute l' épaisseur de la première couche d' isolant (105) :
- le premier type de plot (106) constituant un premier étage de prises de contact entre une zone active du circuit intégré et un premier niveau d' interconnexion (135) ;
- le deuxième type de plot (107) reliant verticalement une zone active du circuit intégré avec un composant passif reposant sur le premier isolant (105) ; et
- le troisième type de plot reliant horizontalement deux zones actives disjointes du circuit intégré.
3. Circuit intégré selon la revendication 2, caractérisé par le fait que le deuxième type de plot (107) présente une surface de contact débordant des limites d' une jonction d' un composant actif.
4. Circuit .intégré suivant l' une quelconque des revendications précédentes , caractérisé en ce que lesdits composants passifs comprennent des condensateurs .
5. Circuit intégré suivant l' une quelconque des revendications précédentes , caractérisé en ce que lesdits composants passifs comprennent des inductances.
6. Circuit intégré suivant l' une quelconque des revendications précédentes , caractérisé en ce que :
- l' épaisseur finale de la première couche d' isolant (105) est supérieure à 0,3 micromètres ;
- la surface supérieure de la première couche d' isolant (105) est plane ; et - les plots (106, 107, 108) métalliques sont réalisés principalement en tungstène.
7. Circuit intégré suivant l' une quelconque des revendications précédentes , caractérisé en ce que ledit composant passif est enchâssé dans une cavité (116) formée sur toute l' épaisseur d' une seconde couche d' isolant (113) déposée au-dessus de la première couche d' isolant ( 105).
8. Circuit intégré suivant la revendication 7, caractérisé en ce que l' épaisseur de la seconde couche d' isolant (113) est supérieure à 2 micromètres.
9. Circuit intégré comprenant : un plan mémoire embarqué de cellules DRAM matricées, chacune desdites cellules comportant un transistor de contrôle (T) et un condensateur de stockage (C) ; une pluralité de transistors MOS ; et un premier niveau d' interconnexion (135) situé au-dessus des condensateurs de stockage (C), une première couche d' isolant ( 105) séparant les transistors MOS et la base des condensateurs de stockage (C), caractérisé en ce qu' un niveau de connexions locales comporte trois types de plots métalliques (106, 107 , 108) débouchant de part et d' autre de la couche d' isolant (105), le premier type de plot (106) formant un premier étage de prise de contact entre une zone active du circuit intégré et le premier niveau d' interconnexion (135), le second type de plot (107) reliant verticalement une zone active du circuit intégré avec une armature (126) du condensateur de stockage (C) et le troisième type de plot (108) reliant horizontalement deux zones actives disjointes du circuit intégré.
10. Circuit intégré selon la revendication 9, caractérisé par le fait que le second type de plot (107) présente une surface de contact débordant des limites d' une jonction d' un composant actif.
11. Circuit intégré selon les revendications 9 ou 10, caractérisé en ce qu' il comporte :
- une deuxième couche d' isolant (113) situé au- dessus de la première couche d' isolant (105) ;
- une cavité (116) traversant toute l' épaisseur de la deuxième couche d' isolant (113) et débouchant à la surface supérieure du deuxième type de plot (107) ;
- une capacité de stockage dont la première électrode tapisse le fond et les flancs internes de ladite cavité (116).
12. Circuit intégré selon l' une quelconque des revendications 9 à
11, caractérisé en ce qu' il comporte : - une troisième couche d' isolant (130) situé au-dessus de la seconde couche d' isolant (113) ;
- une ouverture de contact (131) traversant les seconde et troisième couches d' isolant et débouchant à la surface supérieure du plot métallique du premier type (106). '
13. Circuit intégré selon l' une quelconque des revendications 9" à
12, caractérisé en ce que les plots métalliques sont en tungstène.
14. Procédé de fabrication d' un circuit intégré comportant d' une part un plan mémoire embarqué de cellules DRAM matricée, chacune desdites cellules étant constituée d' un transistor de contrôle (T) et d' un condensateur de stockage (C) et d' autre part une pluralité de transistors
MOS, caractérisé en qu' il comprend les étapes suivantes :
- réaliser des transistors dans un substrat de silicium ;
- déposer une première couche d' isolant (105) au dessus des transistors ; - effectuer une opération de polissage afin de rendre plane la surface dudit isolant ;
- creuser des cavités à travers la couche isolante (105) et les combler avec des plots métalliques de telle façon qu' un premier type de plot (106) soit en contact électrique, par sa partie inférieure, avec au moins un composant du circuit intégré sous-jacent, qu' un second type de plot (107) soit en contact électrique, par sa partie inférieure, avec une jonction du transistor de contrôle (T) et qu' un troisième type de plot (108) soit en contact électrique, par sa partie inférieure, avec des éléments du circuit intégré que l' on veut interconnecter ; et
- former au-dessus d' un plot du second type un condensateur (C) de telle façon que l' électrode inférieure (126) du condensateur soit en contact électrique avec la partie supérieure du plot du second type.
15. Procédé de fabrication d' un circuit intégré suivant la revendication 14, caractérisé en qu' il comprend les étapes suivantes après la formation des plots métalliques :
- déposer une deuxième couche d' isolant (113) d' épaisseur supérieure à 2 micromètres au dessus de la première couche d' isolant (105) et de la surface supérieure des plots (106, 107, 108) métalliques ; - creuser des cavités (116) à travers la deuxième couche isolante
(113) et jusqu' à la surface supérieur d' un second type de plot (107) ; et
- développer les électrodes du condensateur (C) de stockage sur le fond de la cavité (116) ainsi que sur les flancs de ladite cavité.
16. Procédé de fabrication d' un circuit intégré suivant la revendication 14 ou 15, caractérisé en que les plots métalliques (106,
107, 108) sont constitués principalement de tungstène.
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