EP0943125B1 - Ansteuerung von zwei monitoren mit anzeigedatenübertragung via fifo-puffer - Google Patents

Ansteuerung von zwei monitoren mit anzeigedatenübertragung via fifo-puffer Download PDF

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EP0943125B1
EP0943125B1 EP96942316A EP96942316A EP0943125B1 EP 0943125 B1 EP0943125 B1 EP 0943125B1 EP 96942316 A EP96942316 A EP 96942316A EP 96942316 A EP96942316 A EP 96942316A EP 0943125 B1 EP0943125 B1 EP 0943125B1
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EP
European Patent Office
Prior art keywords
input
data stream
pixel data
line
fifo memory
Prior art date
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Expired - Lifetime
Application number
EP96942316A
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English (en)
French (fr)
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EP0943125A1 (de
Inventor
Alfred Brenner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SPEA Software GmbH
Original Assignee
SPEA Software GmbH
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Filing date
Publication date
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Publication of EP0943125A1 publication Critical patent/EP0943125A1/de
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Publication of EP0943125B1 publication Critical patent/EP0943125B1/de
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1446—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display display composed of modules, e.g. video walls

Definitions

  • the present invention relates to interfaces between monitors and computers and especially on that Control two monitors based on one Pixel stream.
  • VRAMs Video random access memory in which the data to be displayed are addressed line by line.
  • One line a video direct access memory can thus have as many pixels contained, as on an assigned monitor in one line can be displayed, but this line only must be addressed with an address as it is for Is known to experts.
  • each monitor with its own digital-to-analog converter provided, which is necessary to the from the computer delivered digital data in necessary for the monitor convert analog data. Furthermore, every digital-to-analog converter connected to its own video direct access memory, which in turn has its own graphics control is controlled.
  • the ones to be delivered from a computer In a known system, data is transferred a host bus in a buffer, which a software image division is prefixed.
  • the host CPU i.e. the central Processing unit of the host system, stores the the data to be displayed in one monitor direct video memory associated with a monitor, from which then by means of for each video direct access memory provided graphic control data read out and in an analog form can be converted to the Monitors to be displayed.
  • the known system points thus two parallel branches, one branch consisting of one Monitor, a digital-to-analog converter, a video direct access memory and a graphics controller, the two branches controlled by a software image division unit which are connected via a data buffer which can also be implemented as VRAM from the host bus the computer is powered.
  • the host CPU must therefore use this known system take over the division of the pixel stream.
  • the pixel stream to be displayed on the monitors must therefore through the software image division unit into the respective Video random access memory can be split.
  • a disadvantage of the known system is that for each monitor has its own direct video access memory and separate graphics control must be provided, whereby the cost of a system consisting of two monitors and a computer get unnecessarily high. Furthermore, the software Image division in the software. Image division unit slowly, whereby the image build-up times of the system from two monitors be increased unnecessarily.
  • the present Invention Based on this prior art, the present Invention based on the task of an economic and Fast control of two monitors due to one on the input side To create pixel data stream.
  • This task is accomplished by a method for driving two monitors due to an input pixel data stream according to claim 1 and by a monitor control circuit to control two monitors based on one input Pixel data stream solved according to claim 10.
  • the invention is based on the knowledge that on one separate video direct access memory for each monitor is dispensed with can be accessed by any video random access memory through a fast and inexpensive FIFO memory device and FIFO control logic units connected between two FIFOs can be replaced. Operation of the FIFO memory devices for each monitor is by respective FIFO control logic units connected between two FIFOs controlled and synchronized.
  • the video random access memory in the form of VRAMs are used as the FIFO memory devices for each monitor is powered by a single VRAM image memory, which in turn is controlled by a graphics controller. As a result, only an image memory and a graphics controller to control everyone connected to a computer Monitors needed.
  • FIG. 1 shows an overview diagram of a computer system to control two monitors 10a, 10b.
  • the one monitor 10a and the other monitors 10b are a digital-to-analog converter 12a or assigned a digital-to-analog converter 12b.
  • the digital-to-analog converter 12a and 12b can either in each Monitor integrated, which is not common, however be available externally on a graphics card, for example.
  • the digital-to-analog converters 12a and 12b receive input digital signals 14a and 14b and deliver at a preferred Embodiment of the present invention analog RGB signals 16a, 16b.
  • the digital-to-analog converter 12a is provided by a first FIFO memory device 18a with those to be displayed on the monitor 10a Pixel data supplied, which is part of the digital Input signals 14a for the DAW 12a are. To do this, feed analog a second FIFO memory device 18b the digital-to-analog converter 12b with digital pixel data on the monitor 10b should be displayed.
  • the first and the second FIFO memory devices are from an input side Pixel data stream 20 supplied with pixel data, which in one Image memory 22, in a preferred embodiment is a video random access memory (VRAM) are.
  • a graphics controller 24 receives this on the input side generated pixel data stream 20 and timing control signals for the same from a host bus 26, which with a computer connected is.
  • Embodiment of the present invention uses VRAMs which form the image memory 22.
  • the image memory is SDRAMs, SGRAMs or WRAMs 22 not necessary because of an input-side pixel stream 20 then generated in the graphics controller and directly fed into the two FIFO memory devices 18a, 18b can be, as indicated by the dashed line in Fig. 1 is shown.
  • the input side Pixel data stream 20 is present, corresponding to the first and second monitors 10a and 10b is divided.
  • the correct division of the pixel data stream 20 is carried out by controls a FIFO control logic 28 described in more detail in FIG. 2.
  • FIFO control logic 28 also supports this correct reading of the FIFO memory devices 18a and 18b.
  • FIG. 2 shows a more detailed block diagram of the overview diagram of Figure 1.
  • the input pixel data stream 20 or 20 'from the image memory 22 or from the graphics controller 24 is equally at the first and the second FIFO storage device.
  • Both FIFO memory devices 18a and 18b have three WRITE ENABLE inputs for a write enable signal, WRITE CLK for a write clock signal or DATA IN for the input data stream on.
  • On the output side comprise the first FIFO memory device and the second FIFO memory device one READ ENABLE output for a read enable signal, one READ CLK output for a read clock signal and an output DATA OUT for the digital pixel signals 14a and 14b in the DAW 12a or 12b.
  • the first FIFO memory device 18a DAW 12a which supplies the one monitor 10a.
  • Alike follows the second FIFO memory device 18b of the DAW 12b, which in turn supplies the other monitor 10b.
  • the first and second FIFO memory devices 18a, 18b are controlled by a controller 30, which is a time generator 32, a frequency setting device 34 and the FIFO control logic 28 already mentioned in FIG. 1.
  • the FIFO control logic 28 includes a screen resolution register 36, a pixel counter 38 and a programmable delay device 40.
  • the screen resolution register 36 is connected to the host bus 26 (Fig. 1) in connection from which the screen resolution register via an address input ADDRESS and via a data input DATA specific to the monitors 10a and 10b receives.
  • This monitor-specific data includes the total line resolution of the two monitors, i.e. the number the pixel in a line of the one monitor 10a adds up the number of pixels of one line of the other monitor 10b.
  • the number of pixels on a line of one monitor 10a is equal to the number of pixels in one row of the other Monitors 10b.
  • a line of the input pixel stream 20 thus has twice as many pixels as a line of a monitor 10a or 10b.
  • One part of one Row of the input-side pixel data stream 20 is thus shown on one monitor 10a while the other Part of the line of the input-side pixel data stream on the another monitor 10b is shown.
  • the embodiment is one part the same size as that other part while the two parts together one line of the input-side pixel data stream 20.
  • invention is also applicable to systems with more than two monitors applicable, as well as on systems where the Partial lines displayed on monitors are different Have number of pixels. Number information the monitors as well as the number of pixels of a line each Monitors are stored in the screen resolution register 36.
  • the preferred embodiment of the present Invention has two monitors 10a and 10b, the same Line resolution, is via an output RES / 2 issued a resolution signal whose value is half the resolution of the input side pixel data stream 20, i.e. the corresponds to the entire resolution of the monitor 10a or 10b.
  • the Resolution signal is the pixel counter 38 as a counter reference signal supplied via an input COUNT REF.
  • the pixel counter 38 also has inputs BLANK and CLK for a blanking signal or a clock signal.
  • Output side the pixel counter 38 has the two outputs WRENFIFO 1 and WRENFIFO 2 to send a write enable signal to the first FIFO memory device 18a or a write enable signal to the second FIFO memory device 18b send.
  • the programmable delay device 40 has an input HSYNC for a horizontal synchronization signal, an input BLANK for a blanking signal, one CLK input for a clock signal and a DELAY input VALUE for a delay value signal from the screen resolution register 36 on.
  • the programmable Delay device 40 On the output side, the programmable Delay device 40 an output DELAYED HSYNC for a delayed horizontal synchronization signal and a DELAYED BLANK output for a delayed blanking signal.
  • the vertical synchronization signal, the blanking signal and the clock signal are in a time generator 32 generated, which is capable of from the host bus 26th to the graphics controller 24 transmitted data stream that both the input-side pixel data stream 20 as well as control signals for the same, these control signals too extract.
  • the time generator 32 can thus be an external one Be unit or integrated in the graphics controller 24 his.
  • the frequency adjuster 34 which is also a Is part of controller 30 performs in the preferred embodiment a divider function of the present invention to generate a clock signal from the clock signal CLK, which has half the frequency of the clock signal CLK, wherein the frequency of the halved clock signal CLK / 2 of the operating frequency corresponds to the monitors 10a and 10b.
  • the two digital-to-analog converters 12a, 12b have for Experts known in the art inputs VSYNC for the vertical Synchronization signal, HSYNC for the horizontal Synchronization signal, BLANK for the blanking signal, LOAD CLU for a load clock signal and a PIX DATA input for the pixel data to be converted into an analog form.
  • Output side the DAWs 12a and 12b include an output RGB OUT to the respective input RGB of the monitors 10a and 10b with an RGB signal, as is known to those skilled in the art is.
  • the clock signal CLK can be one have a clock frequency corresponding to any standard.
  • In 3 is a timing diagram for an active display time 42 out of eight pixels. It is for professionals obvious that the principle applies to all other display times is transferable, the restriction to an active Display time of eight clock periods or eight pixels exclusively for clarity and clarity serves.
  • the input-side pixel data stream 20 thus has a line length of 8 pixels, with the two monitors 10a and 10b each have a line width of four pixels.
  • a Line of the input pixel data stream is thus in a part four pixels long and into another Part of the same length divided by four pixels.
  • the blanking signal BLANK is known to those skilled in the art and activates the DAW 12a in its logically high state which is assigned a monitor 10a.
  • the blanking signal BLANK thus defines the active display time 42, whereby between a first displayed line and a second Line 46 displayed a pause of 2 periods of the clock signal CLK is present in the known horizontal synchronization signal HSYNC for one clock period goes into the high state.
  • the WRENFIFO1 signal enables a write to the first FIFO memory device 18a for part 48 of a line of the input pixel data stream 20 while the write enable signal for the second FIFO storage device WRENFIFO2 the second FIFO memory device 18b for another part 50 one Line of the input-side pixel data stream 20 releases.
  • the Clock speed for writing to a FIFO memory device 18a and 18b corresponds to the frequency of the clock signal CLK, with special mention at this point the system according to the present invention does not Intermediate buffers of some kind are required and that the FIFO memory devices 18a and 18b for dividing the input-side pixel data stream 20 to the existing Monitors.
  • the write enable signals for the two FIFO memory devices 18a and 18b are generated by the pixel counter 38 generated, which can be a binary counter, which by a Counter reference signal at its COUNT REF input to one Value of 4 is set and during the time period that a rising edge of the blanking signal BLANK follows, outputs the WRENFIFO1 signal and during its second Count period after a rising edge of the blanking signal BLANK generates the WRENFIFO2 signal.
  • one line consists of eight pixels, four of which are pixels to the monitor 10a and the other four pixels to the monitor 10b for display should be sent.
  • the reading takes place in this way instead of reading the first pixel at the same time a row from the first FIFO memory device 18a last pixel of the previous line from the second FIFO memory device 18b can be read out.
  • the other monitor 10b is blanked, while reading the third pixel of a line from the first FIFO memory device 18a the fifth pixel of the same line from the FIFO memory device 18b becomes.
  • Reading out the fourth pixel of a line of the first FIFO memory device 18a takes place simultaneously with the reading of the sixth pixel of the line of the input Pixel data stream 20 from the second FIFO storage device 18b instead. While reading the seventh Pixels of the line from the second FIFO memory device 18b does not become a pixel from the first FIFO memory device 18a read out in order to darken the one monitor 10a.
  • the Blanking of one monitor 10a is caused by the horizontal synchronization signal HSYNC and by the blanking signal BLANK controlled while blanking the other monitor 10b by the delayed horizontal synchronization signal DELAYED HSYNC as well as by the delayed Blanking signal DELAYED BLANK is controlled.
  • the two delayed signals are each half of the 52 active display time 42 with respect to their undelayed signals delayed.
  • the FIFO 18b is only read out when one half of one line to be displayed has been stored in the FIFO 18a is.

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Description

Die vorliegende Erfindung bezieht sich auf Schnittstellen zwischen Monitoren und Computern und insbesondere auf das Ansteuern von zwei Monitoren aufgrund eines Pixeldatenstroms.
Durch die Verbreitung von Fenstersystemen bei Personalcomputern oder Workstations entstand der Bedarf nach größeren Monitoren, um mehr Fenster auf einem Monitor darstellen zu können. Obwohl sich größere als 14-Zoll-Monitore in letzter Zeit immer mehr durchsetzen, ist diese Option jedoch außerordentlich teuer, da bereits eine relativ kleine Vergrößerung der Monitorfläche zu einem erheblichen Anstieg der Monitorkosten führt. Ein Benutzer von Fenstersystemen benötigt beispielsweise beim gleichzeitigen Arbeiten in einem Textverarbeitungssystem und beispielsweise in einem Graphikprogramm oder einem CAD-Programm mehrere Fenster auf einem Bildschirm. Aufgrund der Größe eines Bildschirmes ist es nahezu unmöglich, gleichzeitig alle benötigten Fenster darzustellen und beispielsweise mittels einer Tastatur oder einer Maus das eine oder andere Fenster zu aktivieren. Der Benutzer ist daher gezwungen, wenn er von einer Anwendung in die andere wechseln möchte, bestimmte Fenster zu schließen und andere zu öffnen. Bei Anwendungen, die ein häufiges Hin- und Herbewegen zwischen verschiedenen Fenstern, die verschiedene Anwendungen darstellen, benötigen, ist das ständige Schließen und Öffnen ein lästiges Unterfangen, was nicht zuletzt die Arbeitseffizienz des Benutzers deutlich einschränkt.
Aufgrund dieser Tatsache entstand der Bedarf, an einen Personalcomputer bzw. an eine Workstation zwei oder mehrere Bildschirme anzuschließen und nebeneinander zu stellen, um die effektive Zeilenbreite durch die Verwendung von zwei Monitoren wirksam zu verdoppeln. Ein Benutzer wird dadurch in die Lage versetzt, beispielsweise Windows-Steuerfenster auf einem Monitor anzuordnen, während eine Anwendung, wie z. B. eine Textverarbeitung, auf dem anderen Monitor dargestellt wird. Möchte ein Benutzer Graphiken in eine Textverarbeitung einbauen, so wird er durch ein System, das zwei Monitore aufweist, in die Lage versetzt, auf dem einen Monitor eine Textverarbeitung durchzuführen, während auf dem anderen Monitor eine Graphik bearbeitet und dementsprechend dimensioniert wird, um an den für sie vorgesehenen Platz in einem gerade bearbeiteten Dokument zu passen. Das selbe trifft beispielsweise auch für CAD-Anwendungen zu, bei denen der Wunsch besteht, für die CAD-Anwendung einen qualitativ hochwertigen, hochauflösenden Bildschirm zu haben, während es für Steuersymbole auf dem anderen Bildschirm nicht notwendig ist, einen derart hochqualitativen Bildschirm zu verwenden, wodurch Arbeitsplatzkosten eingespart werden können.
Um zwei oder mehrere Monitore von einem Computer aus anzusteuern, um die wirksame Zeilenbreite zu verdoppeln, bzw. zu vervielfachen, ist es notwendig, die von dem Computer erzeugten Graphikdaten korrekt auf die einzelnen Bildschirme zu "verteilen". Zum Speichern von Daten, die auf Monitoren dargestellt werden sollen, existieren unter anderem sogenannte Videodirektzugriffsspeicher oder VRAMs, in denen die anzuzeigenden Daten zeilenweise adressiert sind. Eine Zeile eines Videodirektzugriffsspeichers kann somit soviele Pixel enthalten, wie auf einem zugeordnetem Monitor in einer Zeile dargestellt werden können, wobei diese Zeile jedoch lediglich mit einer Adresse adressiert werden muß, wie es für Fachleute bekannt ist.
Bei einem bekannten System zum Ansteuern von zwei Monitoren ist jeder Monitor mit einem eigenen Digital-Analog-Wandler versehen, welcher notwendig ist, um die von dem Computer gelieferten digitalen Daten in für den Monitor notwendige analoge Daten umzuwandeln. Ferner ist jeder Digital-Analog-Wandler mit einem eigenen Videodirektzugriffsspeicher verbunden, welcher wiederum durch eine eigene Graphiksteuerung angesteuert wird. Die von einem Computer gelieferten anzuzeigenden Daten gelangen bei einem bekannten System über einen Hostbus in einen Puffer, dem eine softwaremäßige Bildaufteilung vorangestellt ist. Die Host-CPU, d.h. die zentrale Verarbeitungseinheit des Hostsystems, speichert die auf den beiden Monitoren darzustellenden Daten jeweils in einen einem Monitor zugeordneten Videodirektzugriffsspeicher ein, aus dem dann mittels der für jeden Videodirektzugriffsspeicher vorgesehenen Graphiksteuerung Daten ausgelesen und in eine analoge Form umgewandelt werden können, um auf den Monitoren angezeigt zu werden. Das bekannte System weist somit zwei parallele Zweige auf, wobei ein Zweig aus einem Monitor, einem Digital-Analog-Wandler, einem Videodirektzugriffsspeicher und einer Graphiksteuerung besteht, wobei die beiden Zweige über eine Software-Bildaufteilungseinheit gesteuert verbunden sind, welche über einen Datenpuffer, der ebenfalls als VRAM implementiert sein kann, von dem Hostbus des Computers gespeist wird. Die Host-CPU muß also bei diesem bekannten System das Aufteilen des Pixelstroms übernehmen. Der auf den Monitoren darzustellende Pixelstrom muß also durch die Software-Bildaufteilungseinheit in die jeweiligen Videodirektzugriffsspeicher aufgeteilt werden.
Ein Nachteil des bekannten Systems besteht darin, daß für jeden Monitor ein eigener Videodirektzugriffsspeicher und eine eigene Graphiksteuerung vorgesehen werden muß, wodurch die Kosten eines Systems aus zwei Monitoren und einem Computer unnötig hoch werden. Ferner ist die softwaremäßige Bildaufteilung in der Software.-Bildaufteilungseinheit langsam, wodurch die Bildaufbauzeiten des Systems aus zwei Monitoren unnötig erhöht werden.
Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine wirtschaftliche und schnelle Ansteuerung von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms zu schaffen.
Diese Aufgabe wird durch ein Verfahren zum Ansteuern von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms gemäß Anspruch 1 sowie durch eine Monitorsteuerschaltung zu Ansteuern von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms gemäß Anspruch 10 gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß auf einen eigenen Videodirektzugriffsspeicher für jeden Monitor verzichtet werden kann, indem jeder Videodirektzugriffsspeicher durch eine schnelle und preisgünstige FIFO-Speichervorrichtung und zwischen zwei FIFOs geschaltete FIFO-Steuerlogikeinheiten ersetzt werden kann. Der Betrieb der FIFO-Speichervorrichtungen für jeden Monitor wird durch jeweilige zwischen zwei FIFOs geschaltete FIFO-Steuerlogikeinheiten gesteuert und synchronisiert. Bei einem bevorzugten Ausführungsbeispiel, das Videodirektzugriffsspeicher in Form von VRAMs verwendet, werden die FIFO-Speichervorrichtungen für jeden Monitor aus einem einzigen VRAM-Bildspeicher gespeist, welcher wiederum von einer Graphiksteuerung gesteuert wird. Dadurch werden lediglich ein Bildspeicher und eine Graphiksteuerung zum Ansteuern von allen mit einem Computer verbundenen Monitoren benötigt.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend bezugnehmend auf die beiliegenden Zeichnungen detaillierter erläutert. Es zeigen:
Fig. 1
ein Übersichtsdiagramm eines Computersystems mit zwei Monitoren gemäß der vorliegenden Erfindung;
Fig. 2
ein Blockdiagramm gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 3
ein Zeitablaufdiagramm für das Blockdiagramm aus Fig. 2.
Fig. 1 zeigt ein Übersichtsdiagramm eines Computersystems zum Ansteuern von zwei Monitoren 10a, 10b. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, das in Fig. 1 übersichtsmäßig dargestellt ist, werden lediglich zwei Monitore 10a und 10b angesteuert. Nach der Beschreibung der vorliegenden Erfindung ist es für Fachleute jedoch offensichtlich, daß auch eine Mehrzahl von Monitoren angesteuert werden kann, welche den einen Monitor 10a und den anderen Monitor 10b aufweist. Dem einen Monitor 10a und dem anderen Monitor 10b sind ein Digital-Analog-Wandler 12a bzw. ein Digital-Analog-Wandler 12b zugeordnet. Die Digital-Analog-Wandler 12a und 12b können entweder in dem jeweiligen Monitor integriert sein, was jedoch nicht üblich ist, oder extern auf beispielsweise einer Graphikkarte vorhanden sein. Die Digital-Analog-Wandler 12a und 12b erhalten als Eingabe digitale Signale 14a bzw. 14b und liefern bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung analoge RGB-Signale 16a, 16b.
Der Digital-Analog-Wandler 12a wird von einer ersten FIFO-Speichervorrichtung 18a mit auf dem Monitor 10a darzustellenden Pixeldaten versorgt, welche ein Teil der digitalen Eingangssignale 14a für den DAW 12a sind. Dazu analog speist eine zweite FIFO-Speichervorrichtung 18b den Digital-Analog-Wandler 12b mit digitalen Pixeldaten, die auf dem Monitor 10b angezeigt werden sollen. Die erste und die zweite FIFO-Speichervorrichtung werden von einem Eingangsseitigen Pixeldatenstrom 20 mit Pixeldaten versorgt, welche in einem Bildspeicher 22, der bei einem bevorzugten Ausführungsbeispiel ein Videodirektzugriffsspeicher (VRAM) ist, abgelegt sind. Eine Graphiksteuerung 24 erhält den eingangsseitig erzeugten Pixeldatenstrom 20 sowie zeitliche Steuersignale für denselben von einem Hostbus 26, welcher mit einem Computer verbunden ist. An dieser Stelle sei darauf hingewiesen, daß das Übersichtsdiagramm von Fig. 1 lediglich die Aufteilung des eingangsseitigen Pixeldatenstroms auf die beiden Monitore 10a und 10b darstellt, während in Fig. 1 keine Steuersignale gezeigt sind.
Wie es bereits erwähnt wurde, werden bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung VRAMs verwendet, welche den Bildspeicher 22 bilden. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung, bei denen DRAMs, SDRAMs, SGRAMs oder WRAMs verwendet werden, ist der Bildspeicher 22 nicht notwendig, da ein eingangsseitiger Pixelstrom 20 dann in der Graphiksteuerung generiert und direkt in die beiden FIFO-Speichervorrichtungen 18a, 18b eingespeist werden kann, wie es durch die gestrichelte Linie in Fig. 1 dargestellt ist. Im Sinne der vorliegenden Erfindung kann demnach davon gesprochen werden, daß an den Eingängen der beiden FIFO-Speichervorrichtungen 18a, 18b der eingangsseitige Pixeldatenstrom 20 anliegt, der entsprechend auf den ersten und den zweiten Monitor 10a und 10b aufgeteilt wird. Die korrekte Aufteilung des Pixeldatenstroms 20 wird durch eine in Fig. 2 näher beschriebene FIFO-Steuerlogik 28 gesteuert. Die FIFO-Steuerlogik 28 unterstützt ferner das richtige Auslesen der FIFO-Speichervorrichtungen 18a und 18b.
Fig. 2 zeigt ein detaillierteres Blockschaltbild des Übersichtsdiagramms von Fig. 1. Der eingangsseitige Pixeldatenstrom 20 bzw. 20' von dem Bildspeicher 22 bzw. von der Graphiksteuerung 24 liegt gleichermaßen an der ersten und der zweiten FIFO-Speichervorrichtung an. Beide FIFO-Speichervorrichtungen 18a und 18b weisen drei Eingänge WRITE ENABLE für ein Schreiben-Freigabesignal, WRITE CLK für ein Schreiben-Taktsignal bzw. DATA IN für den eingangsseitigen Pixeldatenstrom auf. Ausgangsseitig umfassen die erste FIFO-Speichervorrichtung und die zweite FIFO-Speichervorrichtung einen Ausgang READ ENABLE für ein Lesen-Freigabesignal, einen Ausgang READ CLK für ein Lesen-Taktsignal sowie einen Ausgang DATA OUT für die digitalen Pixelsignale 14a bzw. 14b in den DAW 12a bzw. 12b. Wie es bereits in Fig. 1 beschrieben wurde, folgt der ersten FIFO-Speichervorrichtung 18a der DAW 12a, der den einen Monitor 10a versorgt. Gleichermaßen folgt der zweiten FIFO-Speichervorrichtung 18b der DAW 12b, der wiederum den anderen Monitor 10b versorgt.
Die erste und die zweite FIFO-Speichervorrichtung 18a, 18b werden durch eine Steuerung 30 gesteuert, welche einen Zeitgenerator 32, eine Frequenzeinstellvorrichtung 34 sowie die bereits in Fig. 1 erwähnte FIFO-Steuerlogik 28 aufweist. Die FIFO-Steuerlogik 28 umfaßt ein Bildschirmauflösungsregister 36, einen Pixelzähler 38 und eine programmierbare Verzögerungseinrichtung 40.
Das Bildschirmauflösungsregister 36 steht mit dem Hostbus 26 (Fig. 1) in Verbindung, von dem das Bildschirmauflösungsregister über einen Adresseneingang ADDRESS und über einen Dateneingang DATA für die Monitore 10a und 10b spezifische Daten erhält. Diese Monitor-spezifischen Daten umfassen die gesamte Zeilenauflösung der beiden Monitore, d.h. die Anzahl der Pixel in einer Zeile des einen Monitors 10a summiert mit der Anzahl der Pixel einer Zeile des anderen Monitors 10b. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die Anzahl der Pixel einer Zeile des einen Monitors 10a gleich der Anzahl der Pixel einer Zeile des anderen Monitors 10b. Eine Zeile des eingangsseitigen Pixeldatenstroms 20 weist somit doppelt soviele Pixel wie eine Zeile eines Monitors 10a oder 10b auf. Der eine Teil einer Zeile des eingangsseitigen Pixeldatenstroms 20 wird somit auf dem einen Monitor 10a dargestellt, während der andere Teil der Zeile des eingangsseitigen Pixeldatenstroms auf dem anderen Monitor 10b dargestellt wird. Bei dem beschriebenen Ausführungsbeispiel ist der eine Teil gleich groß wie der andere Teil, während die beiden Teile zusammen eine Zeile des eingangsseitigen Pixeldatenstroms 20 ergeben. Die vorliegenden Erfindung ist jedoch auch auf Systeme mit mehr als zwei Monitoren anwendbar, sowie auf Systeme, bei denen die auf Monitoren dargestellten Teilzeilen eine unterschiedliche Anzahl von Pixeln aufweisen. Informationen bezüglich der Anzahl der Monitore sowie der Pixelanzahl einer Zeile jedes Monitors sind in dem Bildschirmauflösungsregister 36 abgelegt. Da das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung zwei Monitore 10a und 10b aufweist, die eine gleiche Zeilenauflösung besitzen, wird über einen Ausgang RES/2 ein Auflösungssignal ausgegeben, dessen Wert der halben Auflösung des eingangsseitigen Pixeldatenstroms 20, d.h. der ganzen Auflösung des Monitores 10a bzw. 10b entspricht. Das Auflösungssignal wird dem Pixelzähler 38 als Zählerreferenzsignal über einen Eingang COUNT REF zugeführt. Der Pixelzähler 38 weist ferner die Eingänge BLANK und CLK für ein Dunkeltastungssignal bzw. ein Taktsignal auf. Ausgangsseitig weist der Pixelzähler 38 die beiden Ausgänge WRENFIFO 1 und WRENFIFO 2 auf, um ein Schreiben-Freigabesignal zu der ersten FIFO-Speichervorrichtung 18a bzw. ein Schreiben-Freigabe-Signal zu der zweiten FIFO-Speichervorrichtung 18b zu senden. Die programmierbare Verzögerungseinrichtung 40 weist einen Eingang HSYNC für ein Horizontalsynchronisationssignal, einen Eingang BLANK für ein Dunkeltastungssignal, einen Eingang CLK für ein Taktsignal sowie einen Eingang DELAY VALUE für ein Verzögerungswertsignal von dem Bildschirmauflösungsregister 36 auf. Ausgangsseitig umfaßt die programmierbare Verzögerungseinrichtung 40 einen Ausgang DELAYED HSYNC für ein verzögertes Horizontalsynchronisationssignal und einen Ausgang DELAYED BLANK für ein verzögertes Dunkeltastungssignal.
Das vertikale Synchronisationssignal, das Dunkeltastungssignal sowie das Taktsignal werden in einem Zeitgenerator 32 erzeugt, welcher in der Lage ist, aus dem von dem Hostbus 26 zu der Graphiksteuerung 24 übertragenen Datenstrom, der sowohl den eingangsseitigen Pixeldatenstrom 20 als auch Steuersignale für denselben aufweist, diese Steuersignale zu extrahieren. Der Zeitgenerator 32 kann somit eine externe Einheit sein oder in der Graphiksteuerung 24 integriert sein. Die Frequenzeinstellvorrichtung 34, die ebenfalls ein Teil der Steuerung 30 ist, führt bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Teilerfunktion durch, um aus dem Taktsignal CLK ein Taktsignal zu erzeugen, das die halbe Frequenz des Taktsignals CLK aufweist, wobei die Frequenz des halbierten Taktsignals CLK/2 der Betriebsfrequenz der Monitore 10a und 10b entspricht.
Die beiden Digital-Analog-Wandler 12a, 12b weisen auf für Fachleute bekannte Art und Weise Eingänge VSYNC für das vertikale Synchronisationssignal, HSYNC für das horizontale Synchronisationssignal, BLANK für das Dunkeltastungssignal, LOAD CLU für ein Laden-Taktsignal und einen Eingang PIX DATA für die in eine analoge Form umzuwandelnden Pixeldaten auf. Ausgangsseitig umfassen die DAWs 12a und 12b einen Ausgang RGB OUT, um den jeweiligen Eingang RGB der Monitore 10a bzw. 10b mit einem RGB-Signal zu versorgen, wie es für Fachleute bekannt ist.
Bezugnehmend auf Fig. 3 wird im nachfolgenden die Funktionsweise des in Fig. 2 gezeigten und oben beschriebenen Blockschaltbilds erläutert. Das Taktsignal CLK kann eine einem beliebigen Standard entsprechende Taktfrequenz aufweisen. In Fig. 3 ist ein Zeitablaufdiagramm für eine aktive Anzeigezeit 42 von acht Pixeln beschrieben. Für Fachleute ist es offensichtlich, daß das Prinzip auf alle anderen Anzeigezeiten übertragbar ist, wobei die Beschränkung auf eine aktive Anzeigezeit von acht Taktperioden bzw. acht Pixeln ausschließlich der Anschaulichkeit und Übersichtlichkeit dient.
Der eingangsseitige Pixeldatenstrom 20 weist somit eine Zeilenlänge von 8 Pixeln auf, wobei die beiden Monitore 10a und 10b jeweils eine Zeilenbreite von vier Pixeln aufweisen. Eine Zeile des eingangsseitigen Pixeldatenstroms wird somit in einen Teil mit einer Länge von vier Pixeln und in einen anderen Teil mit der gleichen Länge von vier Pixeln aufgeteilt.
Das Dunkeltastungssignal BLANK ist für Fachleute bekannt und aktiviert in seinem logisch hohen Zustand den DAW 12a, der dem einen Monitor 10a zugeordnet ist. Das Dunkeltastungssignal BLANK definiert somit die aktive Anzeigezeit 42, wobei zwischen einer ersten angezeigten Zeile und einer zweiten angezeigten Zeile 46 eine Pause von 2 Perioden des Taktsignals CLK vorhanden ist, in der das bekannte Horizontalsynchronisationssignal HSYNC für die Dauer von einer Taktperiode in den hohen Zustand geht. Das Signal WRENFIFO1 ermöglicht ein Schreiben in die erste FIFO-Speichervorrichtung 18a für einen Teil 48 einer Zeile des eingangsseitigen Pixeldatenstrom 20, während das Schreiben-Freigabesignal für die zweite FIFO-Speichervorrichtung WRENFIFO2 die zweite FIFO-Speichervorrichtung 18b für einen anderen Teil 50 einer Zeile des eingangsseitigen Pixeldatenstrom 20 freigibt. Durch die Phasenverschiebung der beiden Signale WRENFIFO1 und WRENFIFO2 um 180° wird bewirkt, daß die ersten vier Pixel einer Zeile des eingangsseitigen Pixeldatenstroms 20 in die erste FIFO-Speichervorrichtung eingetaktet werden, während die zweiten vier Pixel, d.h. die Pixel 5 bis 8, in die zweite FIFO-Speichervorrichtung 18b eingetaktet werden. Die Taktgeschwindigkeit zum Schreiben in eine FIFO-Speichervorrichtung 18a und 18b entspricht der Frequenz des Taktsignals CLK, wobei an dieser Stelle besonders darauf hingewiesen wird, daß das System gemäß der vorliegenden Erfindung keine Zwischenpuffer irgendwelcher Art benötigt, und daß die FIFO-Speichervorrichtungen 18a und 18b der Aufteilung des eingangsseitigen Pixeldatenstroms 20 auf die vorhandenen Monitore dienen.
Die Schreiben-Freigabesignale für die beiden FIFO-Speichervorrichtungen 18a und 18b werden von dem Pixelzähler 38 erzeugt, welcher ein binärer Zähler sein kann, der durch ein Zähler-Referenzsignal an seinem Eingang COUNT REF auf einen Wert von 4 eingestellt wird und während der Zeitperiode, die einer ansteigenden Flanke des Dunkeltastungssignals BLANK folgt, das Signal WRENFIFO1 ausgibt und während seiner zweiten Zählperiode nach einer ansteigenden Flanke des Dunkeltastungssignals BLANK das Signal WRENFIFO2 erzeugt.
Wie es bereits erwähnt wurde, findet keine Zwischenspeicherung statt, weswegen die beiden FIFO-Speichervorrichtungen 18a und 18b mit der halben Taktfrequenz, welche in der Frequenzeinstellvorrichtung 34 erzeugt wird, ausgelesen werden, wodurch die nun auf die beiden Monitoren verteilten Pixel in ihre DAWs 12a, 12b gelangen. Alternativ kann auch eine kleine Anzahl von Taktperioden vorhanden sein, bis die Lesedaten gültig sind.
Nachfolgend sei ein Beispiel betrachtet, bei dem eine Zeile aus acht Pixeln besteht, von denen vier Pixel zu dem Monitor 10a und die anderen vier Pixel zu dem Monitor 10b zur Anzeige geschickt werden sollen. Wie es aus den letzten beiden Zeilen von Fig. 3 ersichtlich ist, findet das Auslesen derart statt, daß gleichzeitig zum Auslesen des ersten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a das letzte Pixel der vorherigen Zeile aus der zweiten FIFO-Speichervorrichtung 18b ausgelesen werden kann. Beim Auslesen des zweiten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a wird der andere Monitor 10b dunkelgetastet, während beim Auslesen des dritten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a das fünfte Pixel der gleichen Zeile aus der FIFO-Speichervorrichtung 18b ausgelesen wird. Das Auslesen des vierten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a findet gleichzeitig mit dem Auslesen des sechsten Pixels der Zeile des eingangsseitigen Pixeldatenstroms 20 aus der zweiten FIFO-Speichervorrichtung 18b statt. Während des Auslesens des siebten Pixels der Zeile aus der zweiten FIFO-Speichervorrichtung 18b wird kein Pixel aus der ersten FIFO-Speichervorrichtung 18a ausgelesen, um den einen Monitor 10a dunkelzutasten. Die Dunkeltastung des einen Monitors 10a wird durch das Horizontalsynchronisationssignal HSYNC und durch das Dunkeltastungssignal BLANK gesteuert, während die Dunkeltastung des anderen Monitors 10b durch das verzögerte Horizontalsynchronisationssignal DELAYED HSYNC sowie durch das verzögerte Dunkeltastungssignal DELAYED BLANK gesteuert wird. Die beiden verzögerten Signale sind jeweils um die Hälfte 52 der aktiven Anzeigezeit 42 bezüglich ihrer unverzögerten Signale verzögert.
Aus dem obigen Beispiel einer Zeile mit acht Pixeln ist es offensichtlich, wie das Auslesen bei Zeilen mit mehr als acht Pixeln abläuft. Es sei jedoch angemerkt, daß bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung der FIFO 18b erst ausgelesen wird, wenn eine Hälfte einer anzuzeigenden Zeile in den FIFO 18a eingespeichert worden ist.
Durch Vorsehen von FIFO-Speichervorrichtungen, die tiefer als vier Pixel sind, ist es prinzipiell möglich, den zeitlichen Versatz zwischen dem Auslesen der beiden FIFO-Speichervorrichtungen 18a und 18b beliebig einzustellen, wobei die dargestellte Situation jedoch die wirtschaftlich günstigste darstellt, da das Pixel 5 einer Zeile des eingangsseitigen Pixeldatenstroms 20 erst parallel zu dem Pixel 3 derselben Zeile ausgelesen werden kann, da es, wie es aus dem Zeitablaufdiagramm von Fig. 3 ersichtlich ist, vorher nicht verfügbar ist.

Claims (12)

  1. Verfahren zum Ansteuern von zwei Monitoren (10a, 10b) aufgrund eines eingangsseitigen Pixeldatenstroms (20), in dem Pixel für eine Zeile seriell angeordnet sind, bei dem ein Teil (48) einer jeden Zeile des eingangsseitigen Pixeldatenstroms (20) auf einem Monitor (10a) und ein anderer Teil (50) der Zeile auf einem anderen Monitor (10b) angezeigt werden, mit folgenden Schritten:
    Einspeichern des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms ohne vorherige Zwischenspeicherung in eine FIFO-Speichervorrichtung (18a);
    im Anschluß an das Einspeichern des ersten Teils (48) Einspeichern des anderen-Teils (50) der Zeile des eingangsseitigen Pixeldatenstroms (20) ohne vorherige Zwischenspeicherung in eine andere FIFO-Speichervorrichtung (18b);
    Auslesen der einen FIFO-Speichervorrichtung (18a) mit der Pixelfrequenz (CLK/2), mit der der eine Monitor (10a) betrieben wird; und
    Auslesen der anderen FIFO-Speichervorrichtung (18b) mit der Pixelfrequenz (CLK/2), mit der der andere Monitor (10b) betrieben wird.
  2. Verfahren gemäß Anspruch 1, mit folgendem weiteren Schritt:
    Erzeugen von zeitlichen Steuersignalen (CLK, HSYNC, BLANK) für die Ansteuerung der Monitore (10a, 10b) aufgrund von zeitlichen Steuersignalen des eingangsseitigen Pixeldatenstroms (20).
  3. Verfahren gemäß Anspruch 1, mit folgendem weiteren Schritt:
    Verzögern von zeitlichen Steuersignalen (HSYNC, BLANK) des eingangsseitigen Pixeldatenstroms (20), wodurch der andere Monitor (10b) zeitlich verzögert und synchron zu dem einen Monitor (10a) angesteuert wird.
  4. Verfahren gemäß Anspruch 1,
    bei dem der eine Teil (48) einer jeden Zeile des eingangsseitigen Pixeldatenstroms (20) und der andere Teil (50) einer jeden Zeile des eingangsseitigen Pixeldatenstroms (20) gleich groß sind und zusammen die Länge einer Zeile des eingangsseitigen Pixeldatenstroms (20) ergeben.
  5. Verfahren gemäß Anspruch 4, das ferner folgende Schritte aufweist:
    Einstellen eines Zählerreferenzwertes (COUNT REF) auf eine Anzahl der Pixel des einen Teils (48) einer jeden Zeile des eingangsseitigen Pixeldatenstroms; und
    Zählen der Pixel einer jeden Zeile des eingangsseitigen Pixeldatenstroms (20) durch Zählen von Impulsen eines Takts (CLK), mit dem der eingangsseitige Pixeldatenstrom (20) in die eine und in die andere FIFO-Speichervorrichtung eingespeichert wird.
  6. Verfahren gemäß Anspruch 5, mit folgenden weiteren Schritten:
    Freigeben des Einspeicherns des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms (20) in die eine FIFO-Speichervorrichtung (18a) und Sperren des Einspeicherns in die andere FIFO-Speichervorrichtung (18b) vor dem Erreichen des Zählerreferenzwertes (COUNT REF) und nach dem Auftreten eines Dunkeltastungssignals (BLANK); und
    Freigeben des Einspeicherns des anderen Teils (50) der Zeile des eingangsseitigen Pixeldatenstroms (20) in die andere FIFO-Speichervorrichtung (18b) und Sperren des Einspeicherns in die eine FIFO-Speichervorrichtung (18a) nach dem Erreichen des Zählerreferenzwertes (COUNT REF) und nach dem Auftreten des Dunkeltastungssignals (BLANK).
  7. Verfahren gemäß Anspruch 6, mit folgenden weiteren Schritten:
    Einstellen der Pixelfrequenz (CLK/2) des einen und des anderen Monitors (10a, 10b) auf die Hälfte der Taktfrequenz (CLK);
    Halbieren der Frequenz des Taktsignals (CLK);
    Auslesen der einen FIFO-Speichervorrichtung (18a) mit der halbierten Taktfrequenz beim Auftreten des Dunkeltastungssignals (BLANK);
    Verzögern des Dunkeltastungssignals (BLANK) um eine Dauer (52), die gleich der Anzahl der Pixel des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms (20) multipliziert mit der Periodendauer des Taktsignals (CLK) ist; und
    Auslesen der anderen FIFO-Speichervorrichtung (18b) beim Auftreten des verzögerten Dunkeltastungssignals (DELAYED BLANK), derart, daß das Auslesen der einen und der anderen FIFO-Speichervorrichtung (18a, 18b) synchron und zeitlich versetzt stattfindet.
  8. Verfahren gemäß Anspruch 4, mit folgenden weiteren Schritten:
    Erfassen eines Horizontalsynchronisationssignals (HSYNC) aus dem eingangsseitigen Pixeldatenstrom (20);
    Verzögern des Horizontalsynchronisationssignals (HSYNC) um eine Dauer (52), die gleich der Anzahl der Pixel des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms (20) multipliziert mit der Periodendauer des Taktsignals (CLK) ist; und
    Auslesen der anderen FIFO-Speichervorrichtung (18b) nach dem Auftreten des verzögerten Horizontalsynchronisationssignals (DELAYED HSYNC), derart, daß das Auslesen der einen und der anderen FIFO-Speichervorrichtung (18a, 18b) synchron und zeitlich versetzt stattfindet.
  9. Verfahren gemäß Anspruch 1,
    bei dem die Pixelfrequenz, mit der der eine Monitor (10a) betrieben wird, und die Pixelfrequenz, mit der der andere Monitor (10b) betrieben wird, zusammen die Taktfrequenz (CLK) ergeben, mit der das Einspeichern des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms in die eine FIFO-Speichervorrichtung (18a) und das Einspeichern des anderen Teils (50) der Zeile des eingangsseitigen Pixeldatenstroms (20) in die zweite FIFO-Speichervorrichtung (18b) stattfinden.
  10. Monitorsteuerschaltung zum Ansteuern von zwei Monitoren (10a, 10b) aufgrund eines eingangsseitigen Pixeldatenstroms (20), in dem Pixel für eine Zeile seriell angeordnet sind, bei der ein Teil (48) einer jeden Zeile des eingangsseitigen Pixeldatenstroms (20) auf einem Monitor (10a) und ein anderer Teil (50) der Zeile des eingangsseitigen Pixeldatenstroms auf einem anderen Monitor (10b) angezeigt werden, mit folgenden Merkmalen: einer einen und einer anderen FIFO-Speichervorrichtung (18a, 18b); und einer Steuerung zum Steuern des Einspeicherns des einen Teils (48) der Zeile des eingangsseitigen Pixeldatenstroms (20) ohne vorherige Zwischenspeicherung in die eine FIFO-Speichervorrichtung (18a), zum Steuern des Einspeicherns des anderen Teils (50) der Zeile des eingangsseitigen Pixeldatensstroms ohne vorherige Zwischenspeicherung in die andere FIFO-Speichervorrichtung (18b) im Anschluß an das Einspeichern des ersten Teils (48), zum Steuern des Auslesens der einen FIFO-Speichervorrichtung (18a) mit der Pixelfrequenz (CLK/2), mit der der eine Monitor (10a) betrieben wird, und zum Steuern des Auslesens der anderen FIFO-Speichervorrichtung (18b) mit der Pixelfrequenz (CLK/2), mit der der andere Monitor (10b) betrieben wird.
  11. Monitorsteuerschaltung gemäß Anspruch 10,
    bei der die Steuerung (30) einen Zeitgenerator (32) aufweist, der aufgrund von zeitlichen Steuersignalen (VSYNC, HSYNC, BLANK) des eingangsseitigen Pixeldatenstroms (20) zeitliche Steuersignale für die Ansteuerung der Monitore (10a, 10b) erzeugt, und der ferner mit einer Frequenzeinstellungsvorrichtung (34) verbunden ist, um die Pixelfrequenzen (CLK/2) mit denen die Monitore (10a, 10b) betrieben werden, in Abhängigkeit von der Pixelfrequenz des eingangsseitigen Pixeldatenstroms (20) einzustellen.
  12. Monitorsteuerschaltung nach Anspruch 11,
    bei der die Steuerung (30) ferner eine FIFO-Steuerlogik (28) aufweist, wobei die FIFO-Steuerlogik (28) folgende Merkmale aufweist:
    ein Bildschirmauflösungsregister (36), das mit einem Hostbus (26) eines Computers verbindbar ist und Längenwerte des einen Teils (48) und des anderen Teils (50) der Zeile des eingangsseitigen Pixeldatenstroms als Reaktion auf Steuersignale (ADDRESS, DATA) von dem Computer ausgibt;
    eine Pixelzählervorrichtung (38), die mit dem Zeitgenerator (32) verbindbar ist und aufgrund der zeitlichen Steuersignale (VSYNC, HSYNC, BLANK) des eingangsseitigen Pixeldatenstroms (20) FIFO-Steuersignale (WRENFIFO1, WRENFIFO2) zum Steuern der einen und der anderen FIFO-Speichervorrichtung (18a, 18b) erzeugt; und
    eine programmierbare Verzögerungseinrichtung (40), die aufgrund der zeitlichen Steuersignale (HSYNC, BLANK, CLK) und aufgrund der Längen des einen und des anderen Teils (48, 50) der Zeile des eingangsseitigen Pixeldatenstroms (20) verzögerte Steuersignale (DELAYED SYNC, DELAYED BLANK) für die Ansteuerung des anderen Monitors (10b) erzeugt.
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