EP0642070A1 - Stromspiegel - Google Patents
Stromspiegel Download PDFInfo
- Publication number
- EP0642070A1 EP0642070A1 EP94113817A EP94113817A EP0642070A1 EP 0642070 A1 EP0642070 A1 EP 0642070A1 EP 94113817 A EP94113817 A EP 94113817A EP 94113817 A EP94113817 A EP 94113817A EP 0642070 A1 EP0642070 A1 EP 0642070A1
- Authority
- EP
- European Patent Office
- Prior art keywords
- transistor
- current
- resistor
- terminal
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Definitions
- the invention relates to a current mirror which is driven by an input current and which outputs an output current proportional to it.
- the object of the invention is to provide a current mirror with high accuracy, low voltage drop and low circuit complexity.
- the input current is routed to the control connections of a first and second transistor coupled to one another and, with the interposition of a resistor, to a connection of the load path of the first transistor in that the other connection of the first transistor and a connection of the load path of the second transistor is connected via the load path of a third or fourth transistor to a common reference point, that the coupled control connections of the third and fourth transistor are connected to one connection of the first transistor and that the output current at the other connection of the second transistor is removable .
- a further development of the invention provides that the first and second transistor as well as third and fourth transistor are each constructed identically.
- a resistor fed with the output current is selected to be identical to a second resistor, on which the input current in turn is dependent. Finally, the one resistor is selected such that its scatter is equal to the scatter of the second and third resistor.
- an input current i e is passed on the one hand to the mutually coupled gate connections of a MOS transistor 1 and a MOS transistor 2 and on the other hand with the interposition of a resistor 5 to the drain connection of the transistor 1.
- the source terminal of transistor 1 and the source terminal of transistor 2 are each connected to the drain terminal of a MOS transistor 3 and the drain terminal of a MOS transistor 4, respectively.
- the source connections of transistors 3 and 4 are supplied with a supply potential 6.
- the supply potential 6 is positive in the exemplary embodiment shown, so that the transistors 1 to 4 are consequently p-channel types acts.
- the transistors 1 and 2 and the transistors 3 and 4 are preferably each constructed identically, that is to say that they have essentially the same width to length ratios of the channels and therefore have largely identical properties.
- a current source circuit which has a MOS transistor 8 of the n-channel type controlled by an operational amplifier 7 and a resistor 10 connected to a negative supply potential 9 and a reference voltage source 11 connected to the supply potential 9 .
- the other connection of the resistor 10 is coupled to the inverting input of the operational amplifier 7 and to the source connection of the transistor 8.
- the other connection of the reference voltage source 11 is connected to the non-inverting input of the operational amplifier 7.
- the input current i e is impressed at the drain connection of the transistor 8. It is therefore connected to the gate connections of transistors 1 and 2 and to a connection of the resistor. Furthermore, the output current i a is conducted via a resistor 12 to the negative supply potential 9.
- the resistors 10 and 12 are constructed identically, the voltage across the two resistors is the same, namely the voltage of the reference voltage source 11.
- the identical structure of the two resistors 10 and 12 completely eliminates any scatter, for example caused by temperature fluctuations or production-related variations.
- identical design of both resistors can be carried out very easily and with high precision, particularly in the case of integrated circuit technology.
- the resistor 5 is also in the same Technology as the two resistors 10 and 12 performed, for example, its resistance value does not have to be equal to that of the resistors 10 and 12, so its scatter can be largely compensated.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
- Gyroscopes (AREA)
Abstract
Description
- Die Erfindung betrifft einen Stromspiegel, der durch einen Eingangsstrom angesteuert wird und der einen dazu proportionalen Ausgangsstrom abgibt.
- Aus U. Tietze, Ch. Schenk, "Halbleiter-Schaltungstechnik", 8. Auflage 1986, Seiten 62 bis 64 und 94 bis 97 sind verschiedene Ausgestaltungen von Stromspiegeln bekannt. Dabei lassen sich drei Forderungen an Stromspiegel nur schwer vereinen. Neben hoher Genauigkeit bei geringem schaltungstechnischem Aufwand sollte der Spannungsabfall im Eingangszweig und Ausgangszweig des Stromspiegels möglichst gering sein. Präzise Stromspiegel mit geringem Spannungsabfall sind jedoch nur mit erheblichem Schaltungsaufwand zu realisieren. Dagegen sind weniger aufwendige Stromspiegel entweder relativ ungenau oder verursachen einen hohen Spannungsabfall.
- Aufgabe der Erfindung ist es, einen Stromspiegel mit hoher Genauigkeit, geringem Spannungsabfall und geringem schaltungstechnischen Aufwand anzugeben.
- Die Aufgabe wird dadurch gelöst, daß bei einem Stromspiegel der eingangs genannten Art der Eingangsstrom zum einen auf die miteinander gekoppelten Steueranschlüsse eines ersten und zweiten Transistors und zum anderen unter Zwischenschaltung eines Widerstandes auf einen Anschluß der Laststrecke des ersten Transistors geführt ist, daß der andere Anschluß des ersten Transistors und ein Anschluß der Laststrecke des zweiten Transistors jeweils über die Laststrecke eines dritten bzw. vierten Transistors an einen gemeinsamen Bezugspunkt angeschlossen ist, daß die miteinander gekoppelten Steueranschlüsse von drittem und viertem Transistor mit dem einen Anschluß des ersten Transistors verbunden sind und daß der Ausgangsstrom am anderen Anschluß des zweiten Transistors abnehmbar ist.
- Eine Weiterbildung der Erfindung sieht vor, daß erster und zweiter Transistor sowie dritter und vierter Transistor jeweils identisch aufgebaut sind.
- Bei einer Ausgestaltung der Erfindung wird ein mit dem Ausgangsstrom gespeister Widerstand identisch zu einem zweiten Widerstand gewählt, von dem wiederum der Eingangsstrom abhängig ist. Schließlich wird der eine Widerstand derart ausgewählt, daß dessen Streuung gleich der Streuung von zweitem und dritten Widerstand ist.
- Bei dem in der einzigen Figuren der Zeichnung dargestellten Ausführungsbeispiel wird ein Eingangsstrom ie zum einen auf die miteinander gekoppelten Gateanschlüsse eines MOS-Transistors 1 und eines MOS-Transistors 2 und zum anderen unter Zwischenschaltung eines Widerstands 5 auf den Drainanschluß des Transistors 1 geführt ist. Der Sourceanschluß des Transistors 1 sowie der Sourceanschluß des Transistors 2 ist jeweils mit dem Drainanschluß eines MOS-Transistors 3 bzw. dem Drainanschluß eines MOS-Transistors 4 verbunden. Die Sourceanschlüsse der Transistoren 3 und 4 sind mit einem Versorgungspotential 6 beaufschlagt. Das Versorgungspotential 6 ist beim gezeigten Ausführungsbeispiel positiv, so daß es sich demzufolge bei den Transistoren 1 bis 4 um p-Kanal-Typen handelt. Bevorzugt sind nun die Transistoren 1 und 2 sowie die Transistoren 3 und 4 jeweils identisch aufgebaut, d.h., daß sie im wesentlichen gleiche Weiten- zu Längenverhältnisse der Kanäle und daher weitestgehend identische Eigenschaften aufweisen.
- Zur Erzeugung des Eingangsstroms ie ist eine Stromquellenschaltung vorgesehen, die einen durch einen Operationsverstärker 7 angesteuerten MOS-Transistor 8 vom n-Kanal-Typ sowie jeweils einen einerseits an ein negatives Versorgungspotential 9 angeschlossenen Widerstand 10 und eine an das Versorgungspotential 9 angeschlossene Referenzspannungsquelle 11 aufweist. Der andere Anschluß des Widerstands 10 ist dabei mit dem invertierenden Eingang des Operationsverstärkers 7 und mit dem Sourceanschluß des Transistors 8 gekoppelt. Der andere Anschluß der Referenzspannungsquelle 11 ist an den nichtinvertierenden Eingang des Operationsverstärkers 7 gelegt. Am Drainanschluß des Transistors 8 ist der Eingangsstrom ie eingeprägt. Er ist daher mit den Gateanschlüssen der Transistoren 1 und 2 sowie mit einem Anschluß des Widerstandes verbunden. Desweiteren wird der Ausgangsstrom ia über einen Widerstand 12 gegen das negative Versorgungspotential 9 geleitet. Da die Widerstände 10 und 12 identisch aufgebaut sind, ist die Spannung über beiden Widerständen gleich groß, nämlich gleich der Spannung der Referenzspannungsquelle 11. Durch den identischen Aufbau beider Widerstände 10 und 12 heben sich sämtliche, beispielsweise durch Temperaturschwankungen hervorgerufene oder fertigungsbedingte Streuungen vollständig auf. Darüber hinaus ist eine identische Ausbildung beider Widerstände insbesondere bei integrierter Schaltungstechnik sehr einfach und mit hoher Präzision durchzuführen. Wird nun auch der Widerstand 5 in gleicher Technik wie die beiden Widerstände 10 und 12 ausgeführt, wobei beispielsweise sein Widerstandswert nicht gleich dem der Widerstände 10 und 12 sein muß, so können auch dessen Streuungen weitestgehend kompensiert werden.
- Abschließend sei darauf hingewiesen, daß zu einer weiteren Erhöhung der Rückwirkungsfreiheit vorteilhafterweise mehrere erfindungsgemäße Stromspiegel hintereinander geschaltet werden, wobei dementsprechend der Leitungstyp der Stromspiegel fortlaufend wechselt. Außerdem ist neben einer Ausführung in MOS-Technik auch eine Realisierung in Bipolartechnik ohne weiteres möglich.
Claims (4)
- Stromspiegel, der durch einen Eingangsstrom (ie) angesteuert wird und der einen dazu proportionalen Ausgangsstrom (ia) abgibt,
dadurch gekennzeichnet, daß der Eingangsstrom (ie) zum einen auf die miteinander gekoppelten Steueranschlüsse eines ersten und zweiten Transistors (1, 2) und zum anderen unter Zwischenschaltung eines Widerstandes (5) auf einen Anschluß der Laststrecke des ersten Transistors (1) geführt ist,
daß der andere Anschluß des ersten Transistors (1) und ein Anschluß der Laststrecke des zweiten Transistors (2) jeweils über die Laststrecke eines dritten bzw. vierten Transistors (3, 4) an einen gemeinsamen Bezugspunkt angeschlossen sind, daß die miteinander gekoppelten Steueranschlüsse von drittem und viertem Transistor (3, 4) mit dem einen Anschluß des ersten Transistors (1) verbunden sind und
daß der Ausgangsstrom am anderen Anschluß des zweiten Transistors (2) abnehmbar ist. - Stromspiegel nach Anspruch 1,
dadurch gekennzeichnet, daß erster und zweiter Transistors (1, 2) sowie dritter und vierter Transistor (3, 4) jeweils identisch aufgebaut sind. - Stromspiegel nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß der Eingangsstrom (ie) von einem zweiten Widerstand (10) abhängig ist und daß mit dem Ausgangsstrom (ia) ein dem zweiten Widerstand (10) identischer dritter Widerstand (12) gespeist wird. - Stromspiegelanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß zweiter und dritter Widerstand (10, 12) um einen identischen Faktor streuen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4329868 | 1993-09-03 | ||
DE4329868 | 1993-09-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
EP0642070A1 true EP0642070A1 (de) | 1995-03-08 |
EP0642070B1 EP0642070B1 (de) | 1998-04-01 |
Family
ID=6496811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP94113817A Expired - Lifetime EP0642070B1 (de) | 1993-09-03 | 1994-09-02 | Stromspiegel |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0642070B1 (de) |
AT (1) | ATE164692T1 (de) |
DE (1) | DE59405569D1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0953891A1 (de) * | 1998-05-01 | 1999-11-03 | STMicroelectronics Limited | Stromspiegel |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4550284A (en) * | 1984-05-16 | 1985-10-29 | At&T Bell Laboratories | MOS Cascode current mirror |
US4583037A (en) * | 1984-08-23 | 1986-04-15 | At&T Bell Laboratories | High swing CMOS cascode current mirror |
GB2209254A (en) * | 1987-08-29 | 1989-05-04 | Motorola Inc | Current minor amplifier with reduced supply voltage sensitivity |
US5142696A (en) * | 1991-04-16 | 1992-08-25 | Motorola, Inc. | Current mirror having increased output swing |
-
1994
- 1994-09-02 DE DE59405569T patent/DE59405569D1/de not_active Expired - Lifetime
- 1994-09-02 AT AT94113817T patent/ATE164692T1/de not_active IP Right Cessation
- 1994-09-02 EP EP94113817A patent/EP0642070B1/de not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4550284A (en) * | 1984-05-16 | 1985-10-29 | At&T Bell Laboratories | MOS Cascode current mirror |
US4583037A (en) * | 1984-08-23 | 1986-04-15 | At&T Bell Laboratories | High swing CMOS cascode current mirror |
GB2209254A (en) * | 1987-08-29 | 1989-05-04 | Motorola Inc | Current minor amplifier with reduced supply voltage sensitivity |
US5142696A (en) * | 1991-04-16 | 1992-08-25 | Motorola, Inc. | Current mirror having increased output swing |
Non-Patent Citations (1)
Title |
---|
AUS U. TIETZE, CH. SCHENK: "Halbleiter-Schaltungstechnik", 1986, pages: 62 - 64,94-97 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0953891A1 (de) * | 1998-05-01 | 1999-11-03 | STMicroelectronics Limited | Stromspiegel |
Also Published As
Publication number | Publication date |
---|---|
ATE164692T1 (de) | 1998-04-15 |
EP0642070B1 (de) | 1998-04-01 |
DE59405569D1 (de) | 1998-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69730724T2 (de) | Leistungsendstufenschaltung mit niedriger impedanz sowie verfahren | |
DE3836338A1 (de) | Temperaturkompensierte stromquellenschaltung mit zwei anschluessen | |
EP0226721B1 (de) | Schaltbare bipolare Stromquelle | |
DE3832448A1 (de) | Messverstaerker mit programmierbarer verstaerkung | |
EP1126350A1 (de) | Spannungs-Strom-Wandler | |
DE19533768C1 (de) | Stromtreiberschaltung mit Querstromregelung | |
DE4329867C1 (de) | Stromspiegel | |
WO1991006839A1 (de) | Integrierbare temperatursensorschaltung | |
DE4101492C2 (de) | ||
DE60030125T2 (de) | Leiterschaltung für daw | |
EP0642070B1 (de) | Stromspiegel | |
DE3603799A1 (de) | Stromspiegelschaltung | |
DE2719200A1 (de) | Schaltungsanordnung zum steuern eines gleichstrommotors | |
DE102004022991B3 (de) | Abtast-Differenzverstärker und Abtast-Verstärker | |
EP0277377A1 (de) | Schaltungsanordnung zur Bildung eines begrenzten Stromes | |
DE2820416A1 (de) | Schalterkeis | |
WO1998040803A1 (de) | Stromversorgungsschaltung | |
DE4409095C2 (de) | Regelschaltung zur Erzeugung einer geregelten Spannung | |
DE4001509C1 (en) | Integratable temp. sensor circuit - has circuit complementary to current mirror circuit contg. two FETs with reference potential node | |
DE1934223A1 (de) | Schaltungsanordnung zum Erzeugen einer stabilisierten Gleichspannung | |
DE10028098C2 (de) | Schaltungsanordnung zur Erzeugung eines einstellbaren konstanten Ausgangsstroms | |
DE4001092C1 (en) | Current-voltage converter without auxiliary power supply - has bridge circuit with two parallel branches, one with fixed voltage divider, other with variable | |
EP0822656B1 (de) | Schaltungsanordnung mit einem Operationsverstärker | |
DE2531475B2 (de) | Schaltungsanordnung mit einer steuerbaren impedanz | |
DE2950369C2 (de) | Schaltungsanordnung zur Verschiebung des Ausgangsstrombereich es eines Operationsverstärkers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
AK | Designated contracting states |
Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LI |
|
17P | Request for examination filed |
Effective date: 19950321 |
|
17Q | First examination report despatched |
Effective date: 19961119 |
|
GRAG | Despatch of communication of intention to grant |
Free format text: ORIGINAL CODE: EPIDOS AGRA |
|
GRAG | Despatch of communication of intention to grant |
Free format text: ORIGINAL CODE: EPIDOS AGRA |
|
GRAH | Despatch of communication of intention to grant a patent |
Free format text: ORIGINAL CODE: EPIDOS IGRA |
|
GRAH | Despatch of communication of intention to grant a patent |
Free format text: ORIGINAL CODE: EPIDOS IGRA |
|
GRAA | (expected) grant |
Free format text: ORIGINAL CODE: 0009210 |
|
AK | Designated contracting states |
Kind code of ref document: B1 Designated state(s): AT BE CH DE FR GB IT LI |
|
REF | Corresponds to: |
Ref document number: 164692 Country of ref document: AT Date of ref document: 19980415 Kind code of ref document: T |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: NV Representative=s name: SIEMENS SCHWEIZ AG Ref country code: CH Ref legal event code: EP |
|
REF | Corresponds to: |
Ref document number: 59405569 Country of ref document: DE Date of ref document: 19980507 |
|
ET | Fr: translation filed | ||
ITF | It: translation for a ep patent filed |
Owner name: STUDIO JAUMANN P. & C. S.N.C. |
|
GBT | Gb: translation of ep patent filed (gb section 77(6)(a)/1977) |
Effective date: 19980603 |
|
PLBE | No opposition filed within time limit |
Free format text: ORIGINAL CODE: 0009261 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT |
|
26N | No opposition filed | ||
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: AT Payment date: 20010816 Year of fee payment: 8 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: BE Payment date: 20010919 Year of fee payment: 8 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: CH Payment date: 20011207 Year of fee payment: 8 |
|
REG | Reference to a national code |
Ref country code: GB Ref legal event code: IF02 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: AT Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20020902 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: LI Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20020930 Ref country code: CH Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20020930 Ref country code: BE Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20020930 |
|
BERE | Be: lapsed |
Owner name: *SIEMENS A.G. Effective date: 20020930 |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: PL |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: GB Payment date: 20030827 Year of fee payment: 10 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: FR Payment date: 20030904 Year of fee payment: 10 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: GB Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20040902 |
|
GBPC | Gb: european patent ceased through non-payment of renewal fee |
Effective date: 20040902 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: FR Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20050531 |
|
REG | Reference to a national code |
Ref country code: FR Ref legal event code: ST |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: IT Payment date: 20100927 Year of fee payment: 17 |
|
REG | Reference to a national code |
Ref country code: DE Ref legal event code: R081 Ref document number: 59405569 Country of ref document: DE Owner name: LANTIQ DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE Effective date: 20110325 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: DE Payment date: 20110923 Year of fee payment: 18 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: DE Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20130403 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: IT Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20120902 |
|
REG | Reference to a national code |
Ref country code: DE Ref legal event code: R119 Ref document number: 59405569 Country of ref document: DE Effective date: 20130403 |