EP0052884A1 - Garde-temps comprenant une chaîne de diviseurs au rapport de division ajustable - Google Patents

Garde-temps comprenant une chaîne de diviseurs au rapport de division ajustable Download PDF

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EP0052884A1
EP0052884A1 EP81109870A EP81109870A EP0052884A1 EP 0052884 A1 EP0052884 A1 EP 0052884A1 EP 81109870 A EP81109870 A EP 81109870A EP 81109870 A EP81109870 A EP 81109870A EP 0052884 A1 EP0052884 A1 EP 0052884A1
Authority
EP
European Patent Office
Prior art keywords
chain
dividers
time
frequency
oscillator
Prior art date
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Withdrawn
Application number
EP81109870A
Other languages
German (de)
English (en)
Inventor
Mario Dellea
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SSIH Management Services SA
Original Assignee
SSIH Management Services SA
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Filing date
Publication date
Application filed by SSIH Management Services SA filed Critical SSIH Management Services SA
Publication of EP0052884A1 publication Critical patent/EP0052884A1/fr
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G3/00—Producing timing pulses
    • G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
    • G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G3/00—Producing timing pulses
    • G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
    • G04G3/027—Circuits for deriving low frequency timing pulses from pulses of higher frequency by combining pulse-trains of different frequencies, e.g. obtained from two independent oscillators or from a common oscillator by means of different frequency dividing ratios

Definitions

  • the invention relates to a timepiece comprising a low-frequency oscillator as a time base supplying a first chain of frequency dividers with adjustable division ratio for displaying the time and a high-frequency oscillator supplying a second chain of frequency dividers frequency.
  • a high-frequency crystal oscillator which, in order to reduce the current consumption, comprises a circuit equipped with a crystal oscillator low frequency, means for producing a correction signal which is used to control a programmable frequency divider and an electronic switch for periodically interrupting the high frequency quartz oscillator.
  • a high-frequency quartz oscillator of 1 MHz or more has a temperature and aging stability which is more favorable than that of a conventional low-frequency quartz oscillator at 32 kHz.
  • this high-frequency quartz oscillator with the frequency divider which is linked to it has a substantially higher current consumption, which requires frequent battery replacements.
  • the invention cited above proposes an oscillator which has all the advantages of a high-frequency oscillator but whose consumption does not exceed that shown by a low-frequency oscillator.
  • the cited publication uses an electronic switch which periodically activates (every 15 minutes) for a relatively short time (16 seconds) the HF oscillator.
  • the signals emitted by the HF and LF oscillators feed each of the secondary frequency dividers which each produce at their output a signal whose period is approximately 16 seconds. These two signals feed a beat generator, the output result of which corresponds to the difference existing between the LF period to be set and the HF reference period. This difference is then used to correct the division ratio of the main frequency divider.
  • a beat generator the output result of which corresponds to the difference existing between the LF period to be set and the HF reference period. This difference is then used to correct the division ratio of the main frequency divider.
  • every 15 minutes we question the division ratio of the main divider and, in the case where the frequency of the low-frequency oscillator has varied, we correct said division ratio by a signal from a learning circuit consisting of a beat generator.
  • the system whose operation has just been recalled has several drawbacks. The first is to require several secondary frequency dividers, which complicates the construction. Then to transform the signals from the HF and BF oscillators to produce a beat, instead of using them directly as they exist in binary form, which decreases the precision. Finally, that of not taking into consideration that, for cost price reasons, the HF quartz can be roughly adjusted around a nominal frequency, in which case means must be used to memorize the existing difference.
  • the present invention proposes to regulate the running of the timepiece comprising a frequency divider with the adjustable division ratio by adjustment means which appear in the claims.
  • Figure 1 shows how the timepiece object of the invention is arranged. It includes a low-frequency oscillator, generally with quartz crystal 1, which attacks via an inhibition circuit 2 a chain of frequency dividers 3. Inhibition circuit and chain of dividers together form a system with adjustable ratio. In known timepieces and if the frequency of the LF oscillator is of the order of 33 kHz, it will take fifteen divisors by two to obtain a frequency of 1 Hz at the display control output (1 s) to display the time (HMS). Here chain 3 is extended by ten additional dividers to provide additional outputs at 4.8 and 1024 seconds. Thus in the example given, the chain 3 totals twenty-five binary divisors.
  • the inhibition circuit 2 is controlled by blocks 4 and 18 which make it possible to suppress a certain proportion of the pulses supplied by the time base and thus to lower the command frequency of the actuating motor. display up to the desired value.
  • FIG. 1 also shows that the arrangement comprises, in addition to the oscillator BF, a second high-frequency oscillator 5, generally with quartz crystal, which, through a NOR gate 6, feeds a second chain of frequency dividers 7.
  • this second chain comprises eleven dividers by two and the HF oscillator is equipped with a quartz at 4 MHz.
  • the HF oscillator is capable of being engaged or triggered periodically by the line OS, that the NOR gate 6 receives on its second input a signal BL capable of blocking or unblocking the chain 7 and that said chain can be reset through the RC line.
  • the binary word that is found at the output of the chain 7 consists, in the example chosen, of eleven bits which can be transferred by line 8 into a first memory 9 when a transfer order Tt is given to said memory 9.
  • the signals OS, BL, RC and Tt come from a logic servo control circuit 10 itself controlled by signals 11 to 15 coming from the division chain 3.
  • the binary content memory 9 is used, during the normal running of the timepiece, to adjust the division ratio of the chain of dividers 3, either directly or indirectly via a comparison circuit 16 which compares the content of the first memory 9 with the content of a second memory 17.
  • a system is proposed according to the invention where the frequency controlled by a BF quartz is periodically controlled by a frequency controlled by an HF quartz more stable in temperature. Means are implemented so that outside of the control periods the HF circuits are triggered.
  • a period controlled by the frequency is measured, by means of reference pulses generated by the HF oscillator or quartz. BF to be corrected. The difference is measured by counting the number of reference pulses contained in the period to be corrected.
  • the division chain on which the measurement is made is not the one whose value must be corrected, but the reference measured by means of a false period.
  • the system which is the subject of the invention requires a BF oscillator which is the time base used for displaying the time for which it is a question of correcting the imprecision and an HF oscillator which serves to reference for. making this correction.
  • the total adjustment period (inhibition) in seconds will last 2 d2 / f (BF) min.
  • the same measurement cycle will start again at time t 6 where the duration t 6 - t 0 (1024 s) is found to represent the control cycle.
  • the signals OS, RC, BL and Tt come from the logic circuit of the servo control 10 and are the result of the combination of the signals fa, fm, fos, f R o and ft coming of the BF 3 chain. These are represented at the top of the diagram in FIG. 2.
  • Figure 3 shows a possible arrangement to achieve this combination.
  • the diagram presented consists of elementary logic circuits: inverters, NOR and NAND gates, flip-flop, which form the content of block 10 shown in FIG. 1. It contains the signals fa, fm, fos, f R o and ft applied to the respective inputs 15, 14, 13, 12 and 11.
  • Those skilled in the art will understand, without explanations being given here, how the arrangement of the various logic circuits is made to reach the signals RC, BL, OS and Tt present at the output of the block.
  • the inhibition period is determined by the signal fi (whose duty cycle is 1) from the chain 3 and acting on the inhibition command 18 as shown in Figure 1.
  • the inhibition is executed when this signal is in state 0, which is the case for only half a period.
  • At the start of the other half-period during which no other inhibition takes place periodically corresponds the start of a control period fa which is also the start of a measurement. This coincidence is automatic because the inhibition signal fi is generated by the same division chain 3 which also generates the servo signal fa.
  • FIG. 4 shows what happens during the duration of the period to be corrected. This period, originating from the chain B F , begins at time t l as soon as the signal BL goes to state 0 and stops at time t 2 as soon as said signal returns to state 1. From time t l , the HF chain starts to count the pulses emitted by the HF oscillator.
  • FIG. 4 shows the signals present at the output (HF 1 to HF 5 ) of five successive dividers of the HF chain (which normally includes eleven in the example cited here). To make the diagram explicit, it will be understood that it was necessary to choose another time scale to represent in superposition the LF period (4 s) and the HF pulses whose lowest frequency, after eleven divisions, is still 4 kHz.
  • time t x At a certain time (time t x ), all the HF divisors are at 0 and this before the period to be corrected BL is over. This is due to the fact that an HF quartz with more distant tolerances (for example + 140 to + 4140 ppm) has been chosen than the tolerances for BF quartz (for example +60 to + 100 ppm). From this instant t x , the HF chain will start a counting cycle again, which will be interrupted at time t 2 . At this moment, the logical state of all the HF divisors is a measure of the difference separating the moment (t x ) when all the HF divisors have passed through 0 and that when the period to be corrected ends (t 2 ). In the figure, the five dividers shown have the binary value 00110 when the chain counting stops. This value is temporarily retained by the chain 7 before being transferred by the line 8 from time t 3 to the first memory 9, as shown in FIG. 2.
  • the HF oscillator delivers an exact nominal frequency.
  • the BF - HF difference could be used to act directly on the inhibition control circuit 4, as is proposed by the Swiss inventories cited above.
  • the output of the memory 17 has a binary value which is expressed with bits of weight identical to those from the first memory 9. It is therefore possible to compare the difference BF - HF with the HF difference - Nom. in a subtractor circuit 16 so as to obtain a binary signal at the output of the subtractor which represents the difference BF - Nom. to act on the inhibition control circuit 4.

Abstract

Le garde-temps comprend un oscillateur basse-fréquence (1) comme base de temps alimentant une première chaîne de diviseurs de fréquence (3) à rapport de division ajustable pour afficher le temps et un oscillateur haute-fréquence (5) alimentant une seconde chaîne de diviseurs de fréquence (7). Pendant une période prédéterminée réputée inexacte fournie par la première chaîne (3), on compte un nombre d'impulsions de référence délivrées par la seconde chaîne (7) de façon à produire une valeur binaire (BF - HF) qui représente l'écart de marche de la première chaîne par rapport à la référence. Cette valeur est transférée dans une mémoire (9) pour corriger soit directement soit indirectement le rapport de division du premier diviseur (3). L'invention propose un oscillateur qui présente tous les avantages de stabilité d'un oscillateur haute-fréquence mais avec une consommation qui excède peu celle d'un oscillateur basse-fréquence.

Description

  • L'invention a pour objet un garde-temps comprenant un oscillateur basse-fréquence comme base de temps alimentant une première chaîne de diviseurs de fréquence à rapport de division ajustable pour afficher le temps et un oscillateur haute-fréquence alimentant une seconde chaîne de diviseurs de fréquence.
  • Un tel arrangement est connu de la publication EP 0 015 873. Dans cette publication, il est revendiqué un oscillateur à quartz haute-fréquence qui, dans le but d'abaisser la consommation de courant, comprend un circuit équipé d'un oscillateur à quartz basse-fréquence, des moyens pour produire un signal de correction qui sert à commander un diviseur de fréquence programmable et un interrupteur électronique pour interrompre périodiquement l'oscillateur à quartz haute-fréquence.
  • On sait en effet qu'un oscillateur à quartz haute-fréquence de 1 MHz ou plus présente une stabilité en température et au vieillissement qui est plus favorable que celle d'un oscillateur à quartz basse-fréquence conventionnel à 32 kHz. Par contre, cet oscillateur à quartz haute-fréquence avec le diviseur de fréquence qui lui est lié présente une consommation de courant substantiellement plus élevée, ce qui exige de fréquents remplacements de la batterie. Ainsi, l'invention citée ci-dessus propose un oscillateur qui présente tous les avantages d'un oscillateur à haute-fréquence mais dont la consommation n'excède pas celle montrée par un oscillateur à basse-fréquence. Pour y parvenir, la publication citée fait appel à un interrupteur électronique qui enclenche périodiquement (toutes les 15 minutes) pendant un temps relativement court (16 secondes) l'oscillateur HF. Les signaux émis par les oscillateurs HF et BF alimentent l'un et l'autre des diviseurs de fréquence secondaires qui produisent chacun à leur sortie un signal dont la période vaut environ 16 secondes. Ces deux signaux alimentent un générateur à battement dont la résultante de sortie correspond à l'écart existant entre la période BF à régler et la période HF de référence. Cet écart est alors utilisé pour corriger le rapport de division du diviseur de fréquence principal. Ainsi, dans ce système, toutes les 15 minutes on remet en cause le rapport de division du diviseur principal et, dans le cas où la fréquence de l'oscillateur basse-fréquence a varié, on corrige ledit rapport de division par un signal issu d'un circuit d'apprentissage constitué par un générateur de battement.
  • Le système dont on vient de rappeler le fonctionnement présente plusieurs inconvénients. Celui d'abord de nécessiter plusieurs diviseurs de fréquence secondaires, ce qui complique la construction. Celui ensuite de transformer les signaux issus des oscillateurs HF .et BF pour produire un battement, au lieu de les utiliser directement tels qu'ils existent sous forme binaire, ce qui diminue la précision. Celui enfin de ne pas prendre en considération que, pour des raisons de prix de revient, le quartz HF peut être ajusté grossièrement autour d'une fréquence nominale, cas dans lequel des moyens doivent être mis en oeuvre pour mémoriser l'écart existant.
  • Tout en évitant les inconvénients ci-dessus, la présente invention propose de régler la marche du garde-temps comprenant un diviseur de fréquence au rapport de division ajustable par des moyens de réglage qui apparaissent dans les revendications.
  • L'invention sera mieux comprise à la lumière de la description qui suit et des dessins qui représentent à titre d'exemple un mode de réalisation permettant le réglage de la marche du garde-temps.
    • La figure 1 est un schéma de principe du système de réglage du garde-temps selon l'invention.
    • La figure 2 est un diagramme explicatif du fonctionnement du circuit logique de commande d'asservissement qui apparaît en figure 1.
    • La figure 3 est un schéma détaillé de la logique de commande d'asservissement telle qu'elle apparaît au bloc 10 de la figure 1.
    • La figure 4 est un diagramme montrant le comportement de la chaîne de diviseurs HF pendant une période de réglage BF.
  • La figure 1 montre comment est arrangé le garde-temps objet de l'invention. Il comprend un oscillateur basse-fréquence, généralement à cristal de quartz 1, qui attaque par l'intermédiaire d'un circuit d'inhibition 2 une chaîne de diviseurs de fréquence 3. Circuit d'inhibition et chaîne de diviseurs forment ensemble un système à rapport ajustable. Dans les garde-temps connus et si la fréquence de l'oscillateur BF est de l'ordre de 33 kHz, il faudra quinze diviseurs par deux pour obtenir à la sortie de commande de l'affichage (1 s) une fréquence de 1 Hz pour afficher le temps (HMS). Ici la chaîne 3 est prolongée de dix diviseurs supplémentaires pour fournir les sorties supplémentaires à 4,8 et 1024 secondes. Ainsi dans l'exemple donné, la chaîne 3 totalise vingt-cinq diviseurs binaires. A l'entrée de la chaîne 3, le circuit d'inhibition 2 est commandé par les blocs 4 et 18 qui permettent de supprimer une certaine proportion des impulsions fournies par la base de temps et d'abaisser ainsi la fréquence de commande du moteur actionnant l'affichage jusqu'à la valeur désirée.
  • Cette technique est connue; elle a été suffisamment expliquée par exemple dans les exposés d'inventions CH 534 913 , 554 015 et 570 651 pour qu'il ne soit pas nécessaire d'y revenir ici. On rappellera cependant que l'ajustement par rétroaction sur un circuit d'inhibition ou sur le diviseur de fréquence ne nécessite plus l'ajustement mécanique de la base de temps et la stabilité de l'ensemble n'est plus affectée puisqu'on peut se passer d'un trimmer de réglage.
  • La figure 1 montre encore que l'arrangement comprend, outre l'oscillateur BF un second oscillateur à haute-fréquence 5, généralement à cristal de quartz, qui, à travers une porte NOR 6, alimente une seconde chaîne de diviseurs de fréquence 7. Dans l'exemple, cette seconde chaîne comprend onze diviseurs par deux et l'oscillateur HF est équipé d'un quartz à 4 MHz. La figure montre également que l'oscillateur HF est susceptible d'être enclenché ou déclenché périodiquement par la ligne OS, que la porte NOR 6 reçoit sur sa seconde entrée un signal BL susceptible de bloquer ou de débloquer la chaîne 7 et que ladite chaîne peut être remise à zéro par l'intermédiaire de la ligne RC. Le mot binaire que l'on trouve à la sortie de la chaîne 7 se compose, dans l'exemple choisi, de onze bits qui peuvent être transférés par la ligne 8 dans une première mémoire 9 lorsqu'un ordre de transfert Tt est donné à ladite mémoire 9.
  • Les signaux OS, BL, RC et Tt sont issus d'un circuit logique de commande d'asservissement 10 lui-même commandé par des signaux 11 à 15 issus de la chaîne de division 3. Comme cela apparaîtra par la suite, le contenu binaire de la mémoire 9 est exploité, lors de la marche normale du garde-temps, pour ajuster le rapport de division de la chaîne de diviseurs 3, soit directement, soit indirectement par l'intermédiaire d'un circuit de comparaison 16 qui compare le contenu de la première mémoire 9 avec le contenu d'une seconde mémoire 17.
  • Dans le but d'améliorer la précision du garde-temps, sans augmenter sa consommation, on propose selon l'invention un système où la fréquence pilotée par un quartz BF est périodiquement asservie à une fréquence pilotée par un quartz HF plus stable en température. Des moyens sont mis en oeuvre pour qu'en dehors des périodes d'asservissement les circuits HF soient déclenchés.
  • Dans le brevet CH 570 651, déjà cité ci-dessus, on compte les impulsions de la fréquence à corriger pendant une période étalon extérieure à la montre. Comme ici, on désire que ce signal étalon soit intérieur à la montre, on pourrait envisager de remplacer l'étalon externe par un étalon interne fourni par un quartz HF. Cependant, comme la précision de réglage est proportionnelle au nombre d'impulsions comptées durant la période étalon, cette dernière serait longue pour une fréquence à régler basse. Il s'en suivrait donc que la durée de fonctionnement de l'oscillateur HF et des diviseurs qui le suivent serait beaucoup trop longue et aurait pour conséquence une consommation exagérée pour la précision de réglage considérée. Par exemple et pour fixer les idées, si l'on désire discerner un écart de fréquence de 0,06 ppm ou 1 / 224 (ce qui permet une précision de marche de 31,1 - 106 secondes/année x 0,06 - 10-6 = 1,86 secondes/année), il faudra compter 224 impulsions de référence. Or, si c'est le nombre de cycles de l'oscillateur BF (32 kHz = 215) qui est mesuré pendant la période de référence fournie par l'oscillateur HF, la mesure va durer 2 24 / 215 '= 512 secondes. Si on admet, d'autre part, que la consommation de l'oscillateur HF plus celle de la chaîne de division est de l'ordre de 15 fA (oscillateur seul 5 pA) et que l'on néglige dans ce cas la consommation due au temps de démarrage de l'oscillateur (environ 2 s), l'augmentation de la consommation moyenne occasionnée seulement par le système de mesure et pour une période d'asservissement de 1024 s sera de
    Figure imgb0001
    ce qui est incompatible avec une durée de vie raisonnable de la pile.
  • Selon l'invention et pour réduire le temps de fonctionnement des circuits HF, on mesure, au moyen d'impulsions de référence générées par l'oscillateur ou quartz HF, une période pilotée par la fréquence BF à corriger. L'écart se mesure en comptant le nombre d'impulsions de référence contenues dans la période à corri ger. En d'autres termes , la chaîne de divison sur laquelle s'effectue la mesure n'est pas celle dont il faut corriger la valeur, mais la référence mesurée au moyen d'une période fausse. En reprenant l'exemple donné à l'alinéa précédent et pour la même précision exigée de 0,06 ppm, on va mesurer pendant une période BF fausse un nombre de cycles de référence fournis par un quartz HF (par exemple 4 MHz = 2 22) et la mesure va durer 224 / 222 = 4 secondes. En admettant la même période d'asservissement de 1024 s, les mêmes consommations de 5 µA pour l'oscillateur HF seul, de 15 µA pour les circuits HF et un temps de démarrage de 2 s pour l'oscillateur, l'augmentation de la consommation moyenne occasionnée par le système de mesure sera réduite à
    Figure imgb0002
    ce qui est parfaitement acceptable. En fait, le gain théorique sur la consommation se trouve être dans le rapport des fréquences en présence soit f(HF) / f(BF), ici égal à 4 - 106 / 32 - 104 = 128, alors que le gain réel n'est que de 7,5 / 0,068 = 110 car on doit tenir compte de la consommation de l'oscillateur HF pendant son temps de démarrage.
  • On l'a vu, le système objet de l'invention, exige un oscillateur BF qui est la base de temps utilisée pour l'affichage de l'heure dont il s'agit de corriger l'imprécision et un oscillateur HF qui sert de référence pour.effectuer cette correction. Chacun des oscillateurs est suivi d'une chaîne de diviseurs de fréquence et l'on considère ici un système de correction purement digital. Si l'on désigne par X (en ppm) l'écart de fréquence totale présenté par l'oscillateur BF et par Y (en ppm) la précision désirée, le nombre de pas de réglage nécessaires N1 sera de N1 = X / Y. Le nombre de bits nécessaires pour réaliser ces pas sera de d1 = log2N1, dl donnant le nombre d'étages diviseurs de la chaîne HF.En ce qui concerne la période de réglage, le nombre de pas N2 à considérer pour qu'un pas ait Y ppm sera de N2 = 1 / Y et le nombre de bits nécessaires, représentant le nombre d'étages diviseurs de la chaîne BF sera de d2 = log2N2. Enfin, si l'on désigne par f(BF)min la fréquence la plus basse que peut présenter l'oscillateur BF, la période totale de réglage (inhibition) en secondes va durer 2d2 / f(BF)min. Une application à un exemple concret des relations qui viennent d'être données sera exposée plus loin.
  • On se reportera maintenant au diagramme de la figure 2 qui explique le fonctionnement du système. La chaîne 3 délivre à la sortie de son dernier diviseur un signal d'asservissement fa qui est émis par exemple toutes les dix-sept minutes (1024 s). Chaque cycle d'asservissement fa débute par un cycle de mesure fm qui se décompose en cinq phases successives (voir lignes des temps t du diagramme) :
    • 1) Au temps t0, l'oscillateur HF est mis en marche (signal OS) pendant une durée t1- t0 assez longue pour permettre sa stabilisation (2 s).
    • 2) Au temps tl, la chaîne de division HF est débloquée (signal BL) en même temps que lui est supprimée sa remise à zéro (signal RC). Dès cet instant tl, on procède à la mesure proprement dite en comptant le nombre d'impulsions de référence délivrées par la chaîne HF et ceci pendant une période prédéterminée t2-t1 fournie par le diviseur BF (4 s).
    • 3) A la fin de ladite période prédéterminée, au temps t2, on b1 oque les diviseurs HF (signal BL) et on stoppe l'oscillateur HF (signal OS).
    • 4) Après un court laps de temps de durée t3 - t2 (30 us) qui tient compte du temps de propagation de l'effet de blocage, on transfert au temps t3 le contenu des diviseurs HF dans la première mémoire 9 (signal Tt) pendant une durée t4 - t3 (60 µs).
    • 5) Enfin, après une courte durée de sécurité t5 - t4 (30 µs), on remet à zéro la chaîne HF au temps t5 (signal RC).
  • Le même cycle de mesure recommencera au temps t6 où la durée t6 - t0 (1024 s) se trouve représenter le cycle d'asservissement.
  • Les valeurs en secondes données ci-dessus entre parenthèses sont un exemple et ne limitent pas la portée de l'invention pour laquelle d'autres valeurs pourraient être choisies sans pour autant s'écarter de l'objet de l'invention. La même remarque vaut pour certaines valeurs chiffrées qui seront données par la suite.
  • Comme le montre la figure 1, les signaux OS, RC, BL et Tt sont issus du circuit logique de la commande d'asservissement 10 et sont le résultat de la combinaison des signaux fa, fm, fos, fRo et ft en provenance de la chaîne BF 3. Ces derniers sont représentés en tête du diagramme de la figure 2.
  • La figure 3 montre un arrangement possible pour réaliser cette combinaison. Le schéma présenté se compose de circuits logiques élémentaires : inverseurs, portes NOR et NAND, flip-flop, qui forment le contenu du bloc 10 montré en figure 1. On y trouve les signaux fa, fm, fos, fRo et ft appliqués aux entrées 15, 14, 13, 12 et 11 respectives. L'homme du métier comprendra, sans que des explications soient données ici, comment l'agencement des divers circuits logiques est fait pour parvenir aux signaux RC, BL, OS et Tt présents à la sortie du bloc. En plus des cycles fa et fm dont il a été question plus haut, on trouve le signal fos (4 s) qui représente le cycle de démarrage de l'oscillateur HF et les fréquences fRo (8 kHz) et ft (16 kHz) qui assurent les temps de transfert (60 µs) et de sécurité (30 µs).
  • On comprend qu'il est nécessaire, pendant la mesure des impulsions de référence, d'empêcher toute inhibition. Pour ce faire, la période d'inhibition est déterminée par le signal fi (dont le rapport cyclique est de 1) en provenance de la chaîne 3 et agissant sur la commande d'inhibition 18 comme le montre la figure 1. L'inhibition est exécutée quand ce signal est à l'état 0, ce qui est le cas pendant une demi-période seulement. Au début de l'autre demi-période pendant laquelle aucune autre inhibition n'a lieu, correspond périodiquement le début d'une période d'asservissement fa qui est aussi le début d'une mesure. Cette coïncidence est automatique du fait que le signal d'inhibition fi est généré par la même chaîne de division 3 qui génère aussi le signal d'asservissement fa.
  • Pour illustrer ce qui vient d'être dit, on prendra maintenant un cas pratique. On utilise un quartz BF dont la fréquence la plus basse est de 215 = 32'768 Hz. A cela s'ajoutent les tolérances usuelles comme par exemple la précision d'usinage, le vieillissement et la dérive due à la température qui totalisent 115 ppm. Si on désire une précision de 0,06 ppm (ce qui, on l'a vu plus haut, autorise une précision de marche de 1,86 secondes/année), le nombre de pas de réglage nécessaires N1 sera de N1 = 115 / 0,06 ≅ 1900. Pour réaliser ces pas, le nombre de bits nécessaires sera de d1 = log2 1900 = 11 qui est le nombre de diviseurs de la chaîne HF. En ce qui concerne la période de réglage, le nombre de pas à considérer pour qu'un pas ait 0,06 ppm sera de N2 = 1 / 0,06 - 10-6 = 16,6 - 106 et le nombre de diviseurs de la chaîne BF sera de d2 = log2 16,6 . 106 = 24. Enfin, puisque la fréquence la plus basse présentée par l'oscillateur BF est de 215 Hz, la période totale d'inhibition va durer 224 / 215 = 512 secondes. Aux vingt- quatre diviseurs de la chaîne 3,nécessaires au fonctionnement du sys- tème (le signal émis par le vingt-quatrième agissant sur la commande d'inhibition 18), s'en ajoute un vingt-cinquième (1024 s) qui toutes les dix-sept minutes fait redémarrer un cycle d'asservissement.
  • Le diagramme de la figure 4 montre ce qui se passe pendant la durée de la période à corriger. Cette période, issue de la chaîne BF, commence au temps tl dès que le signal BL passe à l'état 0 et s'arrête au temps t2 dès que ledit signal revient à l'état 1. Dès l'instant tl, la chaîne HF se met à compter les impulsions émises par l'oscillateur HF. On a représenté sur la figure 4 les signaux présents à la sortie (HFl à HF5) de cinq diviseurs successifs de la chaîne HF (qui en comporte normalement onze dans l'exemple cité ici). Pour rendre le diagramme explicite, on comprendra qu'il a fallu choisir une autre échelle des temps pour représenter en superposition la période BF (4 s) et les impulsions HF dont la fréquence la plus basse, après onze divisions, est encore de 4 kHz. A un certain moment (temps tx), tous les diviseurs HF se trouvent à 0 et ceci avant que la période à corriger BL soit terminée. Ceci est dû au fait qu'on a choisi un quartz HF aux tolérances plus éloignées (par exemple + 140 à + 4140 ppm) que les tolérances du quartz BF (par exemple +60 à + 100 ppm). A partir de cet instant tx, la chaîne HF va recommencer un cycle de comptage, lequel sera interrompu au temps t2. A ce moment, l'état logique de tous les diviseurs HF est une mesure de l'écart séparant le moment (tx) où tous les diviseurs HF ont passé par 0 et celui où se termine la période à corriger (t2). Dans la figure, les cinq diviseurs représentés possèdent la valeur binaire 00110 lors de l'arrêt du comptage de la chaîne. Cette valeur est retenue momentanément par la chaîne 7 avant d'être transférée par la ligne 8 à partir du temps t3 dans la première mémoire 9, comme cela ressort de la figure 2.
  • On dispose maintenant à la sortie de la mémoire 9 d'une valeur binaire correspondante à l'écart entre la période BF à corriger et la période HF de référence. On appellera cette valeur écart BF - HF.
  • Théoriquement, on pourrait imaginer que l'oscillateur HF délivre une fréquence nominale exacte. Dans ce cas, l'écart BF - HF pourrait être mis à profit pour agir directement sur le circuit de commande d'inhibition 4, comme cela est proposé par les exposés d'inventions suisses cités plus haut.
  • En réalité, quels que soient les moyens qu'on prenne pour ajuster le quartz HF le plus près possible de sa fréquence nominale, il subsistera toujours-une différence entre cette valeur nominale et la valeur réelle. Par ailleurs, pour simplifier les opérations de fabrication, on peut même penser utiliser des quartz HF très grossièrement ajustés. Dans ce cas, on propose de les grouper par catégories. Pour chacune de ces catégories, on mesure l'écart entre la valeur réelle produite par le second diviseur et la valeur nominale que produirait ledit second diviseur s'il était alimenté par un signal de fréquence nominale. Cette différence ou valeur étalon qu'on appellera écart HF - Nom. est introduite une fois pour toutespar la ligne 19 dans une seconde mémoire 17 (qui peut être une mémoire non volatile, si l'on désire garder son information lors d'un changement de pile). On s'arrange pour que la sortie de la mémoire 17 présente une valeur binaire qui soit exprimée avec des bits de poids identiques à ceux issus de la première mémoire 9. Il est dès lors possible de comparer l'écart BF - HF avec l'écart HF - Nom. dans un circuit soustracteur 16 de façon à obtenir un signal binaire à la sortie du soustracteur qui représente l'écart BF - Nom. pour agir sur le circuit de commande d'inhibition 4.
  • On est ainsi parvenu à régler avec précision la marche du garde-temps. Ce réglage se fait périodiquement et automatiquement grâce à des moyens qui sont internes au garde-temps. Aucune intervention extérieure n'est nécessaire sauf naturellement celle qui consiste, lors de la fabrication de la montre, à mémoriser une fois pour toutesl'écart existant entre le quartz HF choisi et la fréquence nominale que devrait donner ce quartz.
  • On remarquera que le système décrit est applicable à n'importe quel type d'oscillateur. Dans le cas où la dérive de l'oscillateur BF serait plus importante que celle donnée par un quartz (ici 115 ppm), il suffirait d'augmenter le nombre de diviseurs de la chaîne HF. Dans l'état actuel de la technique cependant, on pourrait difficilement envisager un oscillateur HF autre que celui dont la fréquence de référence serait donnée par un quartz.

Claims (7)

1. Garde-temps comprenant un oscillateur basse-fréquence (1) comme base de temps alimentant une première chaîne (3) de diviseurs de fréquence à rapport de division ajustable pour afficher le temps et un oscillateur haute-fréquence (5) alimentant une seconde chaîne (7) de diviseurs de fréquence, caractérisé par le fait que, périodiquement, des moyens d'asservissement sont mis en fonction pour compter sous forme binaire, pendant une période prédéterminée (BL) fournie par la première chaîne de diviseurs, un nombre d'impulsions de référence délivrées par la seconde chaîne de diviseurs pour produire une valeur binaire (BF - HF) représentant l'écart de marche de la première chaîne par rapport à une référence, ladite valeur étant transférée dans une première mémoire (9) pour corriger, lors de la marche normale du garde-temps, le rapport de division de ladite première chaîne de diviseurs.
2. Garde-temps selon la revendication 1, caractérisé par le fait que la première chaîne de diviseurs comporte un circuit d'inhibition (2) sur lequel agit ladite valeur binaire (BF - HF) pour ajuster son rapport de division.
3. Garde-temps selon la revendication 1, caractérisé par le fait que ladite valeur binaire (BF - HF) est comparée à une valeur étalon (HF - Nom.) contenue dans une seconde mémoire (17), le résultat de la comparaison (BF - Nom.) agissant sur la première chaîne (3) de diviseurs pour corriger son rapport de division.
4. Garde-temps selon la revendication 3, caractérisé par le fait que ladite comparaison est effectuée dans un circuit soustracteur (16).
5. Garde-temps selon la revendication 3, caractérisé par le fait que l'ocillateur haute-fréquence (5) produit un signal réel ajusté grossièrement autour d'une fréquence nominale et que la valeur étalon (HF - Nom.) contenue dans la seconde mémoire comporte la valeur binaire de l'écart entre la valeur réelle produite par la seconde chaîne de diviseurs et la valeur nominale que produirait ladite seconde chaîne de diviseurs si elle était alimentée par un signal de fréquence nominale.
6. Garde-temps selon la revendication 1, caractérisé par le fait que les moyens d'asservissement comprennent un circuit logique de commande (10) dont les entrées (11 à 15) sont connectées à certaines sorties (fa, fm, fos, fRo, ft) de la première chaîne de diviseurs, choi- sies pour assurer, dans un ordre établi, la mise en marche ou l'arrêt de l'oscillateur haute-fréquence, le blocage ou le déblocage de la seconde chaîne de diviseurs, la remise à zéro de ladite seconde chaîne et le transfert de ladite valeur binaire dans la première mémoire.
7. Garde-temps selon la revendication 6, caractérisé par le fait que les moyens d'asservissement sont arrangés pour parcourir un cycle s'étendant du temps t0 au temps t6 dans lequel, au temps to, correspondant à l'état zéro de tous les diviseurs composant la première chaîne (3), l'oscillateur haute-fréquence est mis en marche (OS), au temps t1. la seconde chaîne (7) de diviseurs est mise en fonction (BL) pour compter les impulsions de référence délivrées par l'oscillateur haute-fréquence (5) pendant une durée prédéterminée t2 - tl fournie par la première chaîne de diviseurs, au temps t2 la seconde chaîne de diviseurs est bloquée (BL) en même temps qu'est arrêté (OS) l'oscillateur haute-fréquence (5), au temps t3 le contenu de la seconde chaîne (7) de diviseurs est transféré (Tt) dans la première mémoire (9) pendant une durée t4 - t3, au temps t5 la seconde chaîne (7) de diviseurs est mise à zéro (Rc) et au temps t6 le même cycle recommence.
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