EP0044021A1 - Aus MIS-Feldeffekttransistoren bestehender elektrischer Widerstand für integrierte Halbleiterschaltungen - Google Patents

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EP0044021A1
EP0044021A1 EP81105267A EP81105267A EP0044021A1 EP 0044021 A1 EP0044021 A1 EP 0044021A1 EP 81105267 A EP81105267 A EP 81105267A EP 81105267 A EP81105267 A EP 81105267A EP 0044021 A1 EP0044021 A1 EP 0044021A1
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EP
European Patent Office
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resistor
effect transistors
transistors
field
voltage
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EP81105267A
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Klaus-Dieter Dipl.-Phys. Bigall
Heimbert Dipl.-Ing. Irmer
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Siemens AG
Original Assignee
Siemens AG
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the invention relates to an at least two monoli - thisch combined MIS field effect transistors existing electrical resistance for semiconductor integrated circuits, in which the resistor-forming field effect transistors fabricated simultaneously and in terms of their source-drain paths are connected in series and in which, finally, the gates of the resistor forming field effect transistors are connected either to the source or to the drain of the relevant field effect transistor.
  • the task of the transistor chain known from DE-AS 24 35 606 is, in addition to a solution to the problem dealt with there, to achieve an increase in the linear operating range compared to a resistance - given only by a MOS field-effect transistor connected in the usual manner as a load resistor - another To solve the task of achieving independence of the resistance value from the current direction.
  • the present invention is intended to remedy this.
  • the MIS field effect transistors forming the resistor differ from one another with regard to the ratio of their channel width to their channel length.
  • the invention can be implemented both with transistors of the depletion type and with transistors of the enhancement type. However, when realizing a resistor according to the invention, it will be expedient to use only MIS field-effect transistors that match the type.
  • the field effect transistors of the transistor chain forming the resistor which are created by identical manufacturing processes, differ from one another only in relation to their channel length L and their channel width W. . distinguish from each other.
  • no different manufacturing steps are required, but only a corresponding configuration of the area of the masks respectively required for the overall circuit in the individual method steps for the respective MIS field effect transistor.
  • the further object of the invention is now that the resistance chain e.g. 2 or 3 forming resistors with respect to the values of their ratio W / L so that the independence of the resistance value from the current direction is guaranteed even for a longer transistor chain.
  • the solution to this problem is discussed after considering Figures 1 to 4.
  • MOS resistors are often required for analog circuits in which the greatest possible independence of the resistance value from the voltage acting on the resistor is sought. This applies e.g. for the output stage of a monolithically integrated audio frequency divider, e.g. can use for electronic organs. The points essential for this are explained with reference to FIG. 1.
  • the output A of the audio frequency divider is simultaneously acted upon by a decoupling resistor R1 or R2 or R3 etc., each set to a specific value, by an electrical oscillation each representing one of the required audio frequencies. It should f1 / 2, the resistor R1 assigned frequency, f 2/2, the resistor R2 allocated frequency, etc. so that in general the resistance R ⁇ the frequency fy / assigned. 2
  • the frequency dividers FTy are acted upon by an oscillator at their inputs f v and are designed such that they deliver the respectively desired frequency f r / 2 to the respectively assigned impedance converter IWy, which then passes them on to the respectively assigned MOS resistor Rv.
  • the outputs of the MOS resistors R y provided are together at output A.
  • the signal amplitude at output A should be kept small by external circuit measures.
  • the decoupling resistors Ry realized as MOS resistors should not change as a function of the H / L voltages provided by the respectively assigned impedance converter IW v .
  • a change in the resistance value of the decoupling resistors is in principle due to the known substrate effect and is not easily avoidable by the usual means. It is therefore the object of the invention to compensate for the influence of the substrate effect on the resistance value of a monolithically integrated resistor consisting of MOS field-effect transistors (or more generally MIS field-effect transistors). This also solves the problem that the resistance value is independent of the polarity of the voltage acting on the resistor.
  • all transistors are designed either as enhancement type transistors or all transistors as depletion type transistors.
  • MOS field-effect transistors forming the resistor according to the invention can also be connected in the manner shown in FIG. 3.
  • two successive transistors T 1 , T2 or T 3 , T 4 or T 5 , T 6 are combined in such a way that their gate electrodes are connected to one another and also to the connected current-carrying connections of the two adjacent transistors are placed so that in one direction of the current flowing through the resistor and in the other direction of this current each half of the number of transistors provided with their source connection and the other half with their drain connection to the associated gate is laid.
  • the individual transistors must be matched to one another with regard to their W / L values in such a way that when this resistor R is used in a circuit according to Fig. 4 following condition is satisfied.
  • One connection of the resistor R is connected to a fixed potential U M , while the other connection can be connected alternately to a potential U1 and a potential U 2 via a switch S.
  • the potential U 1 can, for . B. by the potential U SS , the potential U 2 by the Operating potential U DD of the integrated MOS semiconductor circuit containing the MOS resistor (or vice versa).
  • the threshold voltage U T depends on the operating direction, since it also includes the substrate effect. It is therefore individually assigned to each of the transistors t i and must be determined on a case by case basis.
  • U T (t 1 ; 1) means the threshold voltage of the first transistor t 1 in the first mode
  • U T (t 1 ; 2) means the threshold voltage of the first transistor t 1 in the second mode.
  • U DS can be determined from the two equations (4) and (5) for the case that and the two threshold voltages are known.
  • the two threshold voltages U T (t 1 ; 1) and U T (t 1 ; 2) can be calculated as a function of the substrate control voltage.
  • ⁇ MS means the work function
  • Q S the charge density at the boundary between the semiconductor and the gate insulation
  • ⁇ F the Fermi level
  • ⁇ H the product of the relative DK of the semiconductor with the DK of the vacuum
  • q the elementary charge
  • N the doping concentration in Substrate
  • U B the substrate control voltage between the substrate and source of the transistor in question.
  • the size is C o given by the product divided by the thickness of the gate insulation from the (relative) DK of the gate insulation with the DK of the vacuum.
  • the first transistor t 1 With reference to the first operating mode, the first transistor t 1 according to (4) or abbreviated
  • the respectively associated values W i / L i are staggered, so that when the transistor chain is used as a resistor R in the circuit according to FIG. 4, the current in the one position of the switch S becomes equal to the current in the other position of the switch S.
  • the voltage U 1 - UM or UM - U 2 to be applied to the two ends of the chain is the sum of all voltages U SD (t i ), that is to say according to n where n is the number of transistors t i provided.
  • the predetermined current J D J D determines the W ratios.
  • Resistors R which each consist of a transistor chain according to FIG. 2 or FIG. 3, are excellently suitable for use in the circuit shown in FIG. 1 as soon as the (W / L) ratios of the transistors which follow one another in the chain are staggered in this way are that the effect of the substrate effect on the behavior of these resistors is compensated for in the manner described.

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Abstract

Aus hintereinandergeschalteten MOS-Feldeffekttransistoren bestehender elektrischer Widerstand für monolithisch integrierte Halbleiterschaltungen, bei dem das Verhältnis der jeweiligen Kanalweite zur zugehörigen Kanallänge der einzelnen Feldeffekttransistoren unterschiedlich ausgelegt ist.

Description

  • Die Erfindung betrifft einen aus mindestens zwei monoli- thisch zusammengefaßten MIS-Feldeffekttransistoren bestehenden elektrischen Widerstand für integrierte Halbleiterschaltungen, bei dem die den Widerstand bildenden Feldeffekttransistoren gleichzeitig hergestellt und bezüglich ihrer Source-Drain-Strecken hintereinander geschaltet sind und bei dem schließlich die Gates der den Widerstand bildenden Feldeffekttransistoren entweder mit der Source oder mit dem Drain des betreffenden Feldeffekttransistors verbunden sind.
  • In der DE-AS 24 35 606 (=VPA 74/1123) ist eine aus zwei gleichen MOS-Feldeffekttransistoren vom Verarmungstyp bestehende monolithische Schaltungskombination beschrieben, die dieser Definition genügtund bei der jeweils benachbarte Transistoren paarweise zusammengefaßt sind, indem die Gate-Elektroden der beiden Transistoren an einen gemeinsamen Schaltungspunkt zwischen dem Drain des einen Transistors und der Source des anderen Transistors gelegt sind. Aufgabe der aus der DE-AS 24 35 606 bekannten Transistorkette ist, neben einer Lösung der dort behandelte Aufgabe der Erzielung einer Vergrößerung des linearen Betriebsbereiches im Vergleich zu einem - lediglich durch einen in üblicher Weise als Lastwiderstand geschalteten MOS-Feldeffekttransistor gegebenen - Widerstand noch eine Lösung der Aufgabe zu geben, eine Unabhängigkeit des Widerstandswertes von der Stromrichtung zu erreichen.
  • Die in der DE-AS 24 35 606 angegebene Lösung der Aufgabe, eine Unabhängigkeit des Widerstandswertes der den betreffenden Widerstand bildenden Kombination hintereinander geschalteter MOS-Feldeffekttransistoren zu erreichen, genügt erfahrungsgemäß nicht in allen Fällen. Dies ist vor allem dann der Fall, wenn der Substrateffekt auf das Verhalten der beteiligten Feldeffekttransistoren von wesentlichem Einfluß ist und der Widerstand mehr als nur zwei hintereinander geschaltete MOS-Feldeffekttransistoren zur Realisierung des für den betreffenden Fall benötigten Widerstandswertes verlangt.
  • Hier soll nun die vorliegende Erfindung eine Abhilfe bringen.
  • Gemäß der Erfindung ist deshalb vorgesehen, daß'sich die den Widerstand bildenden MIS-Feldeffekttransistoren bezüglich des Verhältnisses ihrer Kanalweite zu ihrer Kanallänge voneinander unterscheiden.
  • Die Erfindung läßt sich sowohl mit Transistoren vom Verarmungstyp als auch mit Transistoren vom Anreicherungstyp realisieren. Jedoch wird man bei der Realisierung eines Widerstandes gemäß der Erfindung zweckmäßig nur bezüglich ihres Typs übereinstimmende MIS-Feldeffekttransistoren verwenden.
  • Damit ist erreicht, daß die durch identische Fertigungsprozesse entstandenen Feldeffekttransistoren der den Widerstand bildenden Transistorkette sich lediglich inbezug auf ihre Kanallänge L und ihre Kanalweite W von. .einander unterscheiden. Um aber die lateralen Abmessungen desstromführenden Kanals der einzelnen Transistoren im Sinne der Erfindung zu beeinflussen, bedarf es deshalb keiner unterschiedlichen Fertigungsschritte sondern lediglich eine entsprechende Ausgestaltung des dem betreffenden MIS-Feldeffekttransistor jeweils zugeordneten Bereiches der bei den einzelnen Verfahrensschritten für die Gesamtschaltung jeweils benötigten Masken.
  • Die weitere Aufgabe der Erfindung ist es nun, die die Widerstandskette z.B. gemäß Fig. 2 oder gemäß Fig. 3 bildendazWiderstände bezüglich der Werte ihres Verhältnisses W/L derart aufeinander abzustimmen, daß die Unabhängigkeit des Widerstandswertes von der Stromrichtung auch für eine längere Transistorkette gewährleistet ist. Auf die Lösung dieser Aufgabe wird im Anschluß an die Betrachtung der Figuren 1 bis 4 eingegangen.
  • Vielfach benötigt man MOS-Widerstände für Analogschaltungen, bei denen eine möglichst große Unabhängigkeit des Widerstandswertes von der den Widerstand beaufschlagenden Spannung angestrebt ist. Dies gilt z.B. für die Ausgangsstufe eines monolithisch integrierten Tonfrequenzteilers, wie man ihn z.B. für elektronische Orgeln einsetzen kann. Die hierfür wesentlichen Punkte werden anhand von Fig. 1 erläutert.
  • Der Ausgang A des Tonfrequenzteilers wird über je einen auf je einen speziellen Wert eingestellten Entkoppelwiderstand R1 bzw. R2 bzw. R3 usw. durch je eine je eine der benötigten Tonfrequenzen darstellende elektrische Schwingung gleichzeitig beaufschlagt. Dabei sei f1/2 die dem Widerstand R1 zugeteilte Frequenz, f2/2 die dem Widerstand R2 zugeteilte Frequenz usw. so daß allgemein dem Widerstand Rν die Frequenz fy/2 zugeordnet ist. Die Frequenzen fv/2 (ν = 1, 2,....n) werden jeweils von einem Frequenzteiler FTy geliefert, von denen die Frequenzteiler FT1, FT2 und FTn gezeichnet sind. Die Frequenzteiler FTy werden an ihren Eingängen fv gemeinsam durch einen Oszillator beaufschlagt und sind derart ausgelegt, daß sie die jeweils gewünschte Frequenz fr/2 an den jeweils zugeordneten Impedanzwandler IWy abgeben, der sie dann an den jeweils zugeordneten MOS-Widerstand Rvweitergibt. Die Ausgängeder vorgesehenen MOS-Widerstände Ry liegen gemeinsam am Ausgang A.
  • Zur Erzielung einer intermodulationsfreien Summenspannung am Ausgang A soll durch externe Schaltungsmaßnahmen die Signalamplitude am Ausgang A klein gehalten werden. Außerdem sollen sich die als MOS-Widerstände realisierten Entkopplungswiderstände Ry nicht in Abhängigkeit von der von dem jeweils zugeordneten Impedanzwandler IWv zur Verfügung gestellten H/L-Spannungen ändern. Eine Änderung des Widerstandswertes der Entkopplungswiderstände ist aber wegen des bekannten Substrateffekts prinzipiell bedingt und durch die üblichen Mittel nicht so ohne weiteres vermeidbar. Daher ist es die Aufgabe der Erfindung, den Einfluß des Substrateffekts auf den Widerstandswert eines aus MOS-Feldeffekttransistoren (oder allgemeiner MIS-Feldeffekttransistoren) bestehenden monolithisch integrierten Widerstandes zu kompensieren. Damit ist aber auch die Aufgabe gelöst, daß der Widerstandswert unabhängig von der Polung der den Widerstand beaufschlagenden Spannung wird.
  • Die einen Widerstand gemäß der Erfindung bildenden MOS-Transistoren können, wie aus Fig. 2 ersichtlich, derart hintereinander geschaltet sein, daß das Gate der einzelnen Widerstände t1, t2,......tn (im Beispielsfalle sind sechs Widerstände t1 - t6 gezeichnet) bei jedem der vorgesehenen Transistoren mit derselben stromführenden Elektrode des Transistors ti ( i = Nummer des betreffenden Transistors in der Kette) verbunden ist, so daß je nach Polung der den Widerstand beaufschlagenden Spannung entweder bei allen Transistoren ti das Gate mit der Source oder bei allen Transistoren ti das Gate mit dem Drain verbunden ist. Aufgrund der oben gegebenen Definition der Erfindung sind alle Transistoren entweder als Transistoren vom Anreicherungstyp oder alle Transistoren als Transistoren vom Verarmungstyp ausgebildet.
  • Die den Widerstand gemäß der Erfindung bildenden MOS-Feldeffekttransistoren können aber auch in der aus Fig. 3 ersichtlichen Weise geschaltet sein.
  • Bei der in Fig. 3 dargestellten Ausgestaltung sind jeweils zwei aufeinanderfolgende Transistoren T1,T2 bzw. T3, T4 bzw. T5,T6 derart zusammengefaßt, daß ihre Gate-elektroden miteinander verbunden und außerdem an die miteinander verbundenen stromführenden Anschlüsse der beiden benachbarten Transistoren gelegt sind, so daß in der einen Richtung des über den Widerstand fließenden Stromes als auch in der anderen Richtung dieses Stromes jeweils die Hälfte der Anzahl der vorgesehenen Transistoren mit ihrem Source-Anschluß und die andere Hälfte mit ihrem DrainAnschluß an das zugehörige Gate gelegt ist.
  • Bei einer Realisierung eines Widerstands gemäß der Erfindung gemäß Fig. 2, also einer"seriellen" Realisierung kann zweckmäßig eine fortlaufende Staffelung längs der Transistorkette bezüglich des Wertes von W/L angewedet werden. Diese Möglichkeit ist auch bei der antiseriellen Realisierung gemäß Fig. 3 gegeben. Hier kann man jedoch stattdessen lediglich die paarweise zusammengehörigen Transistoren bezüglich ihrer W/L-Werte so aufeinander abstimmen, daß bereits jedes einzelne Transistorpaar bezüglich seines Widerstandswertes unabhängig von der Stromrichtung wird.
  • Hat man nun einen-aus einer Kette hintereinandergeschalteter MOS-Feldeffekttransistoren entsprechend Fig. 2 oder Fig. 3 aufgebauten Widerstand, so muüssen die einzelnen Transistoren bezüglich ihrer W/L-Werte derart aufeinander abgestimmt sein, daß beim Einsatz dieses Widerstandes R in einer Schaltung gemäß Fig. 4 folgende Bedingung
    Figure imgb0001
    erfüllt ist. Dabei liegt der eine Anschluß des Widerstands R an einem Festpotential UM, während der andere Anschluß über einen Schalter S abwechselnd an ein Potential U1 und ein Potential U2 anschaltbar ist. Das Potential U1 kann z.B. durch das Potential USS, das Potential U2 durch das Betriebspotential UDD der den MOS-Widerstand enthaltenden integrierten MOS-Halbleiterschaltung (oder umgekehrt) gegeben sein. Wegen (1) liegt das Festpotential UM ge-nau in der Mitte zwischen den beiden Potentialen U1 und U2. Liegt nun das Potential U1 am Widerstand R, so hat man den Strom J1 = (U1 - UM)/R. Ist anderseits das Potential U2 an den Widerstand R geschaltet, so hat man den Strom J2 = (UM - U2)/R, wobei R den jeweiligen Wert des Widerstands bezeichnet. Es soll nun J1 = - J2 gelten, was nur dann der Fall sein kann, wenn der Wert des Widerstands R in beiden Fällen gleich ist.
  • Um nun die hierfür erforderlichen Bedingungen zu ermitteln, wird auf die in Fig. 2 dargestellte Schaltung des Widerstandes R hingewiesen.
  • Für den über den Drainanschluß des einzelnen Transistors ti fließenden Strom JD gelten, je nach Richtung-des Stroms, zwei unterschiedliche Beziehungen, die sich als Sonderfälle aus der bekannten Relation
    Figure imgb0002
    mit
    Figure imgb0003
    ergeben. In diesen beiden ( für den ungesättigten Betrieb der Transistoren ti) geltenden Gleichungen bedeutet UGS die Gate-Source-Spannung, UT die Schwellwertspannung, UDS die Source-Drain-Spannung, W die Kanalweite und L die Kanallänge, während K eine bei allen Transistoren ti des integrierten MOS-Widerstandes gleiche und in bekannter Weise von den Herstellungsbedingungen abhängige Konstante ist.
  • Die Schwellspannung UT hängt von der Betriebsrichtung ab, da in. sie u.a. auch der Substrateffekt eingeht. Sie ist also jedem der Transistoren ti individuell zugeordnet und muß von Fall zu Fall ermittelt werden.
  • Aufgrund der in Fig. 4 dargestellten Schaltung für den Widerstand R hat man zwei Betriebsarten für die den Widerstand bildenden MOS-Transistoren. Bei der ersten Betriebsart ist UGS = 0, bei der zweiten Betriebsart ist UGS = UDS.
  • Betrachtet man nun den ersten Transistor t1 der in Fig.2 gegebenen Realisierung für den Widerstand R, so hat man aufgrund der Beziehung (2) für die erste Betriebsart
    Figure imgb0004
    und für die zweite Betriebsart
    Figure imgb0005
    wobei UT(t1;1) die Schwellenspannung des ersten Transistors t1 in der ersten Betriebsart und UT(t1;2) die Schwellenspannung des ersten Transistors t1 bei der zweiten Betriebsartbedeutet. Aus den beiden Gleichungen (4) und (5) läßt sich UDS für den Fall ermitteln, daß
    Figure imgb0006
    ist und die beiden Schwellenspannungen bekannt sind. Die beiden Schwellenspannungen UT(t1;1) und UT(t1;2) lassen sich als Funktion der Substratsteuerspannung berechnen.
  • In dem Buch "MOS LSI Design and Application" von Carr und Mize (Ausgabe 1972) ist auf Seite 57 für die Schwellenspannung UT die Beziehung
    Figure imgb0007
    angegeben. Dabei bedeutet φMS die Austrittsarbeit, QS die Ladungsdichte an der Grenze zwischen dem Halbleiter und der Gateisolation, φF das Ferminiveau, εH das Produkt aus der relativen DK des Halbleiters mit der DK des Vakuums, q die Elementarladung, N die Dotierungskonzentration im Substrat, UB die Substratsteuerspannung zwischen Substrat und Source des betreffenden Transistors. Die Größe Co ist durch das durch die Dicke der Gateisolation geteilte Produkt aus der (relativen) DK der Gateisolation mit der DK des Vakuums gegeben.
  • Die Beziehung (7) läßt sich umformen in
    Figure imgb0008
    wobei UT(0) die bei UB = 0 gegebene Schwellenspannung ist, deren Gleichung man aus (7) durch Einsetzen von UB= 0 erhält. Der Faktor F ist durch
    Figure imgb0009
    gegeben.
  • Mittels der zuletzt genannten Beziehungen (7) bzw, (7a) und (7b) kann man aufgrund der an der an der Transistorkette gemäß Fig. 2 bei deren Verwendung als Widerstand R in der Schaltung gemäß Fig. 4 anliegenden Potentiale U1 bzw. U2 bzw. UM die Schwellenspannungen UT(t1;1) und DT(t1;2) für den ersten Transistor t1 der Kette bestimmen und den aus der Beziehung (6) folgenden Wert UDS(t1) für die Source-Drainspannung UDS des ersten Transistors t1 berechnen.
  • Dieselbe Betrachtung-kann man auch bei den übrigen Transistoren ti der Kette, also den Transistoren t2, t3 usw., durchführen. Damit erhält man für jeden Transistor ti einen Wert UDS(ti) für die Source-Drainspannung, für den
    Figure imgb0010
    gilt.
  • Nun ist noch zu berücksichtigen, daß der im Transistor t1 der Kette fließende Strom JD(t1) gleich dem Strom JD(ti) jedes der übrigen Transistoren ti der Kette sein muß.
  • Unter Bezugnahme auf die erste Betriebsart hat man beim ersten Transistor t1 gemäß (4)
    Figure imgb0011
    oder abgekürzt
    Figure imgb0012
  • In analoger Weise erhält man für den zweiten Transistor t2 der Kette die Beziehung
    Figure imgb0013
    und allgemein für den i-ten Transistor ti der Kette
    Figure imgb0014
  • Nimmt man z.B. den Strom J(t1) durch den ersten Transi-- stor t1 als Bezugswert, so kann man aus den beiden Beziehungen (a) und (c) denjenigen Wert für ßi ausrechnen, für den
    Figure imgb0015
    -gilt. Dieser Wert ergibt sich gemäß
    Figure imgb0016
    für i = 2, 3,....
  • Anstelle der Beziehung (4) für die erste Betriebsart hätte man ersichtlich bei der Ableitung der Beziehung (9) auch die Beziehung (5) für die zweite Betriebsart verwenden können.
  • Aus jedem der ermittelten Werte für Bi (i = 1, 2,...) folgt gemäß (3) der jeweils zugehörige Wert von W/L.
  • Entsprechend der Nummerierung i der Transistoren ti in der Kette gemäß Fig. 2 sind die jeweils zugehörigen Werte Wi/Li gestaffelt, damit beim Einsatz der Transistorkette als Widerstand R in der Schaltung gemäß Fig. 4 der Strom bei der einen Stellung des Schalters S entgegengesetzt gleich dem Strom in der anderen Stellung des Schalters S wird.
  • Die an die beiden Enden der Kette zu legende Spannung U1 - UM bzw. UM - U2 ergibt sich als Summe aller Spannungen USD(ti), also gemäß n
    Figure imgb0017
    wobei n die Anzahl der vorgesehenen Transistoren ti ist.
  • Der vorgegebene Strom JD = JD bestimmt zahlenmäßig die die W-Verhältnisse.
  • Im Falle einer Schaltung gemäß Fig. 3 genügt es, die beiden jeweils über die Zusammenfassung ihrer Gates definier- ten Transistorpaare T1,T2 bzw. T3,T4 bzw. T5,T6 usw. bezüglich der das betreffende Paar bildenden beiden Transistoren so aufeinander abzustimmen, daß die (W/L)-Werte innerhalb der einzelnen Paare verschieden sind, während die ungeradzahlig nummerierten Transistoren Ti der Kette denselben ersten Wert des Verhältnisses W/L und die geradzahlig nummerierten Transistoren Tidenselben zweiten Wert für das Verhältnis W/L haben. Das Transistorpaar wird dann entsprechend den obigen Darstellungen ermittelt, wobei in den entsprechenden Stromgleichungen die Schaltung der das erste Paar T1 und T2 der Transistoren Ti berücksichtigt werden muß. Dies geschieht unter Verwendung der Beziehungen (4) und (5). Die weiteren Transistorpaare T3,T4 usw. werden ebenfalls entsprechend der obigen Methode bestimmt. Falls nur mit geometrisch gleichen Transistorpaaren gearbeitet werden soll (Schaltung gemäß Fig. 3), müssen die W/L-Verhältnisse analog zu der obigen anhand von Fig. 2 . betrachteten Methode - aber unter Anwendung eines Iterationsverfahrens - sukzessive berechnet werden.
  • Die oben beschriebene Kompensationsmethode kann nur exakt auf
    • 1) vorgegebene Spannungen (U1-UM) bzw. (UM-U2) und
    • 2) auf einen bestimmten Substratsteuerungsfaktor F (vgl. (7b)) erfolgen. Bei Schwankungen des Substratsteuerungsfaktors ist deshalb eine exakte Kompensationsmöglichkeit nicht gegeben.
    • 3) Wesentlich für die erfolgreiche Durchführung der Kompensationsmethode ist außerdem, daß die am Aufbau des Widerstandes R bereiligten MOS-Transistorenmit einem gemeinsamen Substratanschluß versehen sind.
  • Widerstände R, die aus je einer Transistorkette entsprechend Fig. 2 oder Fig. 3 bestehen, sind zum Einsatz in der in Fig. 1 dargestellten Schaltung vorzüglich geeignet, sobald die (W/L)-Verhältnisse der in der Kette aufeinander folgenden Transistoren derart gestaffelt sind, daß die Wirkung des Substrateffekts auf das Verhalten dieser Widerstände in der beschriebenen Weise kompensiert ist.

Claims (8)

1.) Aus mindestens zwei monolithisch zusammengefaßten MIS-Feldeffekttransistoren bestehender elektrischer Widerstand für integrierte Halbleiterschaltungen, bei dem die den Widerstand bildenden Feldeffekttransistoren gleichzeitig hergestellt und bezüglich ihrer Source-Drain-Strecken hintereinander geschaltet sind und bei dem schließlich die Gates der den Widerstand bildenden Feldeffekttransistoren entweder mit der Source oder mit dem Drain des betreffenden Feldeffekttransistors verbunden sind, dadurch gekennzeichnet, daß sich die den Widerstand bildenden Feldeffekttransistoren bezüglich des Verhältnisses ihrer Kanalweite (Wi) zu ihrer Kanallänge (Li) voneinander unterscheiden.
2.) Elektrischer Widerstand nach Anspruch 1, dadurch gekennzeichnet,daß der aus n hintereinander geschalteten MIS-Feldeffekttransistoren (ti) bestehende Widerstand (R) in an sich bekannter Weise aus mit ihren Gates an dieselbe stromführende Elektrode gelegten MIS-Feldeffekttransistoren besteht und daß sich jeder dieser n Feldeffekttransistoren von jedem anderen dieser Feldeffekttransistoren bezüglich seines Verhältnisses (Wi/Li) unterscheidet.
3.) Elektrischer Widerstand nach Anspruch 2, dadurch gekennzeichnet, daß die den Widerstand (R) bildenden n MIS-Feldeffekttransistoren (ti) bezüglich der Werte (Wi/Li) des Verhältnisses (W/L) derart gestaffelt und aufeinander abgestimmt sind, daß für eine Spannung (U1 - UM) und eine zweite Spannung (UM - U2) unter der Bedingung
Figure imgb0018
und unter der Bedingung, daß das Potential UM auf einen der beiden Anschlüsse des Widerstands (R) festgehalten ist, beim Anlegen der zweiten Spannung betragsmäßig derselbe Strom aber mit entgegengesetzter Richtung durch den Widerstand (R) fließt, wie er beim Anlegen der ersten Spannung (U1-UM) in entgegengesetzter Richtung gegeben ist.
4.) Elektrischer Widerstand nach Anspruch 1, dadurch gekennzeichnet, daß die den Widerstand (R) bildenden 2n Feldeffekttransistoren (Ti) derart paarweise zusammengefaßt sind, daß die Gateanschlüsse der beiden Transistoren am Source-Anschluß des einen Transistors und am Drainanschluß des anderen Transistors liegen und daß die beiden das betreffende Paar bildenden Transistoren nur bezüglich des Verhältnisses ihrer Kanalweite (W) zu ihrer Kanallänge (L) voneinander verschieden sind.
5.) Elektrischer Widerstand nach Anspruch 4, dadurch gekennzeichnet, daß die beiden Transistoren in jedem der n Transistorpaare des Widerstandes (R) bezüglich des Verhältnisses (W/L) derart aufeinander abgestimmt sind, daß bei einem bestimmten Wert der an dem betreffenden Paar liegenden Spannung der Widerstandswert des betreffenden Transistorpaares unabhängig von der Polung dieser Spannung wird.
6.) Elektrischer Widerstand nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß jeder der den Widerstand (R) bildenden Feldeffekttransistoren bezüglich des (W/L)-Verhältnisses von jedem anderen dieser Feldeffekttransistoren verschieden ist.
7.) Elektrischer Widerstand nach Anspruch 6, dadurch gekennzeichnet, daß die den Widerstand bildenden 2n Feldeffekttransistoren bezüglich der Werte des Verhältnisses (W/L) derart gestaffelt sind, daß für eine an die Anschlüsse des Transistors (R) gelegte erste Spannung (U1-UM) als auch für eine dieser entgegengesetzt gleiche Spannung (U2-UM) betragsmäßig derselbe Strom durch den Widerstand fließt.
8.) Elektrischer Widerstand nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die den Widerstand bildenden MIS-Feldeffekttransistoren entweder alle vom Anreicherungstyp oder alle vom Verarmongstyp sind.
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