DE69903581T2

DE69903581T2 - Analog/Digital-Umsetzer und Verfahren zur Analog/Digital-Umsetzung mit ungleichmäßiger Abtastung

Info

Publication number: DE69903581T2
Application number: DE69903581T
Authority: DE
Inventors: Adrian Sean Coffey; Martin Johnson; Robin Jones
Original assignee: Qinetiq Ltd
Current assignee: Qinetiq Ltd
Priority date: 1998-12-19
Filing date: 1999-12-17
Publication date: 2003-06-26
Anticipated expiration: 2019-12-18
Also published as: DE69903581D1; US6492929B1; EP1142123B1; GB9827932D0; WO2000038325A1; EP1142123A1

Description

Diese Erfindung bezieht sich auf ein Verfahren und auf Vorrichtungen zum Umsetzen eines analogen Eingangsignals in eine digitale Darstellung. Insbesondere bezieht sich die Erfindung auf eine Vorrichtung, die eine digitale Darstellung eines analogen Signals schafft, die Eigenschaften aufweist, die für die Anpassung und Vorhersage der Signalform vorteilhaft sind.
Analog/Digital-Umsetzer (ADC) ermöglichen, daß ein analoges Eingangssignal in eine digitale Darstellung des Eingangssignals umgesetzt wird, die die im Eingangssignal enthaltenen Informationen erhält. In der einfachsten ADC-Form, einer Nulldurchgang-Unterscheidungseinrichtung, ändert sich das Ausgangssignal von einer logischen Null in eine logische Eins, wenn die Eingangsspannung durch eine Referenzspannung von null Volt geht. Das Eingangssignal wird in eine hart begrenzte Telegraphenfunktion umgesetzt [D. Middleton und J. H. Van Vleck, IEEE, 54, 1 (1966)]; eine einfache Folge von Nullen und Einsen. Die im Eingangssignal enthaltenen spektralen Informationen sind ebenfalls in der Telegraphfunktion enthalten, wobei sie einem Skalierungsfaktor unterworfen sind, weil die spektralen Informationen in der digitalen Darstellung des Ausgangssignals prinzipiell in den Zeitintervallen zwischen den Nulldurchgängen übertragen werden.
Die höher entwickelten ADC umfassen eine Anzahl von Schwellendurchgang-Unterscheidungseinrichtungen, wovon jede ihre eigene Referenzspannung besitzt, wobei benachbarte Referenzspannungen um einen gemeinsamen Betrag voneinander beabstandet sind. Die als ein binärer Code ausgedrückten Ausgänge aus 16 Unterscheidungseinrichtungen würden z. B. anzeigen, daß die Eingangsspannung irgendwo zwischen zwei speziellen Referenzspannungen liegt.
Für irgendeinen signifikanten Betrag des Rauschens am Eingang kann das Eingangssignal während der Umsetzungsprozesse jedoch nicht als statisch betrachtet werden, wodurch sich die digitale Darstellung des Ausgangssignals schnell ändert, wobei es nahezu unbestimmt ist. Um dieses Problem zu überwinden, wird das Eingangssignal unter Verwendung einer "Verfolgungs- und Halte"-Schaltung konstant gehalten, wobei die sich ergebende eindeutige digitale Darstellung des Ausgangssignals während der "Halte"-Phase durch Abtastimpulse, die in gleichmäßig beabstandeten Zeitintervallen auftreten, in einem Register aufgefangen wird. Zur gleichen Zeit kann die digitale Darstellung des Ausgangssignals kompakter gemacht werden.
Die Verfahren der Analog/Digital-Umsetzung, in denen das analoge Eingangssignal mit einer vorgegebenen konstanten Rate periodisch abgetastet wird, wobei jeder abgetastete Wert in eine entsprechende digitale Darstellung umgesetzt wird, sind der Standard. Um analoge Signale mit Hochfrequenzkomponenten umzusetzen, muß eine höhere Abtastrate verwendet werden, die zu einer vergrößerten Menge digitaler Informationen des Ausgangssignals führt. Außerdem führt die hohe Abtastrate zu einer vergrößerten Menge überflüssiger digitaler Informationen für jene Abschnitte des analogen Eingangssignals, die eine relativ niedrige Frequenz besitzen. Für analoge Signale, die sowohl Hochfrequenz- als auch Niederfrequenz-Komponenten besitzen, ist eine niedrige Abtastrate nicht geeignet, da dann die Hochfrequenzkomponenten nicht richtig identifiziert werden können. Üblicherweise ist die Wahl der regelmäßigen Abtastrate Gegenstand des wohlbekannten "Nyquist-Abtastkriteriums".
Außerdem sind Analog/Digital-Umsetzungstechniken mit konstanter Abtastrate für Anwendungen für die Signalformanpassung und die Zeitreihenerkennung nicht besonders geeignet. Durch das Abtasten der Amplitude eines analogen Eingangssignals mit einer festen Rate werden zwei ähnliche Signale, die sich in zwei verschiedenen Zeitskalen entwickeln, wie z. B. ein Motor eines Kraftfahrzeugs, der bei zwei verschiedenen Drehzahlen läuft, zwei verschiedene digitale Darstellungen des Ausgangssignals verursachen. Selbst wenn die zwei Signale von der gleichen Quelle hervorgebracht werden, werden die zwei verschiedenen digitalen Darstellungen des Ausgangssignals aufgrund der verschiedenen Zeitskalen, mit denen sich die Eingangssignale entwickeln, nicht als solche erkannt.
In Anwendungen für die Zeitreihenerkennung kann die Analyse der Daten im Zeitbereich verwendet werden, um die Informationen von einem einzelnen Kanalsensor zu extrahieren. Eine Zeitreihe kann verwendet werden, um eine Trajektorie zu konstruieren, die sich durch den mehrdimensionalen Phasenraum entwickelt, der sich mit der Zeit über der Oberfläche eines geometrischen Objektes entwickelt. Der Vergleich eines derartigen geometrischen Objektes, insbesondere eines Standardobjektes, mit einem gemessenen Objekt, schafft einen Vergleich des Zustandes eines physikalischen Systems mit einem anderen. US 5 835 682 beschreibt einen heuristischen Prozessor, der ein mehrdimensionales nichtlineares Vorhersagemodell berechnet, das eingeschränkt ist, um den nächsten Abtastwert der Zeitreihe vorherzusagen, aus der es berechnet wurde. Die Eingangsdaten in den heuristischen Prozessor sind digitale Darstellungen analoger Quellsignale, für die herkömmliche ADC mit einheitlicher Abtastrate verwendet werden. Die Verwendung von Analog/Digital-Umsetzern mit einheitlicher Abtastrate besitzt jedoch das inhärente Problem, daß in den Vergleich der vorhergesagten Zeitreihe mit der gemessenen Zeitreihe Ungenauigkeiten eingeführt werden. Dies verschlechtert die zeitliche Abhängigkeit und besitzt deshalb Einschränkungen, wenn es für Anwendungen für die Zeitreihenerkennung verwendet wird.
Die Grundlagen einer allgemeinen Theorie für die Verarbeitung von zufälligen Signalen sind von I. Bihnskis und A. Mikelsons in "Randomised Signal Processing" (1992, Prentice Hall) erörtert, das die Probleme und Vorteile, die einigen der Verfahren für die Verarbeitung von Signalen, die einer ungleichförmigen Abtastung in der Zeit unterworfen sind, eigentümlich sind, durch Beispiele erläutert. Die Theorie der ungleichförmigen Abtastung für die digitale Codierung analoger Quellen ist früher als ein Mittel für die Datenkompression vorgeschlagen worden [IEEE Transactions on Communications, Bd. COM 29, Nr. 1, Januar 1981, S. 24-32]. In dem in diesem Artikel vorgeschlagenen Schema sind die Informationen über ein analoges Quellsignal in einer digitalen Darstellung der Zeitintervalle zwischen den Durchgängen des analogen Eingangssignals durch irgendwelche der mehreren festen Schwellenpegel sowie der Richtung des Schwellenpegel-Durchgangs (aufwärts oder abwärts) enthalten. Dieses Schema ist insofern nachteilig, als die digitale Darstellung nicht kompakt ist und das Intervall zwischen den Schwellendurchgängen als Paare von Nullen darstellt, die mit einer regelmäßigen Rate aus gegeben werden. Die Paare der Nullen sind mit einem zweistelligen binären Code durchsetzt, der die Richtung darstellt.
Eine weitere Abtasttechnik für die Analog/Digital-Umsetzung ist in IEEE Transactions on Circuits and Systems - II: Analogue and Digital, Signal Processing, Bd. 43, Nr. 4, April 1996 beschrieben. In diesem Fall besteht das endgültige Ziel der Technik darin, Abtastwerte des Eingangssignals zu erzeugen, die in der Zeit gleichmäßig beabstandet sind. Dies erfolgt, indem die Zeitpunkte, zu denen das Signal durch irgendeinen der vorgegebenen festen Quantisierungspegel geht, zusammen mit den Informationen über den spezifischen Quantisierungspegel aufgezeichnet werden, wobei folglich eine Ausgangsfolge gebildet wird, die aus "amplituden-zeit"-geordneten Paaren besteht. Dies bildet eine lokale Rekonstruktion des Signals, die dann durch Interpolation erneut abgetastet wird, um Amplitudenabtastwerte in gleichen Intervallen bereitzustellen. Abermals wird eine nicht kompakte Folge geordneter Paare verwendet, um das Eingangssignal darzustellen.
US 4 291 299 beschreibt einen Analog/Digital-Umsetzer für die ungleichmäßige Abtastung, um analoge Signale mit großen Kurzzeit- Auslenkungen der Amplitude umzusetzen. Derartige Signale treten typischerweise in Telephonleitungen auf, die durch Einschläge von Blitzen oder durch Fehler des Stromversorgungssystems beeinflußt werden. Die Abtastung ist sowohl in der Zeit als auch der Amplitude ungleichmäßig. Bevor das Signal abgetastet wird, werden mehrere vorgegebene absolute Spannungspegel als Schwellenpegel gesetzt. Das System tastet ein analoges Eingangssignal ab, wobei, wann immer das Eingangssignal oder das Differenzsignal zwischen dem analogen Signal und seinem letzten vorhergehenden Abtastwert durch irgendeinen der mehreren vorgegebenen Pegel geht, dies erfaßt wird, wobei ein digitaler Code, der den speziellen Pegel, durch den der Durchgang erfolgte, darstellt, ausgegeben wird. Dieser digitale Code bildet einen Teil eines digitalen Ausgangswortes, das außerdem einen Zählstand einer Zeitgeberschaltung enthält, der die Zeit darstellt, die seit dem Auftreten des vorhergehenden Abtastwertes verstrichen ist.
Ein alternatives System eines Analog/Digital-Umsetzers ist durch R. Greenhalgh (IBM Technical disclosure bulletin, Bd. 7, Nr. 9, Februar 1965 (1965-02)) beschrieben. Dieses Dokument beschreibt ein System, in dem Schwellenpegel bei A ± (ΔA/2) gesetzt sind, wobei A eine analoge Darstellung des in einem Register gespeicherten digitalen Wertes ist. Falls das Eingangssignal durch eine der Schwellen geht, wird das Register auf den Wert der Schwelle zurückgesetzt, durch die der Durchgang erfolgt ist, wobei von dem System ein digitales Signal ausgegeben wird, das eine digitale Darstellung des in dem Register gespeicherten Wertes und eine digitale Darstellung des absoluten Zeitwertes der Uhr enthält. Alternativ wird anstatt der absoluten Spannung die Richtung der Änderung in der Amplitude, wie sie durch das Tickregister angezeigt wird, aufgezeichnet.
GB 2179516 betrifft das Abtasten einer analogen Signalform bei einer Frequenz, die signifikant größer als die Nyquist-Frequenz ist. Die einfache Mittelwertbildung einer derartigen überabgetasteten Signalform, um eine Signalform bei der erforderlichen Abtastrate zu erzeugen, vergrößert den Dynamikbereich der A/D-Umsetzung. Das Verfahren nach GB 2179516 vergrößert jedoch den Dynamikbereich weiter, indem die analoge Signalform als eine mathematische Funktion beschrieben wird, von der eine digitale Darstellung bei einer gewünschten Abtastrate ausgegeben werden kann.
Die internationale Patentanmeldung WO99/34572 offenbart einen Analog/Digital-Umsetzer, der eine analoge Signalform in digitale Nachrichten umsetzt. Das Eingangssignal wird überwacht, wobei, wenn es sich um einen vorgegebenen Betrag ändert, eine digitale Nachricht erzeugt wird, die die Größe der Änderung, die Polarität der Änderung und die für die Änderung verstrichene Zeit beschreibt.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren und Vorrichtungen für das Umsetzen eines analogen Eingangsignals in eine digitale Darstellung zu schaffen, die die Probleme überwinden, die sich aus der zeitlichen Abhängigkeit ergeben, die den Analog/Digital-Umsetzern mit konstanter Abtastrate eigentümlich ist. Es ist eine weitere Aufgabe der Erfindung, eine Technik und Vorrichtungen für die Analog/Digital-Umsetzung zu schaffen, die eine digitale Darstellung des Ausgangssignals in kompakter Form schaffen, aus der das ursprüngliche analoge Eingangssignal im wesentlichen rekonstruiert werden kann.
Für den Zweck dieser Beschreibung wird der Begriff 'Analog/Digital- Umsetzer' verwendet, um eine Vorrichtung zu bezeichnen, die ein analoges Signal in eine digitale Darstellung umsetzt, indem sie das Eingangssignal mit einer im wesentlichen konstanten Rate abtastet. Der Begriff 'Analog/Digital-Intervallumsetzer' wird verwendet, um eine Vorrichtung zu bezeichnen, die ein analoges Signal in eine digitale Darstellung umsetzt, indem sie das Eingangssignal bei im wesentlichen gleichen Änderungen der Amplitude abtastet. Der Begriff 'Zeitreihe' wird verwendet, um eine Folge von Amplitudenwerten zu bezeichnen, die im Ergebnis des Abtastens eines analogen Eingangssignals erzeugt wurde, das mit kleinen Unbestimmtheiten in der Amplitude umgesetzt wurde, wie in einem herkömmlichen ADC. Der Begriff 'Zeitfolge' wird verwendet, um eine Folge von Zeitintervallwerten zu bezeichnen, die im Ergebnis des Abtastens eines analogen Eingangssignals erzeugt werden, das mit kleinen Unbestimmtheiten im Zeitintervall umgesetzt wurde.
Gemäß einem Aspekt der vorliegenden Erfindung umfaßt ein Analog/Digital-Umsetzer zum Umsetzen eines analogen Eingangssignals in eine digitale Darstellung:
Erzeugungsmittel, die wenigstens zwei Schwellenpegel für den Vergleich mit dem Eingangssignal erzeugen,
Vergleichsmittel, die jeden der Schwellenpegel mit dem Eingangssignal vergleichen und ein primäres digitales Ausgangssignal erzeugen, um eine Angabe dafür zu schaffen, daß das Eingangssignal durch einen der Schwellenpegel gegangen ist,
Mittel, die das primäre digitale Ausgangssignal von den Vergleichsmitteln empfangen und ein digitales AUFWÄRTS/ABWÄRTS- Ausgangssignal erzeugen, das angibt, in welcher Richtung, AUFWÄRTS oder ABWÄRTS, das Eingangssignal durch den Schwellenpegel gegangen ist,
Zeitgebermittel,
dadurch gekennzeichnet, daß
die verstrichene Zeitperiode zwischen dem Eingangssignal, das durch einen ersten Schwellenpegel gegangen ist, und dem Eingangssignal, das zu einem späteren Zeitpunkt durch einen zweiten Schwellenpegel gegangen ist, durch die Zeitgebermittel bestimmt wird und außerdem durch die Zeitgebermittel ein sekundäres digitales Ausgangssignal, das die verstrichene Zeitperiode darstellt, erzeugt wird,
und daß der Umsetzer ein digitales Ausgangssignal ausgibt, das nur die sekundären digitalen Ausgangssignale und das entsprechende digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal umfaßt.
Dies schafft den Vorteil, daß das Ausgangssignal aus dem Umsetzer eine Folge vorzeichenbehafteter Zeitintervallwerte ist, d. h. eine digitale Darstellung, die eine Folge von Zeitintervallwerten umfaßt, denen ein AUFWÄRTS- oder ABWÄRTS-Vorzeichen (+ oder -) zugewiesen ist. Das Ausgangssignal aus dem Umsetzer kann deshalb kompakt gemacht werden. Dies ist für Eingangssignale, die sich langsam mit der Zeit ändern, besonders vorteilhaft. Die Verwendung eines herkömmlichen Analog/Digital-Umsetzers, der mit einer konstanten Rate abtastet, führt zu einer großen Menge von Ausgangsdaten, da die Niederfrequenzabschnitte des Eingangssignals überabgetastet werden. Die vorliegende Erfindung lindert dieses Problem, da die Abtastrate durch die lokale Änderungsrate des Eingangssignals bestimmt wird.
Zweckmäßig kann die digitale Darstellung für die nachfolgende Eingabe in einen Computer als eine Zweierkomplement-Zahl ausgedrückt werden.
Außerdem stellen die im Stand der Technik vorgeschlagenen Analog/Digital-Intervallumsetzungstechniken eine nicht kompakte Datenausgabe bereit. Die vorliegende Erfindung ist insofern vorteilhaft, als das digitale Ausgangssignal eine kompakte Folge von Zeitintervallwerten ist, denen ein AUFWÄRTS- oder ABWÄRTS-Merker (+ oder -) zugewiesen ist, um für ein gegebenes Zeitintervall die Richtung der Änderung des Schwellenpegels anzuzeigen.
Die Vergleichsmittel können Mittel, die jeden der Schwellenpegel mit dem Eingangssignal vergleichen, oder alternativ Mittel, die jeden der Schwellenpegel mit einem von dem Eingangssignal abgeleiteten Signal vergleichen, umfassen.
In einer weiteren bevorzugten Ausführungsform enthalten die Erzeugungsmittel Einstellmittel, die die Schwellenpegel relativ zum Eingangssignal in Reaktion auf einen Schwellenpegel-Durchgang einstellen. Dies schafft den Vorteil, daß nur zwei Schwellenpegel verwendet werden müssen, da mit ihnen die Verfolgung der zeitlichen Entwicklung des Eingangssignals erreicht werden kann.
In einer Ausführungsform der Erfindung können die Einstellmittel Mittel umfassen, die die Schwellenpegel selbst in Reaktion auf einen Schwellenpegel-Durchgang einstellen.
In dieser Ausführungsform können die Vergleichsmittel zwei Komparatoren umfassen, wovon jeder das Eingangssignal und jeweils einen anderen von zwei Schwellenpegeln, OBERER oder UNTERER, empfängt und ein Amplitudenfenster um das momentane Eingangssignal bildet, wobei der entsprechende Komparator dann, wenn das Eingangssignal durch einen der Schwellenpegel geht, ein primäres digitales Ausgangssignal für eine nachfolgende Logikstufe für die Erzeugung eines digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals erzeugt.
Außerdem können die Erzeugungsmittel zwei Digital/Analog-Umsetzer umfassen, wovon jeder einen anderen von zwei Schwellenpegeln, OBERER oder UNTERER, erzeugt, um ihn in den zugeordneten Komparator einzugeben, wobei die Digital/Analog-Umsetzer jeweils einen digitalen Eingang empfangen, der durch die Richtung des digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals, das durch den vorhergehenden Schwellenpegel-Durchgang erzeugt wird, bestimmt ist.
Die Digital/Analog-Umsetzer können die digitalen Eingänge über Zählermittel empfangen, die dazu dienen, die Schwellenpegel in Reaktion auf das durch den vorhergehenden Schwellenpegel-Durchgang erzeugte digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal entsprechend zunehmend oder abnehmend einzustellen.
Alternativ können die Digital/Analog-Umsetzer die digitalen Eingänge von einer Logikschaltung empfangen, die dazu dient, die Schwellenpegel in Reaktion auf das durch den vorhergehenden Schwellenpegel- Durchgang erzeugte digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal entsprechend zunehmend oder abnehmend einzustellen.
Vorzugsweise sind nach jedem Schwellendurchgang die Schwellenpegel im wesentlichen gleich VREF + ΔV bzw. VREF - ΔV, wobei VREF der Wert des analogen Eingangssignals ist, wenn der Schwellenpegel- Durchgang erfolgt, und ΔV eine im voraus festgelegte Schwellenspannung ist.
Alternativ kann das aus dem Eingangssignal abgeleitete Signal in Reaktion auf den Durchgang des abgeleiteten Signals durch einen Schwellenpegel eingestellt werden, anstatt die Schwellenpegel selbst einzustellen.
Der Umsetzer kann z. B. umfassen;
Abtast-/Haltemittel zum Abtasten des analogen Eingangssignals, um einen Abtasteingangswert zu schaffen,
wodurch die Abtast-/Haltemittel den Abtastwert bis zu einem derartigen Zeitpunkt halten, zu dem das analoge Eingangssignal durch einen der zwei festen Schwellenpegel +ΔV oder -ΔV geht, wobei zu diesem Zeitpunkt der Abtasteingangswert eingestellt wird, wobei dadurch die Schwellenpegel relativ zum Eingangssignal eingestellt werden.
In dieser Ausführungsform kann der Umsetzer umfassen;
einen Differenzverstärker, der an einem Eingang den Abtasteingangswert empfängt und am anderen Eingang das sich entwickelnde analoge Eingangssignal empfängt, wobei der Differenzverstärker ein von dem Eingangssignal abgeleitetes Ausgangssignal bereitstellt, und
zwei Komparatoren, die jeden von zwei festen Schwellenpegeln, +ΔV, -ΔV, mit dem abgeleiteten Signal vergleichen und das primäre digitale Ausgangssignal bereitstellen, um eine Angabe darüber bereitzustellen, daß das abgeleitete Signal und daher das Eingangssignal durch einen Schwellenpegel gegangen sind.
Der Umsetzer kann ferner umfassen;
Absolutpegel-Durchgang-Erfassungsmittel, die jedesmal ein Ausgangssignal liefern, wenn das eingegebene analoge Signal durch den Absolutpegel geht, und
Mittel, die die Schwellenpegel in bezug auf das analoge Eingangssignal in Reaktion auf das Absolutpegel-Durchgang-Erfassungsausgangssignal einstellen, um so jegliche kumulative Fehler in den Schwellenpegeln zu korrigieren, wie es erforderlich ist.
Dies schafft den Vorteil, daß jegliche kumulative Fehler in den eingestellten Schwellenpegeln oder im eingestellten Wert des Eingangssignals korrigiert werden können.
In einer Ausführungsform können Schwellenpegel selbst in Reaktion auf das Absolutpegel-Durchgang-Erfassungsausgangssignal eingestellt werden. Alternativ kann das analoge Eingangssignal in Reaktion auf das Absolutpegel-Durchgang-Erfassungsausgangssignal eingestellt werden. Typischerweise ist das Absolutpegel-Durchgang- Erfassungsmittel ein Nulldurchgang-Erfassungsmittel.
In einer alternativen Ausführungsform der Erfindung kann der Umsetzer einen Flash-Analog/Digital-Umsetzer umfassen, um mehrere feste digitale Schwellenpegel zu erzeugen und um das analoge Eingangssignal in einen binär codierten digitalen Ausgang umzusetzen, und bei dem die Vergleichsmittel eine Logikschaltungsanordnung umfassen, die den momentanen binär codierten digitalen Ausgang mit dem früheren binär codierten digitalen Ausgang vergleicht, um festzustellen, ob und in welcher Richtung ein Schwellenpegel-Durchgang aufgetreten ist. Typischerweise vergleicht die Logikschaltungsanordnung wenigstens die beiden niedrigstwertigen Bits des binär codierten digitalen Ausgangs mit den zwei niedrigstwertigen Bits des früheren binär codierten Ausgangs, um festzustellen, ob und in welcher Richtung ein Schwellenpegel-Durchgang aufgetreten ist.
Die Zeitgebermittel können einen Zeitzähler umfassen, der die verstrichene Zeitperiode mißt, die zwischen Schwellenpegel-Durchgängen vorhanden ist. Der Zeitzähler kann Mittel umfassen, die feststellen, wann der maximale Zählstand aufgetreten ist.
In irgendeiner Ausführungsform der Erfindung kann der Umsetzer Mittel umfassen, die anfangs das analoge Eingangssignal normieren, derart, daß irgendwelche zwei oder mehreren analogen Eingangssignale, die in den Umsetzer eingegeben werden, eine gemeinsame Amplitudenskalierung besitzen. Dies ist für Anwendungen für die Signalformanpassung oder die Zeitreihenerkennung besonders vorteilhaft.
Der Umsetzer kann außerdem ein Antialiasing-Filter enthalten, das dazu dient, die schnellste Änderungsrate des analogen Eingangssignals zu begrenzen, so daß das Zeitintervall, dem die schnellste Änderungsrate entspricht, größer als die Zeit ist, die der Umsetzer braucht, um eine digitale Ausgangssignaldarstellung nach einem Schwellenpegel-Durchgang bereitzustellen.
Gemäß einem zweiten Aspekt der Erfindung ist ein nichtlinearer Systemanalysator zum Analysieren eines analogen Eingangssignals dadurch gekennzeichnet, daß er umfaßt:
den Analog/Digital-Umsetzer, wie er hierin vorausgehend beschrieben ist, für die Erzeugung einer digitalen Darstellung des Eingangssignals,
Verarbeitungsmittel, die die digitale Darstellung empfangen und ein mehrdimensionales nichtlineares Vorhersagemodell erzeugen, wobei das Modell in der Weise Beschränkungen unterliegt, daß es das nachfolgende Eingangssignal vorhersagt.
Der nichtlineare Systemanalysator kann ferner Mittel umfassen, die das vorhergesagte Abtasteingangssignal mit dem gemessenen Eingangssignal vergleichen.
Gemäß einem dritten Aspekt der Erfindung umfaßt ein Verfahren zum Umsetzen eines analogen Eingangssignals in eine digitale Darstellung die folgenden Schritte:
i) Erzeugen wenigstens zweier Schwellenpegel (OBERER, UNTERER),
ii) Vergleichen der wenigstens zwei Schwellenpegel mit dem Eingangssignal,
iii) Erzeugen eines primären digitalen Ausgangssignals, um eine Angabe darüber zu schaffen, daß das Eingangssignal durch einen der Schwellenpegel gegangen ist,
iv) Bereitstellen eines einzelnen digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals aus dem primären digitalen Ausgangssignal, das angibt, in welcher Richtung, AUFWÄRTS oder ABWÄRTS, das Eingangssignal durch den Schwellenpegel gegangen ist,
dadurch gekennzeichnet, daß es die folgenden weiteren Schritte umfaßt:
Bestimmen der verstrichenen Zeitperiode zwischen dem Durchgang des Eingangssignals durch einen ersten Schwellenpegel und dem Durchgang des Eingangssignals durch einen zweiten Schwellenpegel zu einem späteren Zeitpunkt,
Erzeugen eines sekundären digitalen Ausgangssignals, das die verstrichene Zeitperiode zwischen dem Durchgang des Eingangssignals durch einen ersten Schwellenpegel und dem Durchgang des Eingangssignals durch einen zweiten Schwellenpegel zu einem späteren Zeitpunkt darstellt, und
Bereitstellen einer digitalen Darstellung des Eingangssignals lediglich anhand der sekundären digitalen Ausgangssignale und des zugeordneten digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals.
Das Verfahren kann ferner den Schritt umfassen, bei dem die digitale Darstellung als Zweierkomplement-Zahl ausgedrückt wird. Dies ist für die nachfolgende Computerverarbeitung vorteilhaft.
Das Verfahren kann ferner den Schritt umfassen, bei dem der Schwellenpegel relativ zum Eingangssignal in Reaktion auf einen Schwellenpegel-Durchgang eingestellt wird.
Das Verfahren kann den Schritt umfassen, bei dem das Eingangssignal mit zwei Schwellenpegeln verglichen wird. In diesem Fall kann das Verfahren den Schritt umfassen, in dem der Schwellenpegel selbst in Reaktion auf das durch einen Schwellenpegel gehende Eingangssignal eingestellt wird, um so die Schwellenpegel relativ zum Eingangssignal einzustellen.
Alternativ kann ein aus dem Eingangssignal abgeleitetes Signal mit den Schwellenpegeln verglichen werden. In diesem Fall kann das Verfahren den Schritt des Einstellens des abgeleiteten Signals in Reaktion auf den Durchgang des abgeleiteten Signals durch einen Schwellenpegel umfassen, um so die Schwellenpegel relativ zu dem abgeleiteten Signal einzustellen.
Die Erfindung wird nun lediglich beispielhaft unter Bezugnahme auf die folgenden Figuren beschrieben, worin:
Fig. 1 einen herkömmlichen Analog/Digital-Abtastprozeß veranschaulicht, in dem das Signal in festen Zeitintervallen abgetastet wird,
Fig. 2(a) und 2(b) den zeitlich unabhängigen Abtastprozeß der vorliegenden Erfindung veranschaulichen,
Fig. 3 einen Blockschaltplan zeigt, um den grundlegenden Signalfluß (die STUFEN 1 bis 4) der Erfindung zu veranschaulichen,
Fig. 4 einen Blockschaltplan der Signaleingang-Aufbereitungsschaltung (STUFE 1) zeigt, die in der Erfindung verwendet werden kann,
Fig. 5 eine Rückkopplungsschaltung zeigt, die verwendet werden kann, um den Signalvergleich und die Erfassung der Pegeländerung zu implementieren (STUFE 2),
Fig. 6(a) und (b) eine alternative Schaltungsanordnung zeigen, die verwendet werden kann, um den Signalvergleich und die Erfassung der Pegeländerung zu implementieren (STUFE 2),
Fig. 7(a)-(f) für die in Fig. 6 zeigte Schaltung die Variationen der OBEREN und UNTEREN Schwellenpegel veranschaulichen, wenn sich das Eingangssignal während der Zeit ändert,
Fig. 8 eine alternative Schaltung zeigt, die verwendet werden kann, um den Signalvergleich und die Erfassung der Pegeländerung zu implementieren (STUFE 2), und die einen Flash-Analog/Digital- Umsetzer umfaßt,
Fig. 9(a) das Prinzip des Betriebs eines Flash-ADC-Umsetzers (wie er in Fig. 8 gezeigt ist) veranschaulicht, und Fig. 9(b) eine Tabelle zeigt, um anzugeben, wie die Richtung des Pegeldurchgangs aus dem Ausgangssignal des Flash-ADC bestimmt werden kann,
Fig. 10 eine Darstellung der Logikschaltungsanordnung (STUFE 3) zeigt, die für die Erfassung der Pegeländerung in Fig. 8 verwendet werden kann,
Fig. 11 eine alternative Schaltung zeigt, die verwendet werden kann, um den Signalvergleich und die Erfassung der Pegeländerung zu implementieren (STUFE 2), und die Abtast-Haltemittel umfassen,
Fig. 12 eine Darstellung der Zeitgeberschaltung (STUFE 4) zeigt, die in der Erfindung verwendet werden kann,
Fig. 13 einen Blockschaltplan einer Wiedergabevorrichtung zeigt, die verwendet werden kann, um das ursprüngliche analoge Eingangssignal wiederherzustellen, und
Fig. 14 eine schematische Darstellung zeigt, um einen nichtlinearen Systemanalysator zu veranschaulichen, der einen Analog/Digital- Intervallumsetzer enthält.
In einem herkömmlichen Analog/Digital-Umsetzer (ADC) wird das analoge Eingangssignal mit einer festen Rate abgetastet, wobei die Abtastwerte dann umgesetzt werden, damit sie eine digitale Darstellung des ursprünglichen Signals ergeben. Dieser Abtastprozeß ist in Fig. 1 veranschaulicht. Um analoge Signale mit Hochfrequenzkomponenten umzusetzen, muß deshalb eine relativ kurze Abtastperiode Δt verwendet werden. Dies führt jedoch zu einer vergrößerten Rate des ausgegebenen digitalen Codes. Außerdem führt die hohe Abtastrate zu einer vergrößerten Menge von überflüssigem digitalen Code für die Abschnitte des analogen Eingangssignals, die eine relativ niedrige Frequenz besitzen. Für analoge Eingangssignale, die sowohl Hochfrequenz- als auch Niederfrequenz-Abschnitte besitzen, ist eine feste Abtastrate nicht ideal, da durch eine Abtastrate mit niedrigerer Frequenz Hochfrequenzkomponenten verloren oder verzerrt werden können, wohingegen bei einer Abtastrate mit höherer Frequenz die Niederfrequenzkomponenten überabgetastet werden. Wenn die höchste Frequenzkomponente des analogen Signals nicht bekannt ist, wird die Abtastfrequenz üblicherweise durch ein bandbegrenzendes Filter bestimmt, das auf das Eingangssignal angewendet wird, wobei die Abtastfrequenz wenigstens zweimal die Bandbreite dieses Filters betragen muß.
In der vorliegenden Erfindung wird die frühere Geschichte und die momentane zeitliche Entwicklung des Eingangssignals verwendet, um den "richtigen" Zeitpunkt zu bestimmen, zu dem der nächste Abtastwert genommen wird, anstatt durch die Verwendung einer regelmäßigen Abtastrate eine feste Wahl zu treffen. Dieser Prozeß kann als adaptive Signalabtastung bezeichnet werden.
Das Prinzip hinter dem Analog/Digital-Umsetzungsverfahren der vorliegenden Erfindung ist in den Fig. 2(a) und 2(b) veranschaulicht, die eine analoge Eingangssignalform 10 zeigen, die sich mit der Zeit entwickelt. Ein Paar dynamischer OBERER und UNTERER Schwellenwerte bilden bei einem Pegel REF ein Amplituden-"Fenster" um das momentane analoge Eingangssignal. In Fig. 2(a) ist ein Zeitpunkt A der Zeitpunkt, zu dem das Eingangssignal 10 den Wert REF besitzt, während der Zeitpunkt B der spätere Zeitpunkt ist, zu dem das Eingangssignal 10 durch den OBEREN Schwellenpegel geht. Wenn das Eingangssignal 10 durch den OBEREN Schwellenpegel (Zeitpunkt B) geht, wird ein Zähler, der die Taktimpulse zählt, um ein Zeitintervall zu messen, zurückgesetzt, wobei er beginnt, zu zählen. Die OBEREN und UNTEREN Schwellenpegel werden zu neuen Pegeln bewegt, wie in Fig. 2(b) gezeigt ist, die ein Fenster um den neuen Wert des Eingangssignals bilden (d. h. REF in Fig. 2(b)), um das Eingangssignal 10 zu "verfolgen", wie später beschrieben wird.
Das System zeichnet das Zeitintervall zwischen dem Durchgang der Signalform 10 des Eingangssignals durch den OBEREN Schwellenpegel in Fig. 2(a) (Zeitpunkt B) und dem Durchgang durch den OBEREN Schwellenpegel in Fig. 2(b) (Zeitpunkt C) auf. Das System zeichnet außerdem die Tatsache auf, daß das Eingangssignal 10 einen Pegel AUFWÄRTS ging, AUFWÄRTS entspricht dem Durchgang durch den OBEREN Pegel. Zum Zeitpunkt C werden dann die OBEREN und UNTEREN Schwellenpegel bewegt, um sie um einen neuen Referenzpegel zu zentrieren, wobei der Prozeß wiederholt wird.
Die Ausgangsdatenmenge ist deshalb eine Kombination der Zeitintervalle mit AUFWÄRTS- oder ABWÄRTS-Merkern, d. h. Darstellungen von Vorzeichen und Größe. Für die Zweckmäßigkeit der Rechnung kann dieses Ausgangssignal für die nachfolgende Eingabe in einen Computer als eine Zweierkomplement-Zahl ausgedrückt werden.
Das Verfahren der Erfindung arbeitet in einer anderen Art als ein herkömmlicher ADC, in dem das Eingangssignal bei regelmäßigen Zeitintervallen abgetastet wird und bei dem das Ausgangssignal aus digitalen Pegeln besteht, die mit festen Zeitintervallen getrennt sind. Für den Zweck dieser Beschreibung wird ein Analog/Digital-Umsetzer, der ein Eingangssignal nicht bei festen Zeitintervallen abtastet, sondern dessen Ausgangssignal eine Folge von Zeitintervallwerten umfaßt, die die Zeitintervalle zwischen benachbarten Schwellenpegel- Durchgängen darstellt, als ein Analog/Digital-Intervallumsetzer (ADIC) bezeichnet.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß die Abtastrate durch die Änderungsrate des Eingangssignals und nicht durch einen auferlegten Abtastzeitpunkt wie in einem herkömmlichen ADC bestimmt wird. In der vorliegenden Erfindung ist deshalb die Abhängigkeit der Signalabtastung von der absoluten Zeit beseitigt. Dies macht das System für Anwendungen der Signalformanpassung besonders geeignet. Ein Motor, der bei zwei verschiedenen Drehzahlen läuft, wird z. B. zwei Signale bereitstellen, die sich mit verschiedenen Zeitskalen entwickeln. Wenn die zwei verschiedenen Signale in den ADIC eingegeben werden, sind die Ausgangssignale Zeitfolgen, die normiert werden können, wobei sie deshalb, wenn sie verglichen werden, als eine Übereinstimmung erkannt werden.
Fig. 3 zeigt einen Blockschaltplan des ADIC und das Analog/Digital- Intervallumsetzungsverfahren der vorliegenden Erfindung. Die STUFE 1 ist die Schaltung für die Signaleingabe und -aufbereitung, die STUFE 2 ist die Schaltung für den Signalvergleich und die Erfassung der Pegeländerungen, die STUFE 3 ist die Logikschaltung für den Schwellenübergang und die Richtung, die in die vorausgehende Stufe (die STUFE 2) rückkoppelt, um die OBEREN und UNTEREN Schwellengrenzen zurückzusetzen, und die STUFE 4 ist eine Zeitgeberschaltung, die die digitale Darstellung der Zeitintervalle zwischen den Pegeln erzeugt.
In der STUFE 1 kann in einem Versuch, zu sichern, daß alle Signale, die verarbeitet werden, eine gemeinsame Amplitudenverteilung besitzen, eine Amplitudenormierung des analogen Eingangssignals stattfinden. Dies ist wesentlich, falls das digitale Ausgangssignal aus dem ADIC schließlich mit digitalen Ausgangsignalen verglichen werden soll, die anderen analogen Signalen entsprechen, z. B. in Anwendungen für die Signalformanpassung oder Zeitreihenerkennung.
Als Hintergrund wird angegeben, daß, falls ein herkömmlicher ADC zu seinem besten Vorteil zu verwenden ist, die maximale Auslenkung der Eingangsspannung einen Spitze-Spitze-Wert besitzen sollte, der alle möglichen binären Codes aufschließt, die der ADC bereitstellen kann. Dies bedeutet, daß sich das Spitze-Spitze-Eingangssignal der maximalen spezifizierten Spitze-Spitze-Eingangsspannung Vfs für den ADC annähert. Ein ADC setzt z. B. für einen binär codierten 8-Bit- Zweierkomplement-Umsetzer eine analoge Eingangsspannung mit dem positiven Endwert in eine binäre Darstellung von 01111111 um. Der negative Endwert wird in 10000000 umgesetzt. Bei der analogen Eingangsspannung mit der Hälfte des positiven Endwertes lautet der Code 00111111, während er für die Hälfte des negativen Endwertes 11000000 lautet. Um die volle Auflösung (alle Bits) des Umsetzers zu verwenden, muß deshalb die maximale Auslenkung der Eingangsspannung größer als Vfs/2 und kleiner als Vfs sein. Größere Eingangssignale als diese werden eine Darstellung des Ausgangssignals erzeugen, die eine "abgeschnittene" Version des Eingangssignals ist, wohingegen kleinere Eingangssignale die Auflösung verringern, mit der das Signal dargestellt wird, und im Prinzip die Auflösungsfähigkeit des Umsetzers verschwenden. In den herkömmlichen Abtastsystemen wird dies nicht als ein Problem betrachtet, obwohl die Umsetzung von zwei Eingangssignalformen mit verschiedenen Amplituden verschiedene binäre Darstellungen besitzen wird, die jede eine Normierung erfordern, bevor sie verglichen werden können.
Für die vorliegende Erfindung bestehen ähnliche Beschränkungen, in der die Zeit von Interesse ist, die für die Änderung des Eingangssignals um ±ΔV benötigt wird. Wenn sich die Amplitude des Eingangssignals ändert, dann wird jedes umgesetzte Zeitintervall dementsprechend skaliert; schließlich zu einem derartigen Ausmaß, daß es eine verschiedene Anzahl von Zeitintervallen gibt, die das Signal darstellen. Diese Situation wird die Signalformanpassungsfähigkeit des Umsetzungsprozesses verschlechtern.
Wenn zwei Signalformen zu vergleichen sind, sollten sie mit einer gemeinsamen Amplitudenskalierung an den Umsetzer angelegt werden. Für diesen Problemtyp ist die automatische Verstärkungsregelung (ACC) eine wohlbekannte Lösung; die Verstärkung des Verstärkers ist jedoch auf der Grundlage einer gemeinsamen Eigenschaft der Signale zu steuern, die sich mit ihrer Amplitude ändert. Diese Eigenschaft wird davon abhängen, wie von dem digitalen Ausgangssignal des Umsetzers Gebrauch gemacht wird. Die Verstärkung des Eingangsverstärkers in den ADC wird durch eine Spannung gesteuert, die unter Verwendung der Ausgangspannung berechnet wird, die zum ADC geleitet wird. Die Beziehung zwischen dieser Spannung und der Steuerspannung kann im Ergebnis einer arithmetischen Berechnung festgesetzt werden. Die Verstärkung des Eingangsverstärkers in den ADC wird durch die gemessene RMS-Leistung des Signals gesteuert, das er zum Umsetzer leitet. Die RMS-Leistung des Signals kann über irgendein Zeitintervall gemessen werden, das im Vergleich zum maximalen Zeitintervall, dem im Signalumsetzungsprozeß begegnet wird, lang ist.
Alternativ kann die Verstärkung des Eingangsverstärkers im Ergebnis einer nichtlinearen Operation festgesetzt werden. Die Verstärkung des Eingangsverstärkers in den ADC wird durch die Überschreitung des Moduls der Signalamplitude über eine gesetzte Schwelle gesteuert. Diese kann während einer gegebenen Zeitperiode bestimmt oder als ein zunehmend steigender Wert gesammelt werden. Den Fachleuten auf dem Gebiet sind Ableitungen von diesen und anderen nützlichen Eigenschaften eines Signals wohlbekannt.
In Fig. 4 ist ein Blockschaltplan einer derartigen Anordnung gezeigt.
Die in Fig. 4 gezeigte Anordnung umfaßt einen spannungsgesteuerten Verstärker 12 (VCA), in den das Eingangssignal 10 (V(t)) eingegeben wird. Der spannungsgesteuerte Verstärker 12 besitzt eine Verstärkungsfunktion Gτ(t), die durch eine Steuerspannung 11 (Vc(t)) bestimmt wird, die durch den Funktionsberechnungsblock 16 (FCB) während einer Zeit τ berechnet wird. Die Steuerspannung 11 stellt die Verstärkung des VCAs 12 ein, der eine aufbereitete Spannung 14 (V¹(t)) erzeugt.
Gτ(t) ist durch die Beziehung
Gτ(t) = kVc(t)
gegeben. G&sub0; + Gm ist die maximale Verstärkung des VCAs bei fehlendem Eingangssignal V(t), (d. h., Vc(t) → 0, Gτ(t) → G&sub0; + Gm), während G&sub0; die minimale Verstärkung des VCAs ist, (d. h., Vc(t) → ∞, Gτ(t) → G&sub0;), wobei k eine Proportionalitätskonstante ist.
Des Ausgangssignal 14 aus dem VCA 12 ist durch das folgende gegeben;
V¹(t) = Gτ(t)V(t).
Dieses Ausgangssignal wird in den FCB rückgekoppelt, der die funktionale Beziehung zwischen Vc(t) und V¹(t) während eines Zeitintervalls τ berechnet, Vc(t) = F(V¹(t), T).
Falls die gewählte Eigenschaft die RMS-Signalleistung ist, dann gilt
Falls die gewählte Eigenschaft die Überschreitung einer eingestellten Spannung Vmax des Moduls der Spitzensignalamplitude ist, dann gilt
F(V¹(t), τ) = Maximum[( V¹(t) -Vmax) > 0].
Die Spannung Vc(t) wird in den VCA 12 eingegeben, um die Verstärkung zu steuern. Das normierte Ausgangssignal aus dem VCA 12 wird zur STUFE 2 des ADIC geleitet.
Die STUFE 1 des ADIC kann außerdem ein Antialiasing-Filter für das Eingangssignal 10 enthalten. Zweckmäßigerweise kann das Antialiasing-Filter im VCA enthalten sein. Das Antialiasing-Filter dient dazu, die schnellste Änderungsrate des Eingangssignals zu begrenzen, so daß das Zeitintervall, dem es entspricht, größer ist als die Zeit, die der ADIC benötigt, um es umzusetzen. Ein Fachmann auf dem Gebiet wird mit der Konstruktion eines Antialiasing-Filters vertraut sein.
In der STUFE 2 wird das analoge Eingangssignal 10 mit den durch die vorhergehenden Pegeldurchgänge eingestellten Pegeln verglichen, wobei durch dieses Mittel die Pegeländerung erfaßt wird. Dies kann auf verschiedene Arten implementiert sein, wie im folgenden beschrieben ist. Die Ausführungsform 1 bezieht sich auf eine Ausführungsform mit doppeltem DAC, die von einem Zähler Gebrauch macht, die Ausführungsform 2 bezieht sich auf eine alternative Ausführungsform mit doppeltem DAC, die von einem Addierer und einem Subtrahierer Gebrauch macht, die Ausführungsform 3 bezieht sich auf eine Ausführungsform mit Flash-ADC, während die Ausführungsform 4 von einer Abtast-/Haltefunktion Gebrauch macht. Die spezielle Anwendung, für die der ADIC erforderlich ist, wird beeinflussen, welche der Ausführungsformen am bevorzugtesten ist.

Die STUFE 2: Ausführungsform 1

Fig. 5 zeigt eine Rückkopplungsschaltung, die zwei Komparatoren 20, 22, zwei Digital/Analog-Umsetzer (DACs) 24, 26 und einen AUF- WÄRTS/ABWÄRTS-Zähler 28 umfaßt. Das normierte und bandbegrenzte Eingangssignal 10 wird in einen Eingang von jedem der zwei Komparatoren 20, 22 eingespeist. Die Schaltung umfaßt außerdem einen Addierer 30 und einen Subtrahierer 32 im Weg zwischen dem AUFWÄRTS/ABWÄRTS-Zähler 28 und den DACs 24 bzw. 26. Der Addierer 30 addiert einen Zählstand zum Ausgangssignal des Zählers, während der Subtrahierer 32 einen Zählstand vom Ausgangssignal des Zählers subtrahiert. Deshalb beträgt anfangs eines der Eingangssignale in den Komparator 20 VREF + ΔV, während eines der Eingangssignale in den Komparator 22 VREF - ΔV beträgt, wobei ΔV die Schwellenspannung ist, die einem 1-Zählstand entspricht, während VREF der momentane Wert des Eingangssignals ist. Mit anderen Worten, die OBERE Schwelle wird durch den DAC 24 und den Komparator 20 eingestellt, wobei sie 4 V höher als VREF ist, während eine UNTERE Schwelle durch den DAC 26 und den Komparator 22 eingestellt ist, wobei sie ΔV niedriger als VREF ist. Die OBEREN und UNTEREN Schwellenpegel bilden deshalb ein "Fenster" um den momentanen Wert des Eingangssignals.
Unter Verwendung dieser Anordnung vergleicht einer der Komparatoren (der Komparator 20) das Eingangssignal 10 mit einem OBEREN Schwellenpegel, während der andere (der Komparator 22) das Eingangssignal mit einem UNTEREN Schwellenpegel vergleicht. Die Komparatoren 20, 22 dienen deshalb dazu, zu bestimmen, ob das Eingangssignal 10 "zunehmend" oder "abnehmend" ist, indem der momentane Wert des Eingangssignals mit den OBEREN und UNTEREN Schwellenpegeln verglichen wird. Dies wird wie folgt erreicht. Wenn sich das Eingangssignal entwickelt, wird es entweder gleich dem OBEREN oder UNTEREN Schwellenwert (±ΔV) werden. Dies bewirkt, daß der entsprechende Komparator (20 oder 22) ein digitales Ausgangssignal bereitstellt, das in die STUFE 3 eingespeist wird (die Einzelheiten sind in Fig. 5 nicht gezeigt). Die Schwelle (die OBERE oder UNTERE), durch die der Durchgang erfolgte, wird bestimmt, wobei in der STUFE 3 ein geeignetes AUFWÄRTS- oder ABWÄRTS- Signal erzeugt wird. Das in der STUFE 3 erzeugte AUFWÄRTS/ABWÄRTS-Signal bildet zusammen mit dem Zeitintervall zwischen dem momentanen Schwellenübergang und dem vorausgehenden Schwellenübergang einen Teil des Ausgangssignals des ADIC (was im folgenden zu beschreiben ist). Dieses AUFWÄRTS/ABWÄRTS- Signal aus der STUFE 3 wird außerdem von der STUFE 3 in den AUFWÄRTS/ABWÄRTS-Zähler 28 rückgekoppelt, um den Zählstand dementsprechend zu vergrößern oder zu verkleinern. Dies stellt anschließend den in die DACs 24, 26 eingegebenen Zählstand ein, wobei deshalb die Komparator-Eingangssignale abhängig davon, ob das Eingangssignal zugenommen oder abgenommen hat, auf beiden Seiten des Eingangssignals aufwärts oder abwärts verschoben werden.
In der Zusammenfassung tritt jedesmal, wenn das Eingangssignal 10 entweder durch den OBEREN oder UNTEREN Schwellenpegel geht, der folgende Ablauf der Ereignisse auf; das Ausgangssignal aus dem Komparator (20 oder 22) löst die nachfolgende Logik für den Schwellenübergang und die Richtung der Pegeländerung (STUFE 3) aus, um zu bestimmen, durch welchen der Schwellenpegel der Durchgang erfolgte und in welcher Richtung (AUFWÄRTS oder ABWÄRTS) der Übergang erfolgt ist. Dann werden die OBEREN und UNTEREN Schwellenpegel erneut eingestellt, um ein Fenster um einen neuen Referenzpegel festzusetzen, wobei die Erzeugung eines Zeitintervalls in der STUFE 4 eingeleitet wird.
Für den Addierer 30 und den Subtrahierer 32 können mehrere verschiedene Anordnungen verwendet werden. In der Praxis kann z. B. die Subtraktion eines Zählstandes viel leichter implementiert werden, indem ein negativer Zählstand addiert wird. Alternativ kann ein Addierer oder Subtrahierer nur in einem der Wege zu den DACs enthalten sein, während der andere DAC den Zählstand direkt vom Zähler 28 empfängt. Die oben unter Bezugnahme auf Fig. 5 beschriebene Anordnung ist jedoch bevorzugt, das sie die Probleme vermeidet, die dem Rauschen zugeordnet sind, die sich wie in dem Fall eines einzelnen Addierers (oder Subtrahierers) ergeben, wenn der letzte Eingangswert einer der Schwellenpegel ist. Außerdem wird durch das Aufnehmen einer Addierer- oder Subtrahiererkomponente in die Wege zwischen den AUFWÄRTS/ABWÄRTS-Zähler 28 und den beiden DACs 24, 26 keine differentielle Zeitverzögerung zwischen den zwei Signalwegen eingefügt.
In dieser Ausführungsform der Erfindung (der Ausführungsform 1) ist die Einstellung der Schwellenpegel unter allen Umständen auf ±ΔV eingeschränkt, weil der AUFWÄRTS/ABWÄRTS-Zähler 28 nach einem Schwellenpegel-Durchgang um ±1 aufwärts oder abwärts zählt. Es wird z. B. der Fall betrachtet, in dem die OBERE Schwelle +2ΔV beträgt, während die UNTERE Schwelle -2ΔV beträgt. Wenn das Eingangssignal durch den OBEREN Schwellenpegel geht, wird der Zähler die Schwellen um + 1ΔV vergrößern. Die OBERE Schwelle geht deshalb auf +3ΔV, während die UNTERE Schwelle auf -1ΔV geht, wobei deshalb die Schwellenpegel kein symmetrisches Fenster um das Eingangssignal bilden. Abhängig von der Art des Eingangssignals, das in digitale Form umzusetzen ist, kann es jedoch nützlich sein, den vorgegebenen Wert des Pegels der Schwellenspannung ändern zu können. Falls z. B. ein Eingangssignal einen großen Grad von Rauschfluktuationen besitzt, wird ein kleiner Schwellenwert (wie z. B. ΔV) bewirken, daß eine unnötig große Anzahl von Pegelübergängen zu registrieren ist, wobei folglich ein größerer Ausgangsstrom der Daten erzeugt wird, als notwendig ist, um den allgemeinen Trend der eingegebenen Signalform zu bestimmen. Die Ausführungsform 1 ist in dieser Hinsicht eingeschränkt. Diese Einschränkung kann unter Verwendung der alternativen Ausführungsform der STUFE 2 der Erfindung (der Ausführungsform 2) überwunden werden, wie im folgenden beschrieben ist.

Die STUFE 2: Ausführungsform 2

Eine alternative Schaltung (Ausführungsform 2) für das Implementieren der STUFE 2 ist in den Fig. 6(a) und 6(b) gezeigt. Die Ausführungsform 2 arbeitet, um die oberen und unteren Schwellenpegel zu variieren, um die Amplitude des Eingangssignals zwischen ihnen aufrechtzuerhalten, wie vorausgehend für die Ausführungsform 1 beschrieben ist. Diese Ausführungsform schafft den weiteren Vorteil gegenüber der Ausführungsform 1, daß die Schwellenspannungen ausgewählt werden können, damit sie irgendeine Anzahl der DAC- Pegel sind. Aus praktischen Gründen darf der ausgewählte Schwellenwert nicht übermäßig sein, damit sich die DAC-Pegel für eine Zunahme oder Abnahme im Eingangssignal ändern können. In dieser Ausführungsform können die Probleme, die sich zurückzuführen auf Rauschfluktuationen in einem Signal ergeben, die ansonsten dazu führen würden, daß ein Durchgang durch einen OBEREN oder UNTEREN Schwellenpegel erfolgt, vermieden werden, in dem die Größe der Schwellenspannung vergrößert wird.
In Fig. 6(a) umfaßt die Schaltung einen Puffer 40, der das Eingangssignal 10 puffert. Der Puffer 40 gibt das Eingangssignal 10 an zwei Komparatoren 42, 44 aus. Die zwei Komparatoren 42, 44 empfangen außerdem den Wert der OBEREN und UNTEREN Schwellenpegel von den Ausgängen 46 und 48 aus den DACs 50 bzw. 52. Die Komparatoren 42, 44 in dienen folglich dazu, zu bestimmen, ob das Eingangssignal "zunehmend" oder "abnehmend" ist, indem wie für die Ausführungsform 1 der momentane Abtastwert des Eingangssignals mit den OBEREN und UNTEREN Schwellenpegeln verglichen wird.
Die Ausgangssignale aus den Komparatoren 42, 44 werden zu einer Steuerlogikschaltung 54 geleitet (die in Fig. 6(b) ausführlich gezeigt ist), wo die neuen Werte für die OBEREN und UNTEREN Schwellenpegel eingestellt werden. Falls der Durchgang durch die OBERE Schwelle erfolgt, gibt der Komparator 42 ein AUFWÄRTS-Signal 90a an die Steuerlogikschaltung aus, während, falls der Durchgang durch die UNTERE Schwelle erfolgt, der Komparator 44 ein ABWÄRTS- Signal 90b an die Steuerlogikschaltung 54 ausgibt.
In Fig. 6(b) werden die AUFWÄRTS/ABWÄRTS-Ausgangssignale 90a, 90b aus den Komparatoren 42, 44 (wie in Fig. 6(a) gezeigt ist) in die Logikmittel 77 eingegeben, um ein einzelnes Ausgangssignal 60 zu erzeugen, das einen Wert von 0 oder 1 besitzt (0, um ABWÄRTS anzuzeigen, 1 um AUFWÄRTS anzuzeigen), um die geeignete Änderung in den Schwellenpegeln einzuleiten, wie im folgenden beschrieben ist. Die Ausgangssignale 56, 58 aus der Steuerlogikschaltung 54 stellen dann die neuen OBEREN und UNTEREN Schwellenpegel für die DACs 50, 52 bereit.
Die Elemente der Steuerlogikschaltung 54 enthalten einen Addierer 70 und einen Subtrahierer 72. Ein Schwellenwert 74 ("SCHWELLE") wird durch den Anwender in den Addierer 70 und den Subtrahierer 72 eingegeben. Der Addierer und der Subtrahierer dienen dazu, die Werte der OBEREN bzw. UNTEREN Schwellenpegel aus der SCHWELLE und einem Referenzwert ("REFERENZ") zu berechnen, der in einem Speicherregister 76 gespeichert ist und den Wert des vorhergehenden Eingangssignals besitzt. Der OBERE Schwellenwert ist gleich der REFERENZ plus der SCHWELLE, während der UNTERE Schwellenwert gleich der REFERENZ minus der SCHWELLE ist.
Die Schaltung 54 umfaßt außerdem einen Multiplexer 78. Das von dem einen oder dem anderen der Komparatoren 42, 44 abgeleitete AUFWÄRTS- oder ABWÄRTS-Signal 60 wird in den Multiplexer 78 eingegeben, der die Daten für die Übertragung durch den Multiplexer abhängig von der Richtung der Änderung in der Amplitude des Eingangssignals 10 auswählt; die Daten auf den Bussen 80 und 82 sind zu diesem Zeitpunkt statisch, wobei sie gleich dem durch das Register 76 aufgefangenen letzten REFERENZ-Wert plus oder minus dem SCHWELLEN-Wert sind. Die Ausgangspeicherregister 84, 86 speichern die OBEREN bzw. UNTEREN Schwellenwerte für die anschließende Eingabe in die DACs 50, 52 und folglich für die anschließende Eingabe zurück in die Komparatoren 42, 44.
Das AUFWÄRTS/ABWÄRTS-Signal 60 (d. h. das durch den Multiplexer 78 bereitgestellte Signal, um die Auswahl des einen oder des anderen der OBEREN oder UNTEREN Schwellenwerte einzuleiten) bilden außerdem einen Teil des Ausgangssignals des ADIC. Das Ausgangssignal des ADIC umfaßt außerdem ein Zeitintervallsignal, das das Zeitintervall zwischen dem vorhergehenden und dem augenblicklichen Schwellenpegelübergang ist. Das Zeitintervall wird in der STUFE 4 des ADIC abgeleitet.
Wenn das Ausgangssignal des Multiplexeres statisch ist, werden die Daten durch das Register 76 aufgefangen, wobei sie der neue Wert auf dem REFERENZ-Bus 75 werden. Die Daten auf dem REFERENZ- Bus 75 und die Werte der SCHWELLE werden dann verwendet, um die neuen Werte für die OBEREN und UNTEREN Busse 80, 82 durch den Addierer 70 bzw. den Subtrahierer 72 zu berechnen. Während der Periode dieser Änderungen werden die in die DACs 50, 52 eingegebenen Werte durch die Register 84 bzw. 86 aufrechterhalten. Der Zyklus wird durch die Taktung der Register 84, 86 abgeschlossen, um die neuen OBEREN und UNTEREN Schwellenpegel für die Umsetzung durch die externen DACs 50, 52 aufzufangen. Die DAC- Ausgangssignals 46, 48 stellen äquivalente analoge Schwellen bereit, die oberhalb und unterhalb der momentanen Amplitude des Eingangssignals liegen (das Bandbreitenbetrachtungen unterworfen ist). Der Prozeß wird durch eine Folge von Taktsignalen (die in den Fig. 6(a) und 6(b) nicht gezeigt sind) organisiert, wobei die Schaltung mit den statischen Daten auf dem OBEREN Bus 80 und dem UNTEREN Bus 82 bereit für den nächsten Zyklusstart gelassen wird.
Um das allgemeine Prinzip des Betriebs der Ausführungsform 2 zu verstehen, ist es außerdem hilfreich, zu betrachten, wie sich die OBEREN und UNTEREN Schwellenwerte während der Zeit ändern. Diese Änderungen sind in Fig. 7 dargestellt; (a)-(e) zeigen eine Folge von Ereignissen in der Zeit, während (f) den durch diese Folge beschriebenen Ort zeigt. Die Signalform des Eingangssignals ist im allgemeinen als 10 bezeichnet. In Fig. 7 (a) ist zum Zeitpunkt t1 das Eingangssignal 10 gleich der REFERENZ, wobei die OBEREN bzw. UNTEREN Schwellenpegel (d. h. die DAC-Pegel) Werte besitzen, die gleich dem REFERENZ-Wert plus oder minus einem Schwellenwert (ΔV) sind. Der Schwellenwert (ΔV) kann durch den Anwender bestimmt werden. Wie in der gezeigten Ausführungsform ist es vorzuziehen, den gleichen Schwellenwert (AN) zum REFERENZ-Pegel zu addieren und vom REFERENZ-Pegel zu subtrahieren, um die OBEREN und UNTEREN Pegel anzugeben, deren Größe vom REFERENZ- Pegel äquidistant ist. Es ist jedoch außerdem möglich, OBERE und UNTERE Schwellenpegel zu implementieren, die vom REFERENZ- Pegel nicht äquidistant sind.
Zu einem späteren Zeitpunkt t2 ist das Eingangssignal den durch den OBEREN Schwellenpegel gegangen, d. h. die REFERENZ hat sich vergrößert und besitzt den Wert der vorhergehenden OBEREN Schwelle. Zu diesem Zeitpunkt t2 werden beide Schwellen (die OBERE und die UNTERE) zu ihren neuen vergrößerten Pegeln bewegt, wie in Fig. 7(b) zu sehen ist. Deshalb besteht für eine Zunahme im Eingangssignal 10 die Wirkung darin, daß der OBERE Pegel (Fig. 7(a)) wie der UNTERE Schwellenpegel zu ihren neuen, vergrößerten Pegeln nach oben verschoben werden (wie in Fig. 7(b) gezeigt ist), die zu einem späteren Zeitpunkt t2 um den REFERENZ-Pegel festgesetzt werden. Die OBEREN und UNTEREN Schwellenpegel haben sich deshalb mit dem sich entwickelten Eingangssignal 10 um den Schwellenwert (ΔV) geändert.
Wird in der Zeit weitergegangen, geht zum Zeitpunkt t4 (Fig. 7(c)) das nun abnehmende Eingangssignal 10 durch den UNTEREN Schwellenpegel, d. h., der REFERENZ-Pegel hat abgenommen, wobei er den Wert der vorhergehenden UNTEREN Schwelle besitzt. Zu diesem Zeitpunkt t4 werden beide Schwellenpegel zu ihren neuen verkleinerten Pegeln bewegt, wie in Fig. 7(d) zu sehen ist. Deshalb wird für eine Abnahme im Eingangssignal der UNTERE Pegel wie der OBERE Pegel zu den neuen verkleinerten Pegeln nach unten verschoben (Fig. 7(d)), die zu dem späteren Zeitpunkt t4 um den REFERENZ- Pegel festgesetzt werden.
Dieser Prozeß wird durch die Fig. 7(d) bis 7(e) fortgesetzt, wo das Eingangssignal 10 den Zeitpunkt t6 erreicht. Fig. 7(f) zeigt die zeitliche Entwicklung der OBEREN, REFERENZ- und UNTEREN Pegel (92, 94 bzw. 96) während dieser Periode der Entwicklung des Eingangssignals.
Es kann vorteilhaft sein, in der STUFE 3 Absolutpegel-Durchgang- Erfassungsmittel zu verwenden, um anzuzeigen, daß das Eingangssignal 10 durch einen absoluten Pegel gegangen ist, z. B. Null Volt. Die Wirkung des Absolutpegel-Durchgang-Erfassungssignals ist die erneute Positionierung der REFERENZ-, OBEREN und UNTEREN Pegel an und um den bekannten Absolutwert der Eingangsspannung, wobei dadurch irgendwelche kumulativen Fehler beseitigt werden, die in den Schwellenpegeln aufgetreten sein können. In dieser Weise werden jedesmal, wenn das Eingangssignal durch null geht, die Schwellenpegel z. B. um die Null zurücksetzt. Dies wird erreicht, indem das Nulldurchgang-Erfassungssignal in die STUFE 2 rückgekoppelt wird. Die Absolutpegel-Durchgang-Erfassungsmittel und das Zurücksetzen können außerdem in dem in der Ausführungsform 1 gezeigten vorausgehenden Beispiel enthalten sein.

Die STUFE 2: Ausführungsform 3

In einer weiteren alternativen Ausführungsform (der Ausführungsform 3) kann ein Flash-Analog/Digital-Umsetzer (Flash-ADC) verwendet werden, um den Signalvergleich und die Erfassung der Pegeländerung der STUFE 2 des Systems zu implementieren. Fig. 8 zeigt eine Schaltung, die einen Flash-ADC 100 (STUFE 2) in Kombination mit den für die STUFE 3 des Betriebs (d. h. die Schwellenübergangs- und Richtungslogik) erforderlichen Elementen zeigt. Die STUFE 3 umfaßt einen Pegeländerungs-Logikabschnitt 102 und einen Vergleichslogikabschnitt 104. Der Flash-ADC 100 umfaßt eine Anordnung aus Schwellendetektoren, die Schwellen besitzen, die um einen gemeinsamen Wert AV zunehmen. Der Flash-ADC 100 kann freilaufend oder getaktet sein, wobei er das analoge Eingangssignal 10 abtastet.
Das Ausgangssignal aus dem Flash-ADC 100 wird decodiert, so daß wenigstens ein Zwei-Bit-Code verfügbar ist, dessen momentaner Wert und die vorausgehende Geschichte der Werte verwendet werden können, um die Richtung der Schwellendurchgänge und ein Intervall zwischen den Schwellendurchgängen in der STUFE 3 zu bestimmen. Normalerweise wird der Zwei-Bit-Code die zwei niedrigstwertigen Bits (LSBs) eines binär codierten Ausgangssignals (BITs 0 und 1 in Fig. 8) sein. Das digitale Ausgangssignal aus dem Flash-ADC 100 wird dann direkt in den Pegeländerungs-Logikabschnitt 102 und in den Vergleichslogikabschnitt 104 eingespeist, um zu bestimmen, ob der Durchgang entweder durch den OBEREN oder UNTEREN Schwellenpegel erfolgt ist. Dies erfolgt, indem das momentane binär codierte Ausgangssignal mit den vorausgehenden binär codierten Ausgangssignalen verglichen wird oder indem wenigstens das momentane binär codierte Ausgangssignal mit den vorausgehenden zwei benachbarten binär codierten Ausgangssignalen verglichen wird.
Wenn eine Pegeländerung erfaßt wird, bestimmt die Vergleichslogik 104, in welcher Richtung der Übergang aufgetreten ist, indem das Ausgangssignal aus der Pegeländerungslogik mit den 2 niedrigstwertigen Bits der zwei vorausgehend decodierten Ausgangssignale aus dem Flash-ADC verglichen wird. Es ist notwendig, die letzten drei Änderungen des Ausgangssignals zu speichern, damit die Richtung der Bewegung richtig erhalten werden kann.
Fig. 9(a) veranschaulicht, wie das Flash-ADC-System arbeitet. Die Flash-ADC-Pegel werden als n, n + 1, n + 2, n + 3 bezeichnet. Die Pegeldurchgänge werden durch das Bezugszeichen 105 angezeigt. Eine Pegeländerung wird nur erzeugt, wenn das Eingangssignal einen vollen Quantisierungspegel vom vorausgehenden Pegel aufwärts oder abwärts gegangen ist. Das in Fig. 9(a) gezeigte Eingangssignal 10 beginnt bei n, wobei es vom Pegel n - 1 heraufgekommen ist. Der Pegel, durch den es dabei gegangen ist, befindet sich deshalb zwischen n - 1 und n. Damit das Signal einen Pegel nach oben geht, muß es durch den Pegel zwischen n und n + 1 gehen, während es durch den Pegel zwischen n - 1 und n - 2 gehen muß, um nach unten zu gehen. Wenn das Signal 1 den n + 3-Bereich in der Figur erreicht, ist zu sehen, daß deshalb eine Pegeländerung nur auftreten sollte, wenn das Signal den Pegel zwischen n + 2 und n + 1 erreicht.
Fig. 9(b) zeigt eine Tabelle, um zu veranschaulichen, wie die zwei LSBs des digitalen Ausgangssignals aus dem Flash-ADC verwendet werden, um zu bestimmen, in welcher Richtung der Pegeldurchgang aufgetreten ist. Die Richtung AUFWÄRTS oder ABWÄRTS wird bestimmt, indem die Differenz zwischen den momentanen BITS 0 und 1 und den vorhergehenden BITs 0 und 1 betrachtet wird (AUFWÄRTS = +1, ABWÄRTS = -1). Für die mit "Änderung des Vorzeichens" bezeichneten Spalten (die den Zeitpunkten t5 und t9 entsprechen) hat es seit dem letzten Pegeldurchgang keine volle Änderung der Schwelle ΔV gegeben, wobei es deshalb kein aus dem ADIC ausgegebenes vorzeichenbehaftetes Zeitintervall gibt. Wird z. B. die frühste Änderung des Zustands (Zeitpunkt t5) betrachtet, wird nur wenn das Eingangssignal zum Zeitpunkt t6 durch den Pegel n + 2 geht, ein Schwellendurchgang registriert (ABWÄRTS), wobei dann ein Zeitintervall ausgegeben wird, das t6-t4 entspricht.
Fig. 10 zeigt eine mögliche Implementierung der Logik, die verwendet werden kann, um die Pegeländerungserfassung der STUFE 3 (d. h. den Kasten 102, der außerdem in Fig. 8 gezeigt ist) zu implementieren. Die zwei niedrigstwertigen Bits, das BIT 0 und das BIT 1, aus dem Flash-ADC 100 stellen ständig zwei Datenbits für die Vergleichslogik 104 bereit. Die Pegeländerungs-Erfassungslogik 102 umfaßt einen Zwei-Bit-Pegelspeicher 106, einen Einzelbit-Datenspeicher 108 und die Amplitudenänderungs-Erfassungslogik 110. Das BIT 0 und das BIT 1 werden außerdem zu dem Zwei-Bit-Datenspeicher 106, um ihren Zustand bei der letzten Pegeländerung zu halten, und zu einem Einzelbit-Pegelspeicher 108, um den zugeordneten '1'- oder '0'-Wert zu halten, der beschreibt, ob die Pegeländerung AUFWÄRTS oder ABWÄRTS erfolgte (Ausgangssignal 112), geleitet. Deshalb gibt es einen Speicher, der anzeigt, wo das Signal zuletzt getaktet wurde (die Ausgangssignale 114) und einen Speicher, der sich erinnert, in welcher Richtung es sich bewegt hat.
Im Ergebnis verwendet die Amplitudenänderungs-Erfassungslogik 110 diese Informationen, um die Werte UHL und DHL zu erzeugen. Die Vergleichslogik 104 vergleicht dann UHL und DHL mit den BITs 0 und 1. Wenn die Vergleichslogik 104 eine Übereinstimmung zwischen dem BIT 0 und dem BIT 1 und entweder UHL oder DHL erfaßt, die eine AUFWÄRTS- oder ABWÄRTS-Pegeländerung erkennen läßt, wird ein Pegeländerungsimpuls 120 emittiert, wobei das relevante AUFWÄRTS- oder ABWÄRTS-Ausgangssignal 90a bzw. 90b hoch getaktet wird. Wie vorausgehend beschrieben ist, können die AUFWÄRTS- und ABWÄRTS-Ausgangssignale gekoppelt werden, damit sich ein einzelnes logisches Ausgangssignal ergibt (0 = ABWÄRTS, 1 = AUFWÄRTS). Die Zwei-Bit-Datenspeicher können flankengesteuerte D- Flipflops umfassen, wobei sie durch den Pegeländerungsimpuls 120 getaktet werden.
Im Ergebnis dessen, daß das Pegeländerungs-Ausgangssignal 120 hochgeht, taktet und verschiebt das 2-Bit-Register der relevanten Daten. Das Pegeländerungs-Ausgangssignal wird dann zu einer Zeitgeberschaltung (STUFE 4) weitergeleitet, um eine Zählervorrichtung auszulösen. In der Flash-ADC-Ausführungsform der Erfindung können außerdem ein Nulldurchgang-Erfassungsmittel oder ein Absolutpegel-Durchgang-Erfassungsmittel enthalten sein, wie vorausgehend beschrieben ist.

Die STUFE 2: Ausführungsform 4

Eine alternative Schaltung (die Ausführungsform 4), um die STUFE 2 zu implementieren, ist in Fig. 11 zeigt. Die Schaltung macht von einer Abtast-/Haltefunktion am Eingang Gebrauch. Wie in den Ausführungsformen 1-3 sind nur zwei Schwellenpegel in diesem Beispiel erforderlich. In diesem Fall werden die Schwellen selbst jedoch nicht dynamisch variiert, wie sich das Eingangssignal entwickelt. Statt dessen sind Mittel vorgesehen, um eine Ableitung des Eingangssignals einzustellen, da sie auf zwei feste Schwellenpegel angewendet wird. In dieser Ausführungsform wird das abgeleitete Signal mit den Schwellenpegeln verglichen. Deshalb erscheinen die Schwellen als sich dynamisch variierend, wie sich das Eingangssignal entwickelt, selbst wenn sie auf festen Pegeln aufrechterhalten werden. In jedem Fall ist die Wirkung des Einstellens entweder der Schwellenpegel oder des abgeleiteten Signals in Reaktion auf einen Schwellenpegel-Durchgang das effektive Wiederherstellen einer gemeinsamen Schwelle (z. B. ±ΔV) zwischen dem Eingangssignal und jedem der OBEREN und UNTEREN Schwellenpegel nach jedem Schwellendurchgang. Für den Zweck dieser Beschreibung wird der Ausdruck "Einstellen der Schwellenpegel relativ zum Eingangssignal in Reaktion auf einen Durchgang des Eingangssignals durch einen Schwellenpegel" verwendet, um entweder zu bezeichnen, daß die Schwellenpegel explizit in Reaktion auf den Durchgang des Eingangssignals durch einen Schwellenpegel eingestellt werden, oder um zu bezeichnen, daß eine Ableitung des Eingangssignals in Reaktion auf den Durchgang der Ableitung des Eingangssignals durch einen Schwellenpegel eingestellt wird (d. h. die Schwellenpegel werden implizit eingestellt).
Der Ausdruck "Vergleichen des Eingangssignals mit den Schwellenpegeln" wird verwendet, um entweder zu bezeichnen, daß das Eingangssignal selbst mit den Schwellenpegeln verglichen wird, oder um zu bezeichnen, daß eine Ableitung des Eingangssignals mit den Schwellenpegeln verglichen wird.
In Fig. 11 umfaßt die Schaltung einen Eingangspuffer 122, der das Eingangssignal 10 puffert. Von hier wird das Eingangssignal sowohl zu einem Differenzverstärker 124 als auch zu einer Abtast- /Halteschaltung (S/H) 126 geleitet, die das Eingangssignal abtastet und den Wert für eine bestimmte Periode hält, bis ein Schwellendurchgang auftritt. Die Schaltung umfaßt außerdem zwei Komparatoren 128, 130. Der Schwellenpegel für einen Komparator (128) beträgt +ΔV, während der Schwellenpegel für den anderen (130) -ΔV beträgt, wobei beide Schwellenpegel zu allen Zeitpunkten auf diesen Werten fest bleiben. Die Ausgangssignale 132, 134 aus den Komparatoren 128, 130 werden zur Vergleichs- und Pegeländerungserfassungs-Logik der STUFE 3 geleitet. Wie vorausgehend beschrieben ist, stellt das Ausgangssignal aus der STUFE 3 das ADIC-Ausgangssignal (eine digitale Darstellung vorzeichenbehafteter Zeitintervalle) bereit. Das Pegeländerungs-Erfassungssignal 120, das anzeigt, das durch den einen oder den anderen der Schwellenpegel ±ΔV ein Durchgang erfolgt ist, wird außerdem von der STUFE 3 zur S/H 126 rückgekoppelt.
Anfangs wird das Signal 10 über einen Puffer 122 in einen Eingang des Differenzverstärkers 124 eingegeben. Das andere Eingangssignal wird von der S/H 126 genommen, von dem angenommen wird, daß sie den gleichen Wert wie das Eingangssignal 10 hält. Zu diesem Zeitpunkt ist deshalb das Ausgangssignal 138 aus dem Differenzverstärker 124 null. Die S/H 126 hält diesen abgetasteten Wert des Eingangssignals, wobei, falls das Eingangssignal zunimmt, das Ausgangssignal des Differenzverstärkers in einer positiven Richtung zunehmen wird, bis die am Komparator 128 empfangenen Eingangssignale schließlich gleich sind. Wenn das Eingangssignal durch die Schwelle +ΔV geht, wird der Komparator 128 auslösen. Das Komparator-Ausgangssignal 132 wird zur STUFE 3 geleitet, um für die Schwellenübergangs- und Richtungslogik eine Anzeige bereitzustellen, daß durch den oberen Schwellenpegel (+ΔV) ein Durchgang erfolgt ist.
Die STUFE 3 gibt ein Signal 120 aus, um anzuzeigen, daß ein Durchgang durch einen Pegel erfolgt ist, wobei dieses zur S/H 126 rückgekoppelt wird, um den Ausgang des Puffers 122 abzutasten und folglich das Ausgangssignal des Differenzverstärkers auf null zurückzusetzen, bereit für den nächsten Abtastwert des Eingangssignals. Wie vorher hält die S/H den letzten Wert des abgetasteten Eingangssignals, während sich das Eingangssignal fortgesetzt entwickelt, bis das Eingangssignal abermals um einen Betrag ±ΔV zunimmt oder abnimmt und dadurch durch einen der Schwellenpegel geht und den geeigneten Komparator veranlaßt, den Logikzustand zu ändern. Der Ablauf wird fortgesetzt, wobei jedesmal, wenn ein Komparator auslöst, um anzuzeigen, daß ein Durchgang durch eine Schwelle erfolgt ist, die Zeitgeber-Schaltungsanordnung gestartet wird, wobei die Zeitintervalle zwischen den Pegeldurchgängen und die Richtung der Änderung des Pegeldurchgangs von der STUFE 3 ausgegeben werden, um das Ausgangssignal aus dem ADIC zu bilden.
Zurückzuführen auf die endliche Kapazität der S/H, die einen langsamen "Speicherverlust" der gespeicherten Spannung verursacht, kann diese Ausführungsform für sich langsam entwickelnde Eingangssignale nicht besonders geeignet sein, da der Eingangswert durch die S/H nicht für eine ausreichend lange Zeit gehalten werden kann, damit das Eingangssignal durch einen Schwellenpegel ±ΔV geht. Die der S/H zugeordneten Zeitkonstanten werden abhängig von der speziellen Anwendung des ADIC ausgewählt. Für irgendeine Anwendung, wie z. B. für im hohen Grade dynamische Eingangssignale, kann die Ausführungsform der Ausführungsform 4 Vorteile besitzen.

Die STUFE 4

Im Blockschaltplan in Fig. 12 ist ein Beispiel der Zeitgeberschaltung gezeigt, die verwendet werden kann. Die Schaltung ist verantwortlich, um die vorzeichenbehafteten Zeitintervalle zwischen den Schwellenübergängen zu erzeugen. In jeder der vorausgehend beschriebenen Ausführungsformen des ADIC enthalten die durch die Zeitgeber- Schaltungsanordnung empfangenen Signale die Folge der Impulse aus der STUFE 3, wobei das Zeitintervall zwischen jedem aufeinanderfolgenden Impuls das erforderliche Zeitintervall zwischen den Schwellendurchgängen ist, und die Richtung (AUFWÄRTS oder ABWÄRTS), in der der letzte Pegeldurchgang aufgetreten ist.
In Fig. 12 bilden die vorzeichenbehafteten Zeitintervalle das Ausgangssignal aus dem ADIC. Ein Zähler 140 wird von einem Oszillator 142 mit fester Rate angesteuert. Die Zählung wird fortgesetzt, bis ein Durchgang durch eine Schwelle erfolgt, wobei an diesem Punkt, ausgelöst durch das Pegeländerungs-Ausgangssignal aus der STUFE 3, die Zählerinhalte zu einem Register 144 bewegt werden und der Zähler 140 zurückgesetzt und neu gestartet wird. Die Richtung des Übergangs (AUFWÄRTS oder ABWÄRTS), die durch das AUFWÄRTS/ABWÄRTS-Signal 60 bereitgestellt wird, wird durch die Logik in der STUFE 3 in ein Vorzeichenbit (AUFWÄRTS oder ABWÄRTS) 148 umgesetzt, das mit dem Registerwert kombiniert wird, damit sich ein vorzeichenbehaftetes Zeitintervall ergibt. Die im Register 144 gespeicherten vorzeichenbehafteten Zeitintervalle bilden die digitale Darstellung, die aus dem ADIC ausgegeben wird.
Außerdem können die verschiedenen Ausführungsformen der Erfindung zusätzliche Signale für die Zeitgeber-Schaltungsanordnung der STUFE 4 bereitstellen. Hinsichtlich der Ausführungsformen 1-3 kann z. B. außerdem ein Impuls, der anzeigt, daß das Eingangssignal durch einen bekannten absoluten Spannungspegel gegangen ist, der auf Null Volt eingestellt sein kann, der STUFE 4 bereitgestellt werden. Ein Merker, der die Richtung des Absolutpegel-Durchgangs anzeigt, kann außerdem zur STUFE 4 geleitet werden. In dieser Weise führt das Zurücksetzen der Schwellenpegel um den absoluten Spannungspegel nicht zur Ausgabe eines Zeitgeberintervalls (es sei denn, es entspricht einem echten Schwellenpegel-Durchgang). Ein zusätzliches Signal kann außerdem zu der Zeitgeber-Schaltungsanordnung geleitet werden, um das Zeitintervall anzuzeigen, für das der Schwellendurchgang in einem unbestimmten oder fehlerhaften Zustand arbeitet.
Ein Problem, das untersucht werden muß, ist das Problem des maximalen Zählstandes. Dies tritt auf, wenn das Eingangssignal nicht durch eine Schwelle geht, bevor der Zähler überläuft. Der Zähler kann z. B. so angeordnet sein, daß er beim maximalen Zählstand den Überlauf registriert und zurücksetzt, so daß das gesamte Intervall für den Übergang der maximalen Zählstand (oder mehr als ein maximaler Zählstand, abhängig von der Anzahl, wie oft der Zähler überläuft) plus ein tatsächlicher Zählstand ist. Jedesmal, wenn der Zähler überläuft, wird der maximale Zählstand in einen FIFO für die Eingabe in die nachfolgenden Verarbeitungsmittel verschoben, wobei der Zähler zurückgesetzt wird, um das Zählen abermals von null zu beginnen. Wenn schließlich ein Schwellendurchgang auftritt, wird von der STUFE 3 ein AUFWÄRTS/ABWÄRTS-Signal empfangen, wobei zu diesem Zeitpunkt der momentane Zählstand zum maximalen Zählstand addiert wird (oder wie viele maximale Zählstände seit dem letzten Schwellendurchgang aufgetreten sind), um das Zeitintervall zwischen dem momentanen Schwellendurchgang und dem vorhergehenden Schwellendurchgang zu bestimmen. Falls während der endlichen Zeit, die der Zähler für das Zurücksetzen benötigt, wenn ein Überlauf auftritt, ein Schwellenpegel-Durchgang auftritt, kann sich ein Problem ergeben. Falls diesem Problem begegnet wird, kann es in einer Anzahl von Arten unter Verwendung herkömmlicher elektronischer Techniken vermieden werden.

DIE SIGNALWIEDERGABE

In Fig. 13 ist eine Wiedergabevorrichtung gezeigt, die verwendet werden kann, um die Folge der abgetasteten Amplituden des ursprünglichen analogen Signals aus dem digitalen Ausgangssignal des ADIC wiederherzustellen. Der Pegeländerungsimpuls 120 und die AUFWÄRTS/ABWÄRTS-Signalausgabe 90a, 90b werden in einen 8-Bit-Zähler 150 eingegeben. Der 8-Bit-Zähler 150 ist ein AUFWÄRTS/ABWÄRTS-Zähler, der Pegeländerungsimpuls wird ein wenig verzögert, um zu erlauben, daß die richtige AUFWÄRTS/ABWÄRTS- Steuerung angewendet wird, wobei dann der Zähler 150 durch den Pegeländerungsimpuls getaktet wird. Der Wert des Zählers 150 ist ständig mit einem 8-Bit-Digital/Analog-Umsetzer (DAC) 152 verbunden, wobei der am DAC-Ausgang 154 sichtbare Wert das wiederhergestellte Eingangssignal ist. Wie bei der herkömmlichen Abtastung können diese Amplituden Interpolations- und Anpassungsroutinen unterworfen werden, um eine glatte Funktion der Zeit zu erzeugen. Der Vorteil des ADIC besteht darin, daß die Amplituden die Unbestimmtheit zwischen den Pegeln der herkömmlichen ADC nicht besitzen. Statt dessen ist die Unbestimmtheit den Zeitintervallen zugeordnet. Die Zeit kann jedoch mit einer viel größeren Genauigkeit als die Amplitude gemessen werden.

DIE ANWENDUNGEN DES ADICS

Der ADIC der Erfindung kann verwendet werden, um eine Lösung für das wohlbekannte Problem der Versatzkorrektur über einer Anordnung von Detektoren zu schaffen. Jedes Element der Detektoranordnung kann in einen ADIC der vorliegenden Erfindung eingegeben werden. Wie vorausgehend beschrieben ist, entsprechen die aus den ADIC ausgegebenen vorzeichenbehafteten Zeitintervalle der Änderungsrate des Eingangssignals. Sie entsprechen nicht dem konstanten oder sich langsam ändernden Versatz. Jedes Detektor-Ausgangssignal kann deshalb aus den Ausgangssignalen der ADIC mit einem gemeinsamen Versatz über die Anordnung rekonstruiert werden. Durch die Verwendung eines durch die RMS-Signalleistung gesteuerten Verstärkers kann es außerdem möglich sein, die Verstärkung des Detektors ebenfalls zu korrigieren.
Der ADIC der vorliegenden Erfindung schafft ein Ausgangssignal, das für die Anwendungen der Signalformanpassung und Signalformerkennung vorteilhaft ist, da die zeitliche Abhängigkeit der Abtasttechnik beseitigt ist. Für zwei aus dem gleichen physikalischen System, wie z. B. dem Motor eines Autos, der bei zwei verschiedenen Drehzahlen läuft, erhaltene Eingangssignalformen werden die zwei aus dem ADIC erhaltenen digitalen Darstellungen als eine Übereinstimmung erkannt. Dies ist für die herkömmliche Analog/Digital-Umsetzung mit regelmäßigen Intervallen nicht der Fall.
Der ADIC der Erfindung kann als die Eingangsstufe eines nichtlinearen Systemanalysators verwendet werden, der insbesondere für die Analyse der Daten im Zeitbereich verwendet wird. Die Datenanalyse im Zeitbereich wird gegenüber der Analyse im Frequenzbereich unter Verwendung diskreter Fourier-Spektraltechniken bevorzugt verwendet, weil die letzteren keine angemessenen Informationen über die nichtlinearen Beziehungen in den Datenpunkten bereitstellen können. Die Fourier-Spektraltechniken transformieren eine Menge der Datenpunkte linear in eine andere, wobei sie eine spektrale Schätzung bereitstellen, die keine zeitlich aufeinanderfolgenden Informationen enthält.
Fig. 14 zeigt eine schematische Darstellung eines nichtlinearen Systemanalysators, der den hierin beschriebenen ADIC 160 umfaßt. Das analoge Eingangssignal 10 aus dem zu analysierenden physikalischen System 162, z. B. dem Motor eines Autos, wird in den ADIC 160 eingegeben, wo es für die Eingabe in einen digitalen Prozessor in eine äquivalente digitale Darstellung umgesetzt wird, wie vorausgeht beschrieben ist. Der Prozessor 164 kann ein heuristischer Prozessor sein, wie er in US 5 835 682 beschrieben ist, der konstruiert ist, um unbekannte Ergebnisse durch einen empirischen selbstlernenden Zugang basierend auf der Kenntnis früherer Ergebnisse zu schätzen. Das digitale Ausgangssignal aus dem ADIC liegt in der Form vorzeichenbehafteter Größen vor, aber für den Zweck der nachfolgenden Computerverarbeitung sollte dieses digitale Ausgangssignal als ein Zweierkomplement-Code ausgedrückt werden.
In einem herkömmlichen nichtlinearen Systemanalysator wird das Eingangssignal, das eine kontinuierliche Funktion der Zeit ist, in regelmäßigen Abständen unter Verwendung eines herkömmlichen Analog/Digital-Umsetzers mit konstanter Abtastrate abgetastet. Dies führt zu einer Folge von Werten, die als eine Zeitreihe bezeichnet werden. Der Prozessor 164 verwendet diese Zeitreihen, um eine Trajektorie zu konstruieren, die sich durch einen mehrdimensionalen Phasenraum entwickelt, dessen Achsen unter Verwendung einer Berechnung der Zerlegung nach singulären Werten (SVD-Berechnung) bestimmt werden. Die Trajektorie entwickelt sich mit der Zeit über der Oberfläche eines geometrischen Objekts, das als Attraktor bezeichnet wird und das eine charakteristische Darstellung des Zustands des physikalischen Systems 162 ist, von dem das Eingangssignal 10 erzeugt wurde. Jeder Punkt auf einem Attraktor besitzt einen zugeordneten Koordinatenvektor mit ausreichend Elementen, um ihn in einem Phasenraum mit ausreichend Dimensionen zu positionieren, so daß sich die Trajektorien nicht schneiden. Folglich wird eine Menge von Koordinatenvektoren berechnet, die Punkte beschreiben, die ein mehrdimensionales geometrisches Objekt eindeutig darstellen. Weil die Attraktoren für das physikalische System, das sie erzeugt hat, charakteristisch sind, schaffen diese geometrischen Objekte ein Mittel, um physikalische Systeme zu vergleichen.
Der Vergleich wird durch die Berechnung eines mehrdimensionalen nichtlinearen Vorhersagemodells der Trajektorie erreicht, die den Standard-Attraktor beschreibt. Dieses mathematische Modell ist darauf eingeschränkt, den nächsten Abtastwert in der Zeitreihe vorherzusagen, aus der es berechnet wurde. Im Stand der Technik werden, wenn ein Eingangssignal 10 experimentell gemessen und die Zeitreihe abgeleitet wird, die Koordinaten ihrer rekonstruierten Trajektorie an dieses Modell übergeben, das innerhalb seiner Fähigkeit, aus den durch den Standard gelieferten Daten zu verallgemeinern, den Wert des nächsten Abtastwertes der Zeitreihe vorhersagt.
Der Unterschied zwischen dem Schatzwert des Modells und dem tatsächlich gemessenen Wert zeigt die Ähnlichkeit der zwei Zeitreihen an.
Die folgenden Literaturhinweis beschreiben die nichtlineare Systemanalyse, in der eine Zeitreihe verarbeitet wird, um eine Rekonstruktion der Trajektorie zu erreichen; R. Jones, D. S. Broomhead, 1989, "Phase spaces from experimental time series", IEEE Conference on Electronic Circuits Theory and Design, Brighton, D. S. Broomhead und G. P. King, 1986, "Extracting qualitative dynamics from experimental data", Physica 20D, S. 217-236, D. S. Broomhead, R. Jones, 1989, "Time series analysis", Proc. Roy. Soc. London, A 423, S. 103-121.
In den bekannten nichtlinearen Systemanalysatoren ergibt sich, verursacht durch die zeitliche Abhängigkeit der in den Prozessor 164 eingegebenen Zeitreihe, ein Problem mit dem obenbeschriebenen Vergleich. Dies ist so, weil die zeitliche Entwicklung der Trajektorie eng mit dem ursprünglichen Abtasttakt verbunden ist, der verwendet wird, um das Signal herkömmlich zu digitalisieren. Falls das Signal eine Signalform besitzt, die sich wiederholt, und der digitalisiere Takt geändert wird oder die Signalform in der Zeit gedehnt wird, wird sich die sich ergebende rekonstruierte Trajektorie, obwohl sie eine ähnliche "Form" aufweist, mit einer anderen Rate durch den Phasenraum entwickeln, wobei sie nicht zeitlich äquivalent ist. Deshalb sind für durch das gleiche physikalische Systeme erzeugte Eingangssignale, die ähnliche Signalformen aber eine verschiedene Frequenz besitzen (z. B. ein Motor eines Autos, der bei verschiedenen Drehzahlen läuft) die durch den Prozessor 164 erzeugten entsprechenden mehrdimensionalen geometrischen Objekte nicht äquivalent, wobei nicht erkannt wird, daß sich die Eingangssignale aus der gleichen Signalform ergeben haben.
Dieses Problem wird durch die Vorrichtung der Erfindung überwunden, wie in Fig. 14 gezeigt ist. Im ADIC 160 wird die Signalform 10 des Eingangssignals bei unregelmäßigen Intervallen abgetastet, wobei dies zu einer Folge von Werten führt (die hierin als eine Zeitfolge definiert ist), von denen jeder einen zugeordneten AUFWÄRTS- oder ABWÄRTS-Merker besitzt, abhängig davon, ob die Amplitude des Eingangssignals zunehmend bzw. abnehmend ist. Diese Zeitfolge wird in den Prozessor 164 eingegeben, wobei sie durch den Prozessor verwendet wird, um die Trajektorie zu berechnen, die sich mit der Zeit über der Oberfläche des geometrischen Objektes entwickelt. In dieser Weise wird der zeitliche Entwicklungsunterschied in den herkömmlichen nichtlinearen Systemanalysatoren beseitigt. Durch die Beseitigung der zeitlichen Abhängigkeit aus dem System sind die aus dem Eingangssignal, das sich aus dem gleichen physikalischen System ergibt, aber eine zeitgedehnte Signalform aufweist, berechneten geometrischen Objekte unabhängig von ihrer Frequenzabhängigkeit äquivalent.

Claims

1. Analog/Digital-Umsetzer zum Umsetzen eines analogen Eingangssignals (10) in eine digitale Darstellung, der umfaßt:

Erzeugungsmittel (24, 26, 28, 30, 32; 50, 52, 54; 102), die wenigstens zwei Schwellenpegel für den Vergleich mit dem Eingangssignal (10) erzeugen,

Vergleichsmittel (20, 22; 42, 44; 102; 128, 130), die jeden der Schwellenpegel mit dem Eingangssignal vergleichen und ein primäres digitales Ausgangssignal (90a, 90b; 132, 134) erzeugen, um eine Angabe dafür zu schaffen, daß das Eingangssignal durch einen der Schwellenpegel gegangen ist,

Mittel (54; 104), die das primäre digitale Ausgangssignal (90a, 90b; 132, 134) von den Vergleichsmitteln (20, 22; 42, 44; 102) empfangen und ein digitales AUFWÄRTS/ABWÄRTS-Ausgangssignal (60; 120) erzeugen, das angibt, in welcher Richtung, AUFWÄRTS oder ABWÄRTS, das Eingangssignal durch den Schwellenpegel gegangen ist,

Zeitgebermittel,

dadurch gekennzeichnet, daß

die verstrichene Zeitperiode zwischen dem Eingangssignal, das durch einen ersten Schwellenpegel gegangen ist, und dem Eingangssignal, das zu einem späteren Zeitpunkt durch einen zweiten Schwellenpegel gegangen ist, durch die Zeitgebermittel (140) bestimmt wird und außerdem durch die Zeitgebermittel (140) ein sekundäres digitales Ausgangssignal, das die verstrichene Zeitperiode darstellt, erzeugt wird,

und daß der Umsetzer ein digitales Ausgangssignal ausgibt, das nur die sekundären digitalen Ausgangssignale und das entsprechende digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal umfaßt.

2. Umsetzer nach Anspruch 1, bei dem die Erzeugungsmittel Einstellmittel (28, 30, 32; 54; 124, 126) enthalten, die die Schwellenpegel relativ zum Eingangssignal in Reaktion auf einen Schwellenpegel-Durchgang einstellen.

3. Umsetzer nach einem der Ansprüche 1 oder 2, bei dem die Vergleichsmittel Mittel (128, 130) umfassen, die jeden der Schwellenpegel mit einem von dem Eingangssignal (10) abgeleiteten Signal (138) vergleichen.

4. Umsetzer nach Anspruch 2, bei dem die Einstellmittel Mittel (28, 30, 32; 54) umfassen, die die Schwellenpegel selbst in Reaktion auf einen Schwellenpegel-Durchgang einstellen.

5. Umsetzer nach Anspruch 4, bei dem die Vergleichsmittel zwei Komparatoren (20, 22; 42, 44) umfassen, wovon jeder das Eingangssignal (10) und jeweils einen anderen von zwei Schwellenpegeln, wovon einer (OBERER) größer als das Eingangssignal (10) und der andere (UNTERER) kleiner als das Eingangssignal (10) ist, empfängt und ein Amplitudenfenster um das momentane Eingangssignal bildet, wobei der entsprechende Komparator dann, wenn das Eingangssignal durch einen der Schwellenpegel geht, ein primäres digitales Ausgangssignal (90a, 90b) für eine nachfolgende Logikstufe (54) für die Erzeugung eines digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals (60) erzeugt.

6. Umsetzer nach Anspruch 5, bei dem die Erzeugungsmittel zwei Digital/Analog-Umsetzer (24, 26; 50, 52) umfassen, wovon jeder einen anderen von zwei Schwellenpegeln, OBERER oder UNTERER, erzeugt, um ihn in den zugeordneten Komparator (20, 22; 42, 44) einzugeben, wobei die Digital/Analog-Umsetzer (24, 26; 52, 54) jeweils einen digitalen Eingang (56, 58) empfangen, der durch die Richtung des digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals (60), das durch den vorhergehenden Schwellenpegel-Durchgang erzeugt wird, bestimmt ist.

7. Umsetzer nach Anspruch 6, bei dem die Digital/Analog-Umsetzer (24, 26) die digitalen Eingänge über Zählermittel (28) empfangen, die dazu dienen, die Schwellenpegel in Reaktion auf das durch den vorhergehenden Schwellenpegel-Durchgang erzeugte digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal entsprechend zunehmend oder abnehmend einzustellen.

8. Umsetzer nach Anspruch 6, bei dem die Digital/Analog-Umsetzer (50, 52) die digitalen Eingänge von einer Logikschaltung (54) empfangen, die dazu dient, die Schwellenpegel in Reaktion auf das durch den vorhergehenden Schwellenpegel-Durchgang erzeugte digitale AUFWÄRTS/ABWÄRTS-Ausgangssignal entsprechend zunehmend oder abnehmend einzustellen.

9. Umsetzer nach einem der Ansprüche 2-8, bei dem nach jedem Schwellendurchgang die Schwellenpegel im wesentlichen gleich VREF + ΔV bzw. VREF - ΔV sind, wobei VREF der Wert des analogen Eingangssignals ist, wenn der Schwellenpegel-Durchgang erfolgt, und AN eine im voraus festgelegte Schwellenspannung ist.

10. Umsetzer nach Anspruch 3, der umfaßt:

Abtast-/Haltemittel (124) zum Abtasten des analogen Eingangssignals (10), um einen Abtasteingangswert zu schaffen,

und Mittel zum Einstellen des Abtasteingangswertes, der von den Abtast-/Haltemitteln (124) gehalten wird, um dadurch die Schwellenpegel relativ zum Eingangssignal einzustellen, wenn das analoge Eingangssignal (10) durch einen der beiden Schwellenwerte, +ΔV oder -ΔV, geht.

11. Umsetzer nach Anspruch 10, der umfaßt:

einen Differenzverstärker (124), der an einem Eingang den Abtasteingangswert empfängt und am anderen Eingang das sich entwickelnde analoge Eingangssignal (10) empfängt, wobei der Differenzverstärker ein von dem Eingangssignal (10) abgeleitetes Ausgangssignal (138) bereitstellt, und

zwei Komparatoren (128, 130), die jeden von zwei festen Schwellenpegeln, +ΔV, -ΔV, mit dem Differenzverstärkerausgang vergleichen und das primäre digitale Ausgangssignal bereitstellen, um eine Angabe darüber bereitzustellen, daß das abgeleitete Signal (138) und daher das Eingangssignal (10) durch einen Schwellenpegel gegangen sind.

12. Umsetzer nach einem der Ansprüche 2-11, der ferner umfaßt:

Absolutpegel-Durchgang-Erfassungsmittel, die jedesmal ein Ausgangssignal liefern, wenn das eingegebene analoge Signal durch den Absolutpegel geht, und

Mittel, die die Schwellenpegel in bezug auf das analoge Eingangssignal in Reaktion auf das Absolutpegel-Durchgang-Erfassungsausgangssignal einstellen, um so jegliche kumulative Fehler in den Schwellenpegeln zu korrigieren.

13. Umsetzer nach Anspruch 12, bei dem die Absolutpegel-Durchgang-Erfassungsmittel Nulldurchgang-Erfassungsmittel sind.

14. Umsetzer nach Anspruch 12 oder 13, bei dem die Schwellenpegel selbst in Reaktion auf das Absolutpegel-Durchgang-Erfassungsausgangssignal eingestellt werden.

15. Umsetzer nach Anspruch 1, bei dem die Erzeugungsmittel einen Flash-Analog/Digital-Umsetzer (100) umfassen, um mehrere feste digitale Schwellenpegel zu erzeugen und um das analoge Eingangssignal (10) in einen binär codierten digitalen Ausgang umzusetzen, und bei dem die Vergleichsmittel eine Logikschaltungsanordnung (102, 104) umfassen, die den momentanen binär codierten digitalen Ausgang mit den früheren binär codierten digitalen Ausgängen vergleicht, um festzustellen, wann und in welcher Richtung ein Schwellenpegel-Durchgang aufgetreten ist.

16. Umsetzer nach Anspruch 15, bei dem die Logikschaltungsanordnung wenigstens die beiden niedrigstwertigen Bits der früheren binär codierten digitalen Ausgänge wenigstens mit den zwei niedrigstwertigen Bits des früheren binär codierten Ausgangs vergleicht, um festzustellen, wann und in welcher Richtung ein Schwellenpegel-Durchgang aufgetreten ist.

17. Umsetzer nach einem der vorhergehenden Ansprüche, bei dem die Zeitgebermittel einen Zeitzähler (140) umfassen, der die verstrichene Zeitperiode mißt, die zwischen Schwellenpegel-Durchgängen vorhanden ist.

18. Umsetzer nach Anspruch 17, bei dem der Zeitzähler einen maximalen Zählstand aufweist und bei dem die Zeitgebermittel ferner Mittel umfassen, die feststellen, wann der maximale Zählstand aufgetreten ist.

19. Umsetzer nach einem der Ansprüche 1-18, der ferner Mittel (12, 16) umfaßt, die anfangs das analoge Eingangssignal normieren, derart, daß irgendwelche zwei oder mehreren analogen Eingangssignale, die in den Umsetzer eingegeben werden, eine gemeinsame Amplitudenskalierung besitzen.

20. Umsetzer nach einem der vorhergehenden Ansprüche, der außerdem ein Antialiasing-Filter enthält, das dazu dient, die schnellste Änderungsrate des Eingangssignals (10) zu begrenzen, so daß das Zeitintervall, dem die schnellste Änderungsrate entspricht, größer als die Zeit ist, die der Umsetzer braucht, um eine digitale Ausgangssignaldarstellung nach einem Schwellenpegel-Durchgang bereitzustellen.

21. Nichtlinearer Systemanalysator zum Analysieren eines analogen Eingangssignals (10), dadurch gekennzeichnet, daß er umfaßt:

den Analog/Digital-Umsetzer (160) nach einem der Ansprüche 1-20 für die Erzeugung einer digitalen Darstellung des Eingangssignals,

Verarbeitungsmittel (164), die die digitale Darstellung empfangen und ein mehrdimensionales nichtlineares Vorhersagemodell erzeugen, wobei das Modell in der Weise Beschränkungen unterliegt, daß es das nachfolgende Eingangssignal vorhersagt.

22. Nichtlinearer Systemanalysator nach Anspruch 21, der ferner Mittel umfaßt, die das vorhergesagte Abtasteingangssignal mit dem gemessenen Eingangssignal vergleichen.

23. Verfahren zum Umsetzen eines analogen Eingangssignals (10) in eine digitale Darstellung, das die folgenden Schritte umfaßt:

i) Erzeugen wenigstens zweier Schwellenpegel (OBERER, UNTERER),

ii) Vergleichen der wenigstens zwei Schwellenpegel mit dem Eingangssignal,

iii) Erzeugen eines primären digitalen Ausgangssignals (90a, 90b; 132, 134), um eine Angabe darüber zu schaffen, daß das Eingangssignal durch einen der Schwellenpegel gegangen ist,

iv) Bereitstellen eines einzelnen digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals (60; 120) aus dem primären digitalen Ausgangssignal, das angibt, in welcher Richtung, AUFWÄRTS oder ABWÄRTS, das Eingangssignal (10) durch den Schwellenpegel gegangen ist,

dadurch gekennzeichnet, daß es die folgenden weiteren Schritte umfaßt:

Bestimmen der verstrichenen Zeitperiode zwischen dem Durchgang des Eingangssignals durch einen ersten Schwellenpegel und dem Durchgang des Eingangssignals durch einen zweiten Schwellenpegel zu einem späteren Zeitpunkt,

Erzeugen eines sekundären digitalen Ausgangssignals, das die verstrichene Zeitperiode zwischen dem Durchgang des Eingangssignals durch einen ersten Schwellenpegel und dem Durchgang des Eingangssignals durch einen zweiten Schwellenpegel zu einem späteren Zeitpunkt darstellt, und

Bereitstellen einer digitalen Darstellung des Eingangssignals lediglich anhand der sekundären digitalen Ausgangssignale und des zugeordneten digitalen AUFWÄRTS/ABWÄRTS-Ausgangssignals.

24. Verfahren nach Anspruch 23, das ferner den Schritt des Ausdrückens der digitalen Darstellung als eine Zweierkomplement-Zahl umfaßt.

25. Verfahren nach einem der Ansprüche 24-26, das ferner den Schritt des Einstellens der Schwellenpegel relativ zum Eingangssignal in Reaktion auf einen Schwellenpegel-Durchgang umfaßt.

26. Verfahren nach einem der Ansprüche 23-24, das den Schritt des Vergleichens des Eingangssignals (10) mit zwei Schwellenpegeln umfaßt,

27. Verfahren nach einem der Ansprüche 23-24, das den Schritt des Vergleichens eines aus dem Eingangssignal (10) abgeleiteten Signals (138) mit den Schwellenpegeln umfaßt.

28. Verfahren nach Anspruch 26, das den Schritt des Einstellens der Schwellenpegel selbst in Reaktion auf das durch einen Schwellenpegel gehende Eingangssignal (10) einstellt, um so die Schwellenpegel relativ zum Eingangssignal (10) einzustellen.

29. Verfahren nach Anspruch 28, das den Schritt des Einstellens des abgeleiteten Signals (138) in Reaktion auf den Durchgang des abgeleiteten Signals (138) durch einen Schwellenpegel umfaßt, um so die Schwellenpegel relativ zu dem abgeleiteten Signal (138) einzustellen.