DE69816455T2

DE69816455T2 - Prozesssteuerungstransmitter mit adaptivem analog-digital-wandler

Info

Publication number: DE69816455T2
Application number: DE69816455T
Authority: DE
Inventors: E. David TETZLAFF; P. James ROSS
Original assignee: Rosemount Inc
Current assignee: Rosemount Inc
Priority date: 1997-02-24
Filing date: 1998-02-23
Publication date: 2004-04-15
Anticipated expiration: 2018-02-24
Also published as: EP1012550B1; CA2282536A1; DE69816455D1; WO1998037391A1; US5909188A; CN1130553C; CN1248322A; EP1012550A1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft Sender von der Art, wie sie in der Prozesssteuerungsindustrie verwendet werden. Insbesondere betrifft die vorliegende Erfindung einen Sender, der einen Analog-Digital-Wandler mit adaptiver Auflösung, Aktualisierungsrate oder Auflösung und Aktualisierungsrate aufweist.
Sender in der Prozesssteuerungsindustrie kommunizieren typischerweise mit einem Regler über diesselben zwei Drähte, über die sie auch Energie erhalten. Ein Sender empfängt Befehle von einem Regler und sendet Ausgangssignale, die für für eine erfasste Prozessvariable stehen, zurück zu dem Regler. Ein für gewöhnlich verwendetes Verfahren ist der Einsatz einer Stromschleife, bei der der erfasste Parameter durch einen Strom repräsentiert wird, dessen Stärke zwischen 4 und 20 mA variiert.
Ein Sender weist einen Sensor zum Erfassen einer Prozessvariablen auf, die von einem Prozess gesteuert wird. Der Sensor gibt ein analoges Signal aus, das eine von mehreren Variablen darstellt, je nach der Beschaffenheit des zu steuernden Prozesses: Druck, Temperatur, Fluss-pH, Trübung, Gaskonzentra tion, usw. Einige der zu steuernden Variablen weisen einen großen dynamischen Bereich auf, wie z. B. in einem Flussmesser, in welchem sich die Amplitude des analogen Signals um einen Faktor von 10,000 verändert.
Ein Analog-Digital-Wandler in dem Sender wandelt das analoge Sensorsignal für eine anschließende Analyse in dem Sender oder zur Übertragung an eine Fernadresse in eine digitale Darstellung der erfassten Prozessvariablen um. Ein Mikroprozessor kompensiert typischerweise das erfasste und digitalisierte Sensorsignal und ein Ausgangsschaltkreis in dem Sender sendet ein Ausgangssignal, das repräsentierend für die kompensierte Prozessvariable ist, an eine Fernadresse.
Häufig verwenden Sender einen Sigma-Delta-Analog-Digital-Wandler, in dem das analoge Sensor-Ausgangssignal an einen Hochgeschwindigkeits-Sigma-Delta-Modulator gekoppelt ist. Der Sigma-Delta-Modulator liefert ein digitales Hochgeschwindigkeits-Bitstrom-Ausgangssignal, das die Polarität und Stärke des Sensor-Ausgangssignals repräsentiert. Dieser Bitstrom wird an ein digitales Filter, beispielsweise ein Dezimierungsfilter, angelegt, das im Allgemeinen einen Filteroder Integrationsvorgang ausführt und ein Mehrbit-Ausgangssignal (d. h. ein Datenbyte oder ein Datenwort) bei einer niedrigeren Rate liefert.
Im Allgemeinen treten Abstriche bei der Auflösung oder Aktualisierungsrate (oder Bandbreite) in Analog-Digital-Wandlern auf. Die Auflösung des Analog-Digital-Wandlers ist umgekehrt proportional zu der Umwandlungsrate (oder Bandbreite) des Wandlers.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft einen Sender zur Verwendung in der Prozesssteuerungsindustrie, der einen adaptiven Analog-Digital-Wandler aufweist. Der Sender weist einen Sensor auf, der so angepasst ist, dass er an einen Prozess gekoppelt ist und ein Sensor-Ausgangssignal liefert, das in Beziehung zu einer Prozessvariablen steht. Ein an das Sensor-Ausgangssignal gekoppelter Modulator liefert darauf ansprechend ein digitales Ein-Bitstrom- oder ein Mehr-Bitstrom-Ausgangssignal, das eine digitale Darstellung der Polarität und Stärke des Sensor-Ausgangssignals ist. Ein Filter liefert ein dezimiertes Ausgangssignal basierend auf der Dezimierung des Bitstrom-Ausgangssignals. In einigen Ausführungsformen sind mehrere Ausgangssignale, die unterschiedliche Dezimierungsraten darstellen, vorgesehen. Aspekte der Erfindung schließen die Einstellung der Genauigkeit der Dezimierung, die Lieferung mehrerer Ausgangssignale von dem Dezimierungsfilter und die Selektion der Dezimierungspräzision basierend auf Veränderungen in dem Sensor-Ausgangssignal ein. Beispielsweise vergleicht ein Vergleicher ein früheres Dezimierungs-Ausgangssignal mit einem augenblicklichen Dezimierungs-Ausgangssignal und liefert darauf ansprechend das Aktualisierungssignal an das Filter und das Ausgangsregister. In einer Ausführungsform wird, wenn die gegenwärtige Dezimierung und die frühere Dezimierung im Wesentlichen identisch sind, kein Aktualisierungssignal erzeugt, wobei die gegenwärtige Dezimierung weiterläuft, wodurch die Auflösung des Analog-Digital-Wandlers erhöht wird. Falls jedoch ein Unterschied zwischen der gegenwärtigen Dezimierung und der früheren Dezimierung vorliegt, wird ein Aktualisierungssignal an das Filter geliefert. In einer Ausführungsform weist der Sender eine Schaltkreisanordnung auf, die ein mit dem Parameter in Beziehung stehendes Ausgangssignal ansprechend auf die gegenwärtige Dezimierung liefert. Dieses Ausgangssignal kann beispielsweise auf einer Zweidraht-Prozesssteuerungsschleife übertragen werden. Ein anderer Aspekt der Erfindung weist einen Analog-Digital-Wandler auf, der Ausgangssignale unterschiedlicher Auflösung liefert oder die Fähigkeit besitzt, basierend auf der Veränderungsrate des Eingangssignals die Auflösung zu verändern.
Weitere Einzelheiten, Merkmale und Vorteile ergeben sich aus der nachfolgenden Kurzbeschreibung mehrerer Ausführungsformen der Erfindung anhand der Zeichnungen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
1 ein vereinfachtes Blockdiagramm eines erfindungsgemäßen Senders;
2 ein vereinfachtes Blockdiagramm eines Analog-Digital-Wandlers, der in dem erfindungsgemäßen Sender von 1 verwendet wird;
3 ein Schaubild eines analogen Eingangssignals im Verhältnis zur Zeit, das eine Abweichung bei der Umwandlungsrate zeigt;
4 ein Ablaufdiagramm, das die erfindungsgemäßen Schritte zeigt;
5 ein Blockdiagramm eines Analog-Digital-Wandlers gemäß einer anderen Ausführungsform;
6 ein Blockdiagramm eines Filters gemäß einer Ausführungsform der Erfindung, welches mehr als ein Differenzierglied aufweist;
7 ein vereinfachtes Blockdiagramm eines erfindungsgemäßen Filters, das eine Registerdatei zum Erhalten von Daten für unterschiedliche Dezimierungsrate aufweist; und
8 ein Steuerungsdiagramm für die Schaltkreisanordnung von 7.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Bei dem in 1 gezeigten Zweidraht-Sender 10 handelt es sich um einen Sender, der eine adaptive Auflösung und Aktualisierungsrate gemäß der vorliegenden Erfindung schafft. Wie es in 1 gezeigt ist, weist der Sender 10 ein Paar von Anschlüssen 12 und 14 auf, die an eine Zweidraht-Stromschleife 13 von 4 bis 20 mA angeschlossen sind, die typischerweise in Prozesssteuerungssystemen in der Industrie verwendet werden. Der Schleifenstrom I_L fließt über den Anschluss 12 in den Sender 10 und über den Anschluss 14 aus dem Sender. Alle Energie für die elektrische Schaltkreisanordnung des Senders 10 wird über den Schleifenstrom geliefert. Der Sender 10 weist einen analogen Sensor 18, einen nicht wieder auf Null gesetzten quasi-kontinuierlichen Integrations-A/D-Wandler 20, ein Mikrocomputer-System 22 und einen Eingangs-/Ausgangs-Schaltkreis (I/O) 28 auf, der den Stromversorgungsausgang 16 einschließt. Der I/O-Schaltkreis 28 überträgt über die Zweidraht-Schleife 13 durch die Anschlüsse 12 und 14 mit einem analogen Signal (durch Veränderung der Größe eines analogen Schleifenstroms I_L) und mit einem digitalen Signal entsprechend dem HART^®-Protokoll. Das DE-Protokoll kann ebenfalls dazu verwendet werden, um eine Kommunikation zwischen dem Sender 10 und dem Steuerungssystem auf der Schleife 13 herzustellen. Alternativ liefert der I/O-Schaltkreis 28 eine vollständig digitale Übertragung zu dem Regler, wie in dem Fieldbus-Protokoll.
Der Sensor 18 erfasst den Prozessparameter 17, bei dem es sich beispielsweise um Druck oder Temperatur handeln kann. Der Sensor 18 kann ein kapazitiver Drucksensor sein, der ein analoges Sensor-Ausgangssignal 19 liefert, das als eine Funktion des erfassten Parameters 17 variiert. Häufig bedingt ein Signal aufbereiter (nicht gezeigt) das Sensor-Ausgangssignal 19 wunschgemäß. Das Ausgangssignal 19 ist an den A/D-Wandler 20 gekoppelt, der den analogen Teil des Sensor-Ausgangssignals 19 digitalisiert und ein digitalisiertes Ausgangssignal 21 an das Mikrocomputersystem 22 liefert. Der I/O-Schaltkreis 28 koppelt ein Ausgangssignal (entweder digital oder analog), das für den erfassten Parameter 17 repräsentativ ist, an die Schleife 13. Analog-Digital-Wandler liefern typischerweise Umwandlungen bei einer festgelegten Aktualisierungsrate mit einer festgelegten Auflösung. Es sind Abstriche bei der Auflösung oder Aktualisierungsrate des Wandlers bekannt. Insbesondere ist es bekannt, die Aktualisierungsrate anzupassen, um rasch veränderlichen Eingangssignalen zu folgen oder eine bessere Auflösung zu schaffen. Die vorliegende Erfindung liefert ein neues Verfahren zum Verändern der Bandbreite (Aktualisierungsrate) und der Auflösung eines Delta-Sigma-Analog-Digital(A/D)-Wandlers.
2 ist ein vereinfachtes Blockdiagramm eines A/D-Wandlers 20 gemäß einer Ausführungsform der Erfindung. Der Wandler 20 weist einen an den Sensor 18 angeschlossenen Modulator 50 auf, der ein Bitstrom-Ausgangssignal 52 liefert, nämlich einen Hochratesstrom von 1-ern und 0-ern bei einer festgelegten Taktrate, die für das Eingangssignal 19 steht. Das Filter 54 empfängt den Strom 52, führt eine Dezimierung aus und liefert ein augenblicklich dezimiertes Ausgangssignal Data_c, das ein Byte oder Byteserien aufweist, das/die das Ergebnis der Dezimierung repräsentiert/en. Daten können als jegliche Anzahl von Bits selektiert werden und sind nicht auf Bytes beschränkt. Eine Dezimierung (oder "Umwandlung") kann beispielsweise eine Integration von 1-ern und 0-ern im Strom 52 sein. Die Dezimierung erfolgt über eine Zeitperiode und wird beendet, wenn das Filter 54 ein Aktualisierungssignal empfängt.
Die vorliegende Erfindung erkennt, dass die Genauigkeit und Umwandlungsrate des A/D-Wandlers 20 gesteuert werden kann, indem die Dezimierungsperiode des Filters 54 eingestellt wird.
Beispielsweise weist, wenn die Dezimierungsperiode nur für ein einziges Bit im Strom 52 ist, Data_c eine Auflösung von lediglich zwei Werten (1 oder 0) auf, weist andererseits jedoch eine schnelle Aktualisierungsrate auf. Wenn die Dezimierzungsperiode andererseits 256 Bits lang ist, ist die Aktualisierungsrate 256 Mal länger, wobei das Filter 54 jedoch 256 (oder mehr, abhängig von der Größenordnung des Modulators) unterschiedliche Pegel im Eingangssignal 19 auflösen kann.
Das Filter 54 liefert zudem eine augenblickliche Anzahl von Bit-Ausgangssignalen (#Bits_c), die repräsentierend für die Bitanzahl aus dem Strom 52 ist, der beim Erzeugen von Datac dezimiert worden ist. Der Wert von #Bits_c verändert sich basierend auf der Bitanzahl, die von dem Strom 52 (d. h. der Länge der Dezimierungsperiode) empfangen wird, die bestimmt wird, wenn das Filter 54 ein Aktualisierungssignal empfängt. Der Vergleichsschaltkreis 56 liefert ein Aktualisierungssignal (update) an das Filter 54 und das Datenregister 58. Das Datenregister 58 speichert die früheren Werte von Data_c (als Data_p) und von #Bits_c (als #Bits_p), welche an den Vergleichs-Funktionsblock 56 geliefert werden. Das Datenregister 58 liefert das digitale Ausgangssignal 21, das für ein analoges Eingangssignal 19 steht.
Die Erfindung stellt automatisch und dynamisch die Aktualisierungsrate/Auflösung des A/D-Wandlers 20 basierend auf Kennlinien des Eingangssignals 19 ein, indem die Dezimierungsperiode des Filters 54 gesteuert wird. Ungleich typischen Aktualisierungsraten-/Auflösungs-Einstellverfahren des Stands der Technik bleibt die Abtastrate des Modulators 50 konstant. Eine Aktualisierungsrate/Auflösung wird durch Steuern der Periode der durch das Filter 54 ausgeführten Dezimierung (Umwandlung) gesteuert, d. h. durch Einstellen der Bitanzahl in dem Bitstrom 52, der von dem Filter 54 bei der Ausführung der Dezimierung verwendet wird.
Bei dem Filter 54 kann es sich um jedes beliebige geeignete Filter handeln, das im Allgemeinen als ein Dezimierungsfilter bezeichnet wird, d. h. ein Sinc-Filter usw. Ein Aspekt der Erfindung schließt ein Filter in einem Sigma-Delta-Wandler mit einer einstellbaren Umwandlungsrate ein, die basierend auf dem Empfang eines Aktualisierungssignals selektiert wird.
Ein weiterer Aspekt der Erfindung schließt die Erzeugung des Aktualisierungssignals oder ansonsten die Einstellung der Genauigkeit des Filters ein. In einer Ausführungform wird das Aktualisierungssignal durch den Vergleicher 56 erzeugt, wenn sich Data_c "signifikant" von Data_p unterscheidet. Inbesondere speichert das Register 58 den vorherigen Wert des momentanten Datenbestands (Data_c) als den früher Wert (Data_p) und den vorherigen Wert von #Bits_c als #Bits_p. Der Vergleicher 56 empfängt Data_p, #Bits_p, Data_c und #BitsC. Falls sich der Wert Datac "signifikant" von Datap unterscheidet, erzeugt der Vergleicher 56 ein Aktualisierungssignal. Wie hierbei verwendet, kann das, was einen "signifikanten" Unterschied ausmacht, geeignet für die Implementierung gewählt werden und kann sich dynamisch während des Betriebs verändern. Beispielsweise kann der Unterschied auf einer relativen Veränderung zwischen den beiden Ventilen, einer Prozentveränderung, oder anderen Vergleichen basieren. Die Schwelle für einen "signifikanten" Unterschied ist auswählbar und steht mit dem erwarteten Rauschaufkommen am Eingang 17 in Zusammenhang. Das Aktualisierungssignal bewirkt, dass das Register 58 die momentanten Werte von Datac und #Bits_c als Data_p bzw. #Bits_p speichert.
Falls |Data_c-Data_p| andererseits im Wesentlichen identisch zu Data_p ist (d. h. sich von Data_p nicht signifikant unterscheidet), führt das Filter 54 weiterhin eine Dezimierung des Stroms 52 aus, wodurch die Dezimierungsperiode erhöht wird und somit die Genauigkeit von Datac und der Wert von #Bits_c erhöht wird. Die Dezimierung wird fortgesetzt, bis entweder: (1) Datac eine größere Präzision als Data_p aufweist, basierend auf einem Vergleich von #Bits_c mit #Bits_p, oder (2) Data_c "sich signifikant unterscheidet" von Data_p. Somit erlaubt die Erfindung eine adaptive Selektion der Auflösungs-/Aktualisierungsrate direkt mit Hilfe des A/D-Wandlers 20, und resultiert in einer höheren Auflösung mit einer minimalen zusätzlichen Schaltkreisanordnung und einem niedrigen Energieverbrauch, wobei es sich hierbei um wünschenswerte Merkmale handelt, wenn man von den Konstruktionseinschränkungen bei Prozesssteuerungssendern ausgeht.
Eine Ausführungsform der vorliegenden Erfindung kann zusammen mit dem Filter 54 veranschaulicht werden, das einen Sinc-Filter implementiert. Ein Sinc-Filter erster Ordnung häuft die Anzahl von "1-ern" in dem vom Modulator 50 erzeugten Strom über eine Zeitperiode an. Für dieses Beispiel geht man davon aus: (1) die schnellste Aktualisierungsrate beträgt 1/64 der Abtastfrequenz des Modulators 50, (2) die minimale Auflösung des Filters 54 beträgt 6 Bits, und (3) die Auflösung wird adaptiv durch den Faktor zwei erhöht (und daher erhöht sich die Aktualisierungsrate um den Faktor 2). Diese Parameter dienen lediglich der Veranschaulichung und schränken den Schutzumfang der Erfindung nicht ein.
Man geht davon aus, dass der Wandler 20 ein Gleichstromsignal (d. h. nicht wechselnd) am Eingang 17 empfängt, dass #Bitsc einen minimalen Wert aufweist (daher die Auflösung bei einem Minimum von sechs Bits liegt) und dass Data_p Null ist. Während einer ersten Umwandlung sammelt das Filter 54 64 Muster aus dem Strom 52 an und erzeugt eine Sechs-Bit-Umwandlung (d. h. Bits_c = 6) bei einer Aktualisierungsrate von 1/64 der Abtastfrequenz des Modulators 50 (d. h. die Dezimierungsperiode beträgt das 64-fache der Abtastfrequenz). Da sich Data_c "signifikant unterscheidet" von Data_p, wird ein Aktualisierungssignal an das Filter 54 und das Register 58 geliefert, wobei das Datenregister 58 Data_p zur Verwendung als Datac speichert. Das Aktualisierungssignal reinigt zudem den Akkumulator im Filter 54. Während einer zweiten Umwandlung vergleicht der Vergleicher 56 erneut Datac mit Data_p, nachdem 64 Muster empfangen worden sind. Da der Eingang 17 den selben Gleichstrom-Pegel aufweist, sind Datac und Data_p im Wesentlichen gleich und weisen die gleiche Auflösung auf (d. h. #Bits_c = #Bits_p). Aus diesem Grund wird kein Aktualisierungssignal erzeugt. Nach Empfang von weiteren 64 Abtastwerten durch das Filter 54 (d. h. einem Anstieg um die Potenz 2 im Vergleich zu vorher), vergleicht der Vergleichsschaltkreis 56 erneut Datac mit Data_p. Die Werte sind immer noch im Wesentlichen gleich, abgesehen von der verbesserten Auflösung. Jedoch ist #Bits_c > #Bits_p und daher ist die Auflösung von Datac > Data_p, so dass der Schaltkreis 56 ein Aktualisierungssignal erzeugt, das verursacht, dass das Register 58 Datac als Ausgangssignal des Datenregisters 58 zwischenspeichert und das Filter 54 reinigt. Darüber hinaus kann das Vergleichen so eingestellt werden, dass es das Rauschen in dem Signal übergeht oder sogar mit Hilfe von Hysterese implementiert wird.
Während einer dritten Umwandlung, während welcher der Eingang 17 immer noch einen konstanten Gleichstrom-Pegel aufweist, zieht der Vergleichsschaltkreis 56 |Data_c-Data_p| nach 64 und 128 Abtastwerten ab. Ein Aktualisierungssignal wird nicht geliefert, da Datac = Data_p und #Bits_c ≤ #Bits_p. Nach der Umwandlung von 256 Abtastwerten wird jedoch ein Aktualisierungssignal vom Vergleichs-Funktionsblock 56 erzeugt, da #Bits_c acht Bits aufweist, während #Bits_p nur sieben Bits aufweist. Dieser Vorgang geht weiter, wobei jedes neue Aktualisierungssignal ein anderes Auflösungsbit mit der halben vorherigen Umwandlungsrate erzeugt. Wenn die maximale Wandler-Auflösung (d. h. #Bit_c = 9 in diesem Beispiel) oder der minimale Rauschpegel (d. h. die erhöhte Auflösung ist lediglich Umwandlungsrauschen) erreicht ist, werden Aktualisierungssignale bei einer konstanten Rate erzeugt.
Man geht nun davon aus, dass sich der Eingang 17 verändern kann. Der Vergleicher 56 berechnet |Data_c-Data_p|. In einer Ausführungsform erfolgt ein Vergleich, wenn die Anzahl der Abtastwerte eine Quadratzahl ist. Ein Aktualisierungssignal wird erzeugt, wenn Datac signifikant unterschiedlich zu Data_p ist. Beispielsweise kann dies der Fall sein, wenn Datac nicht exakt identisch zu Data_p ist, oder in einer anderen Ausführungsform, wenn sie sich mehr als ein paar Bits voneinander unterscheiden. Dies bewirkt, dass die Auflösungs-/Aktualisierungsrate (d. h. Bits_c) auf einen niedrigeren Wert gesetzt wird.
3 ist ein Schaubild, das ein als eine Linie dargestelltes analoges Eingangssignal 17 zeigt, und zudem Ausgangssignale aus dem Datenregister 58, wobei ein jedes durch ein viereckiges Symbol dargestellt ist und bei einem Aktualisierungssignal im Verhältnis zur Zeit auftritt. Wie es in 3 dargestellt ist und gemäß der vorliegenden Erfindung ist während Zeitperioden, in denen das Eingangssignal 17 relativ konstant ist, die Zeit zwischen den Aktualisierungen relativ groß. Wenn jedoch andere große Veränderungen bei dem Eingangssignal 17 auftreten, nimmt die Aktualisierungsrate zu, so dass der A/D-Wandler 20 dem Eingangssignal schneller folgen kann.
Da Rauschen mit anlogen Systemen inherent verbunden ist, ignoriert in einer Ausführungsform der Vergleichsschaltkreis 56 Unterschiede von einem oder mehreren Bits, da diese Unterschiede auf Rauschen beruhen können. Die Bestimmung der Anzahl von Bits in der Vergleichsfunktion kann explizit oder implizit erfolgen. Eine explizite Bestimmung ist eine festgelegte Zahl. Eine implizite Bestimmung ist so ausgelegt, dass sie auf einer Prüfung des Filterausgangssignals basiert.
4 ist ein vereinfachtes Ablaufdiagramm, das einen Aktualisierungsalgorithmus zeigt, der für die erfindungsgemäße Einstellung der Präzision der Dezimierung entsprechend der Erfindung verwendet wird. Beim Block 60 erzeugt das Filter 54 ein momentanes Filterausgangssignal Datac und #Bits_c. Beim Block 62 vergleicht der Vergleichs-Funktionsblock 56 Data_c mit Data_p, welche beide im Register 58 gespeichert ist. Beim Block 64 wird, wenn sich Data_p signifikant verändert hat, die Steuerung an Block 66 weitergegeben. Beim Block 66 wird ein Aktualisierungssignal vom Vergleicher 56 geliefert und die Filter-Ausgangssignalreihenfolge kann wahlweise bei dem Filterblock 68 initialisiert werden. Alternativ wird, wenn sich Data_c nicht signifikant verändert hat, die Steuerung an den Block 70 weitergegeben, welcher bestimmt, ob #Bits_c größer ist als #Bits_p. Falls sich #Bits_c erhöht hat, wird die Steuerung an den Block 66 weitergegeben und es wird ein Aktualisierungssignal geliefert. Falls #Bits_c jedoch nicht größer als #Bits_p ist, geht die Steuerung zurück zu Block 60 und die Ablauffolge wird wiederholt.
5 ist ein vereinfachtes Blockdiagramm eines A/D-Wandlers 100 gemäß einer anderen Ausführungsform. Der Wandler 100 schließt den Modulator 50 ein, der ein Bitstrom-Ausgangssignal 52 an den ersten Filterabschnitt 102 liefert. Der Wandler 100 weist zudem einen zweiten Filterabschnitt 104, einen Vergleichs-Funktionsblock 106 und ein Datenregister 108 auf. Der erste Filterabschnitt 102 liefert erste Filterabschnittsdaten Data_C1 an den zweiten Filterabschnitt 104, den Vergleichs-Funktionsblock 106 und das Datenregister 108. Der Filterabschnitt 102 liefert zudem #Bits_C1 an den Vergleichs-Funktionsblock 106 und das Datenregister 108, das die Bitanzahl in der momentanen Umwandlung (Data_C1) repräsentiert. Der zweite Filterabschnitt 104 liefert zweite Filterabschnittsdaten Data_C2 und #Bits_C2 an den Vergleichs-Funktionsblock 106 und an das Datenregister 108. Der Vergleichs-Funktionsblock 106 empfängt darüber hinaus Data_p sowie #Bits_p von dem Datenregister 108, wie in der vorherigen Ausführungsform. Der Vergleichs-Funktionsblock 106 liefert ein Aktualisierungssignal an den ersten Filterabschnitt 102, den zweiten Filterabschnitt 104 und an das Datenregister 108.
In der Ausführungsform von 5 ist der A/D-Wandler 100 spezifisch zur digitalen Umwandlung eines Signals mit großen Stufenveränderungen ausgelegt. In Gegensatz hierzu, ist in der Ausführungsform von 2 die Logik so aufgebaut, dass beim Auftreten eines großen Stufen-Eingangssignals, wenn Data_p 16 Bits lang ist (65,535 Abtastwerte) und das Filter 54 mehr als fünfzehn Bits von Abtastwerten (32,768) empfangen hat, das Filter 54 keine Aktualisierung für bis zu 32,768 weitere Bits erzeugen kann. In der Ausführungsform von 5 verkürzen jedoch ein Mehrfachabschnitts-Filter und ein Vergleichsschaltkreis diese Verzögerung. Der erste Filterabschnitt 104 kann eine festgelegte Aktualisierungsrate aufweisen, beispielsweise 1/64 der Abtastfrequenz des Modulators 50. Der zweite Filterabschnitt 104 arbeitet auf ähnliche Art und Weise wie – wie bereits beschrieben – der Filterabschnitt 54 in 2. Nach dem Empfang eines großen Stufen-Eingangssignals gibt der Vergleichs-Funktionsblock 106 jedoch sofort ein Aktualisierungssignal aus und Data_C1 wird vom Register 108 zwischengespeichert oder gesperrt, wodurch sich das Ausgangssignal 21 rasch verändert, um dem Stufen-Eingangssignal zu folgen. Darüber hinaus kann sich in einer Ausführungsform die Aktualisierungsrate des ersten Filterabschnitts 102 auch auf eine Art und Weise verändern, die so gewählt ist, dass diese dem Eingangssignal bei 17 optimal während großen Stufenveränderungen folgt.
Für einen Fachmann in der Technik ist es offensichtlich, dass die vorliegende Erfindung leicht auf andere Arten von Implementierungen ausgedehnt werden kann. Beispielsweise ist es ein Aspekt der Erfindung, einen einzigen Filterabschnitt einzusetzen, wobei das Filter jedoch bei unterschiedlichen Raten und Auflösungen Ausgangssignale erzeugt. Viele Filter für Delta-Sigma-Wandler weisen einen Hochgeschwindigkeitsabschnitt auf, der von einem Niedrigratenabschnitt gefolgt wird. Ein derartiges Filter schließt einen Integriergliedabschnitt ein, der von einem Differenziergliedabschnitt gefolgt ist. Das Inte grierglied arbeitet mit derselben Rate wie die Modulator-Datenrate und das Differenzierglied arbeitet mit der Ausgangsdatenrate.
Durch das Vorsehen einer Reihe von verschiedenen Differenziergliedabschnitten können, wie in 6 dargestellt, mehrere Ausgangssignale von einem Dezimierungsfilter erzeugt werden. 6 ist ein vereinfachtes Blockdiagramm eines Dezimierungsfilters 140 gemäß einer Ausführungsform. Das Dezimierungsfilter 140 koppelt an den Modulator 142. Das Filter 140 weist einen Integrierglied 144 und ein Mehrfach-Ausgangsdifferenzierglied 146 auf. Der Addierer 148 in dem Integrierglied 144 ist an den Modulator 142 angeschlossen und liefert ein Ausgangssignal an das Integrierglied-Register R_I 150. Das Register 150 liefert ein Ausgangssignal, das an den Addierer 148 rückgekoppelt ist und an ein Abwärts-Abtastwertregister R_DS 152 vorwärtsgekoppelt ist und mit der Taktrate des Modulators 142 CLK_M taktgesteuert ist. Das Register 152 ist mit einer Abwärts-Abtastwert-Taktrate CLK₁ taktgesteuert, bei der es sich um die schnellste Umwandlungsrate handelt (und die daher der niedrigsten Auflösung entspricht). Das Differenzierglied 146 weist N Differenzierglieder 156₁ , 156₂ , ..., 156_N auf. Jeder Abschnitt weist ein Differenziergliedregister 158₁ , ..., 158_N auf, die mit Taktraten von CLK₁, ... CLK_N taktgesteuert sind, die Ausgänge besitzen, die jeweils an die invertierenden Eingänge der Addierer 160₁ , ... 160_N angeschlossen sind. Die nicht-invertierenden Eingänge der Addierer 160₁ bis 160_N koppeln direkt an den Ausgang des Registers 152. Jedes Differenzierglied 156₁ ... 156_N liefert jeweils ein Ausgangssignall ... Ausgangssignal_N. In einer bevorzugten Ausführungsform weist ein jedes Taktsignal CLK₁ ... CLK_N eine unterschiedliche Rate auf, wobei diese unterschiedliche Auflösungspegel für die Ausgangssignale 1-N liefern. Der Aufbau und Algorithmus von 4 kann leicht modifiziert werden, so dass die gewünschte Auflösung von dem Mehrfach-Ausgangsdifferenzierglied 146 selektierbar ist. Das Filter 146 von 6 kann wie Filter 54 in 2 verwendet werden, in welchem Fall der Aktualisierungsalgorithmus von 4 für jedes der N Ausgangssignale durchgeführt wird.
7 zeigt ein weiteres Beispiel für die Erzeugung von vielfachen Filter-Ausgangssignalen mit unterschiedlicher Auflösung gemäß der Erfindung. Das Sinc-Filter 170 verwendet zum Speichern von Umwandlungsdaten (d. h. entsprechend dem Ausgang von 6) eine Registerdatei 172 für jede der unterschiedlichen Dezimierungsraten. Das Filter 170 koppelt über den Addierer 176 an den Modulator 174. Das Ausgangssignal des Addierers 176 koppelt an das Integriergliedregister RI 180, das an den Eingang des Addierers 176 angeschlossen ist und mit einer Taktrate CLKM getaktet ist, die identisch zu der Taktrate des Modulators 174 ist. Das Register 180 liefert ein Ausgangssignal an das Register 182 des Differenzierglieds 184, das mit einer Taktrate CLK_D getaktet ist. Bei CLK_D handelt es sich um eine langsamere Taktrate als CLK_M. Das Ausgangssignal des Registers 182 wird an die Registerdatei 172 und den Addierer 186 geleitet, welcher ein Filter-Ausgangssignal liefert. Die Registerdatei 172 empfängt zudem Schreib- und Adressinformationen vom Regler 181, der die Zeitsteuerung und Anordnung der Adressdaten in der Datei 172 bestimmt, wobei die Adressdaten aus dem Register 182 ausgelesen oder geschrieben werden. Das Register 172 enhält eine Reihe unterschiedlicher Datenpositionen, die jeweils benutzt werden, um Informationen aus dem Register 182 zu speichern, die bei Verwendung unterschiedlicher Umwandlung (d. h. Takt) bei einer unterschiedlichen Dezimierungsrate umgewandelt wurde. Zu Zeitpunkten T_NM gibt der Differenziergliedabschnitt 184 das Ergebnis für eine Dezimierung um M aus, wobei N eine ganze Zahl ist. Zu den Zeitpunkten T_N2M+1 gibt der Differenziergliedabschnitt 184 das Ergebnis für eine Dezimierung um 4M aus. Dies kann verallgemeinert werden, so dass sich für die Zeit, bei der die Aktualisierung erfolgt, folgende Gleichung ergibt: N·D + (log2(D) – log2(M)) Gleichung 1
Gleichung 1 gilt für eine Dezimierungsrate von D, wobei es sich bei D um eine Quadratzahl handelt. Ferner ist N eine ganze Zahl und M ist die minimale Dezimierungsrate.
8 ist eine Zeittafel, die den Betrieb der Schaltkreisanordnung von 7 für ein konstantes Gleichstromsignal bei 17 zeigt. 8 ist ein Schaubild von CLK_D, der Adress-, Schreib- und Datenausgangssignalen Datac im Verhältnis zur Zeit. Zum Zeitpunkt T₁ werden nur Daten für die schnellste Dezimierungsrate erzeugt und in der Registerdatei 172 als d₀ gespeichert. Die Adresszeile selektiert den ersten Eingang in die Registerdatei 172 (Adresse 0), die auf dem Daten-Ausgangssignal als d0 vorgesehen ist. Der Addierer 186 liefert dann ein Ausgangssignal für ein Differenzierglied-Ausgangssignal basierend auf der minimalen Anzahl von Abtastwerten (nicht gezeigt). Zusätzlich zu der Ausgabe von d₀ bewirkt die Schreibzeile zum Register 172, dass die Registerdatei 172 das momentane Ausgangssignal vom Register 182 zu der Adresse 0 speichert. Zum Zeitpunkt T₂ werden die Ausgangssignale d0 und d₁ nacheinander erzeugt und die Inhalte der Adresse 0 und 1 in der Registerdatei 172 werden mit dem momentanen Ausgangssignal aus dem Register 182 aktualisiert. Der Addierer 186 liefert zwei Ausgangssignale, eines für ein Differenzierglied-Ausgangssignal über eine durch T₁ definierte Zeitperiode, und eines für eine durch T₂ definierte Zeitperiode, d. h. zwei unterschiedliche Dezimierungsraten. Dies setzt sich bis zu dem Zeitpunkt T_N in 8 fort, zu welchem alle Ausgangssignale d₀ bis d_N erzeugt sind und alle Register in der Registerdatei 172 mit dem momentanen Ausgangssignal aus dem Register 182 aktualisiert sind. Somit enthält die Registerdatei Umwandlungsdaten für jede der Umwandlungsraten, die sich in diesem Beispiel um die Potenz 2 verändern. Fachleute in der Technik werden erkennen, dass andere Abtastwerte möglich sind, beispielsweise Dezimierungsraten, die keine Quadratzahlen sind oder eine unterschiedliche Reihenfolge der Ausgangssignale aus der Registerdatei 172 aufweisen.
Das Filter aus 7 kann zusammen mit dem Dezimierungs-Selektionsverfahren der Erfindung eingesetzt werden. Beispielsweise kann das Filter 184 von 7 das Filter 54 von 2 ersetzen. In dieser Ausführungsform werden die Schritte von 4 für jedes der zahlreichen Ausgangssignale aus dem Addierer 186 durchgeführt. In einer bevorzugten Ausführungsform ist das Daten-Ausgangssignal aus der Registerdatei 172 zusammen mit der längsten Abtastperiode (d. h. mit der größten Auflösung) als das erste Ausgangssignal angeordnet, das von immer kürzeren Abtastperioden (und dementsprechend einer geringeren Präzision) gefolgt wird.
Der in dieser Beschreibung verwendete Begriff Selektionssignal soll jede beliebige Gruppe von Signalen einschließen, die dazu verwendet werden, die Kennlinien des Filters einzustellen. Der in dieser Beschreibung verwendete Begriff Dezimierungsfilter schließt jede Art von Mehrfachabschnitts-Filter ein, bei dem einige der Abschnitte die Daten nicht dezimieren können (d. h. die Ausgangsrate ist gleich oder größer als die Eingangsrate). Bei der Veränderung der Dezimierungsrate, wie sie hier eingesetzt wurde, handelt es sich um ein Verfahren zur Veränderung der Auflösung. Für Fachleute in der Technik ist es offensichtlich, dass es andere Verfahren gibt, die die Bandbreite des Filters begrenzen und daher eine erhöhte Auflösung schaffen. Diese Verfahren schließen das Ändern der Koeffizienten eines digitalen Filters ein, um dessen Bandbreite zu reduzieren. Dieses Verfahren der Selektion einer optimalen Auflösung und Bandbreite mit Hilfe anderer Arten von Filtern durch Verändern der Filterbandbreite oder durch Selektieren eines von mehreren Ausgangssignalen mit unterschiedlichen Auflösungen und Bandbreiten wird als innerhalb des Schutzumfangs dieser Erfindung liegend betrachtet.
Die unterschiedlichen Ausführungformen sind zum Zwecke der Veranschaulichung der bevorzugten Ausführungformen vorgesehen. Beispielsweise kann die vorliegende Erfindung bei jeglicher Art von Dezimierungsfilter eingesetzt werden. Ferner kann das Aktualisierungssignal (oder jede Art von Selektionssignal) basierend auf jeglicher Art von Berechnung oder ansprechend auf jedes Ereignis, das für eine spezifische Implementierung geeignet ist, erzeugt werden. Die Aktualisierungsfunktion kann eine dynamische Funktion sein, die sich während des Betriebs des Wandlers verändert. Darüber hinaus weicht die vorliegende Erfindung nicht vom Schutzumfang ab, wenn sie ein variable Abtastrate zulässt, obwohl der Modulator im Wesentlichen so beschrieben wurde, dass er bei einer konstanten Abtastrate arbeitet. Die Erfindung eignet sich für Anwendungen, die eine geringe Bandbreite während einiger Zeitperioden aufweisen, die von hohen Bandbreiten-Anforderungen während anderen Zeitperioden gefolgt werden. Weiter kann die Umwandlungsrate verlangsamt werden, wenn keine Rate erforderlich ist, wodurch der Energiebedarf gesenkt wird. Dies ist besonders nützlich bei Prozesssteuerungs-Sendern, die innerhalb strenger Energieeinschränkungen arbeiten müssen. Der Sigma-Delta-Wandler liefert eine hohe Auflösung bei wenigen Bauelementen und geringer Energie. Wie hier verwendet, wird eine "signifikante" Veränderung zwischen einer momentanen Umwandlung und einer früheren Umwandlung selektiert, die so ausgelegt ist, dass sie wie auch immer "signifikant" für die spezifische Anwendung ist, einschließlich Veränderungen von einem einzigen Bit oder mehreren Bits, bestimmten Abtastwerten, oder Abweichungen aufgrund von Ereignissen oder basierend auf Gleichungen. Die Veränderung bei der Aktualisierungsrate/Auflösung kann jede beliebig gewünschte Anzahl von Bits betragen und ist nicht auf die dargelegten Beispiele beschränkt. Das Aktualisierungs(d. h. Selektions-) Signal muss nicht notwendigerweise auf einem spezifischen Vergleich zwischen Bitzahlen in einer früheren Umwandlung und einer momentanen Umwandlung basieren und diese Beziehung kann geeignet modifiziert werden. Jegliche An zahl von früheren Umwandlungen kann in dem Datenregister gespeichert und bei der Selektion der Dezimierungsrate verwendet werden. Es ist nicht erforderlich, dass das Aktualisierungssignal die Rücksetzung des Dezimierungsfilters bewirkt, und in einigen Ausführungformen kann es wünschenswert sein, dass eine fortlaufende Dezimierung einem derartigen Signal folgend möglich ist. Ferner können alle unterschiedlichen Funktionen und Parameter vom Mikroprozessor oder durch über den Zweidraht-Schaltkreis empfangene Anweisungen und Befehle gesteuert werden. Es versteht sich, dass die Erfindung auf jede Art von ladungsausgleichenden oder integrierenden A/D-Wandlern angewendet werden kann. Das Ausgangssignal von dem Modulator kann ein Ein-Bitstrom oder ein Mehr-Bitstrom sein, und so wie hier verwendet ist es beabsichtigt, dass "Bitstrom" beide derartigen Variationen einschließt. Die Erfindung schließt einen A/D-Wandler mit mehreren Ausgangssignalen unterschiedlicher Auflösungen ein und ist nicht auf die Verwendung in Sendern beschränkt. Des Weiteren können viele der Schaltkreisbauelemente sowohl in digitale als auch in analoge Schaltkreisanordnungen implementiert werden, und die Erfindung ist nicht auf die gezeigte Schaltkreisanordnung beschränkt.
Obwohl die vorliegende Erfindung mit Bezug auf die bevorzugten Ausführungsformen beschrieben worden ist, werden Fachleute in der Technik erkennen, dass Veränderungen hinsichtlich Form und Detail vorgenommen werden können, ohne vom Schutzumfang und der Idee der Erfindung abzuweichen. Beispielsweise ist die Erfindung auf jede Art einer in einer Prozesssteuerungs-Umgebung verwendeten Vorrichtung und auf jede Art von Sensor, einschließlich Druck-, Temperatur-, Fluss-, Pegel-Sensor, usw. anwendbar. Darüber hinaus kann das hier dargelegte A/D-Umwandlungsverfahren zur Erzeugung eines digitalen Signals verwendet werden, das ein analoges Eingangssignal in anderen Anwendungen als der Prozesssteuerungsindustrie repräsentiert.

Claims

Analog-Digital-Wandler (A/D-Wandler) (20), welcher Folgendes aufweist einen an einem A/D-Eingangssignal (19) angeschlossenen Modulator (50), der ansprechend auf dieses ein das A/D-Eingangssignal (19) repräsentierendes digitales Bitstrom-Ausgangssignal (52) liefert; wobei der Analog-Digital-Wandler (A/D-Wandler) durch ein Filter (54) gekennzeichnet ist, das das Bitstrom-Ausgangssignal (52) dezimiert bzw. vermindert und ein momentanes Ausgangssignal liefert, das mit dem A/D-Eingangssignal (19) bei einer momentanen Auflösung oder Bandbreite in Beziehung steht, die mit einem Selektionssignal zusammenhängt; und eine an das Filter (54) angeschlossene Selektionsschaltkreisanordnung (56, 58), die das Selektionssignal zum Selektieren der momentanen Auflösung oder Bandbreite als eine Funktion des momentanen Ausgangssignals liefert.
Analog-Digital-Wandler (A/D-Wandler) nach Anspruch 1, dadurch gekennzeichnet, dass das Filter (54) eine Vielzahl von Ausgangssignalen bei einer Vielzahl von selektierbaren Auflösungen liefert; und dass eine an das Filter (54) angeschlossene Ausgangsschaltkreisanordnung vorgesehen ist, die ein A/D-Ausgangssignal liefert, das mit mindestens einem aus der Vielzahl von Ausgangssignalen in Beziehung steht.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass die Selektionsschaltkreisanordnung (56, 58) basierend auf einem Vergleich eines momentanen Ausgangsignals mit einem früheren Ausgangssignals selektiert.
Wandler nach Anspruch 3, dadurch gekennzeichnet, dass eine nächsthöhere Auflösung gewählt wird, wenn der Vergleich anzeigt, dass das früheres Ausgangsignal und das momentane Ausgangssignal im Wesentlichen zueinander gleich sind.
Wandler nach Anspruch 4, dadurch gekennzeichnet, dass die nächsthöhere Auflösung aus einem oder mehreren Bits zusätzlicher Auflösung besteht.
Wandler nach Anspruch 3, dadurch gekennzeichnet, dass die Selektionsschaltkreisanordnung (56, 58) einen Vergleicher einschließt, der die momentanen und die früheren Ausgangssignale miteinander vergleicht.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass das Filter das Bitstrom-Ausgangssignal bei einer Dezimierungsrate dezimiert bzw. vermindert und die Filter-Dezimierungsrate basierend auf der Selektion eingestellt wird.
Sender nach Anspruch 2, dadurch gekennzeichnet, dass die Selektionsschaltkreisanordnung (56, 58) basierend auf einem Vergleich eines momentanen Ausgangssignals mit einem früheren Ausgangssignal eines aus der Vielzahl von Ausgangssignalen selektiert.
Sender zur Verwendung in einem Prozesssteuerungssystem, wobei der Sender den Analog-Digital-Wandler von Anspruch 1 zum Umwandeln einer Prozessvariablen in einen digitalen Wert einschließt.
Verfahren zum Überwachung eines Parameters mit einem Sen der in einem Prozesssteuerungssystem, wobei das Verfahren folgende Schritte aufweist: das Erfassen des Parameters und das Liefern eines Sensor-Ausgangssignals; das Modulieren des Sensor-Ausgangssignals und ansprechend darauf das Liefern eines digitalen Bitstrom-Ausgangssignals; das Dezimieren bzw. Vermindern des Bitstrom-Ausgangssignals und das Liefern einer Vielzahl von Ausgangssignalen bei unterschiedlichen Auflösungen und Bandbreiten, um somit eine Vielzahl selektierbarer Auflösungen zu liefern; und das Liefern eines mit dem Parameter in Beziehung stehenden Sender-Ausgangssignals, wobei der Parameter auf mindestens einem aus der Vielzahl von Ausgangssignalen basiert.
Verfahren nach Anspruch 10, welches Folgendes aufweist: das Vergleichen eines momentanen Ausgangssignals mit einem früheren Ausgangssignal; und das Selektieren eines aus der Vielzahl von Ausgangssignalen basierend auf dem Vergleichsschritt.
Verfahren nach Anspruch 10, welches das Speichern der Vielzahl von Ausgangssignalen einschließt.