DE69723518T2

DE69723518T2 - Verfahren und Vorrichtung zum Ermitteln eines Trägerfrequenz-Fehlers

Info

Publication number: DE69723518T2
Application number: DE69723518T
Authority: DE
Inventors: Ivar Mortensen; Marie-Laure Boucheret; Henri Favaro; Eric Belis
Original assignee: France Telecom SA
Current assignee: Orange SA
Priority date: 1996-09-23
Filing date: 1997-09-19
Publication date: 2004-06-03
Anticipated expiration: 2017-09-20
Also published as: DE69723518D1; FR2753856A1; FR2753856B1; US5953385A; CA2216661A1; EP0831626B1; JP3905195B2; JPH10145444A; EP0831626A1

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Detektion eines Trägerfrequenz-Fehlers.
Sie findet eine wichtige Anwendung bei den Systemen zur kohärenten Demodulation von phasenmodulierten Signalen, d. h. insbesondere der Phasenumtastsignale (oder PSK-Signale in der angelsächsischen Terminologie). Sie kann z. B. in einer digitalen Empfangsvorrichtung einer Funkverbindung oder einer optischen Verbindung benutzt werden.
US 5 062 123 beschreibt ein Verfahren zur Unterdrückung der Störungen der Phase eines Signals unter Benutzung eines Kalman-Filters. Dieses Rekursivverfahren geht zuerst von der Auswertung des Unterschieds zwischen dem Augenblickswert der Phase und einer Schätzung dieses Augenblickswertes aus, die von früheren Werten abgeleitet wird, die bereits teilweise störungsfrei sind. Es kombiniert dann diesen Unterschied, dem ein variabler Faktor zugeführt wird, mit einer früheren Schätzung des Augenblickswertes der Phase, die bereits relativ störungsfrei ist.
Die Wiedergewinnung der Frequenz des Trägers ist zur kohärenten Demodulation der durch Phasenmodulation des Trägers übertragenen Signale erforderlich. In den analogen Empfangsvorrichtungen wird diese Wiedergewinnung allgemein entweder mittels einer Frequenzverriegelungsschleife oder mittels einer Phasenverriegelungsschleife ausgeführt.
Gegenwärtig wird immer mehr versucht, die Verarbeitungen des Signals auf digitale Weise durchzuführen. Wenn die Empfangsvorrichtung digital ist, bestehen zahlreiche Möglichkeiten, um die Wiedergewinnung der Frequenz des Trägers durchzufüh ren. Wenn der Frequenzfehler des Trägers ausreichend gering ist, kann die Schaltung zur Phasenwiedergewinnung verwendet werden, um auch die Wiedergewinnung der Frequenz durchzuführen. In zahlreichen anderen Fällen ist es notwendig, eine spezifische Schaltung zur Schätzung und Korrektur des Frequenzfehlers des Trägers zu verwenden.
Beim Stand der Technik werden zwei Kategorien von Verfahren zur Detektion des Frequenzfehlers des Trägers unterschieden, je nachdem, ob die Verfahren in Schleifen geschaltete Strukturen oder direkte Strukturen (d. h. mit offener Schleife) einsetzen.
Im Falle direkter Strukturen werden im allgemeinen Frequenzschätzer verwendet. Sie liefern einen Schätzwert des Frequenzfehlers. Ein Nachteil der direkten Strukturen besteht darin, dass sie es allgemein erforderlich machen, Summierungen über eine erhebliche Anzahl von Abtastproben durchzuführen, so dass die Varianz des Frequenzfehlers gering wird. Dies führt zu einer hohen Gestaltungskomplexität.
Im Falle von in Schleifen geschalteten Strukturen wird allgemein ein Frequenzfehlerdetektor in einer Frequenzverriegelungsschleife verwendet. Im Unterschied zu den Frequenzschätzern liefern die Frequenzfehlerdetektoren keinen Schätzwert des Fehlers, sondern eine Funktion des Fehlers. Beim Stand der Technik werden zwei Hauptarten von Detektoren unterschieden. Eine erste Art benutzt das Prinzip der maximalen Wahrscheinlichkeit und stützt sich auf die Spektren der Signale. Eine zweite Art benutzt als Detektor einen Frequenzschätzer und stützt sich auf die zeitlichen Werte des Unterschieds zwischen zwei Abtastproben.
Die bekannten Frequenzfehlerdetektoren weisen die folgenden Nachteile auf: Diejenigen der vorher erwähnten ersten Art führen zu hohen Frequenzfehlervarianzen, welche die Leistungsfähigkeit der Phasenwiedergewinnungsschaltung beträchtlich verschlechtern. Die Detektoren der vorher erwähnten zweiten Art weisen den folgenden Nachteil auf: Um zufriedenstellende Ergebnisse zu liefern, erfordern sie allgemein das Durchführen einer vorangehenden Summierung über die Unterschiede zwischen zwei Abtastproben, was eine hohe Gestaltungskomplexität ergibt.
Die vorliegende Erfindung hat als Aufgabe, sich von den vorhergehend erwähnten Nachteilen freizumachen. Um diese Aufgabe zu lösen, schlägt die vorliegende Erfindung ein Verfahren zur Detektion des Frequenzfehlers eines entsprechend einer Anzahl M von Phasenzuständen der Modulation (M-PSK) phasenmodulierten Trägers vor, bei dem nach Taktrückgewinnung, Abtastung und Digitalisierung der In-Phase- und Quadratur-Koordinaten der Abtastproben:

(a) die Phase Ψ(n) der Abtastproben auf das Intervall [–π, +π[ reduziert wird;
(b) zum Eliminieren der Modulation eine Folge Φ(n) = mod(Ψ(n), 2π/M berechnet wird, wobei mod(x, 2π/M) ausgehend von x erhalten wird, indem 2π/M davon abgezogen oder dazu hinzugefügt wird, bis der erreichte Wert im Intervall [–π/M, +π/M[ enthalten ist;
(c) eine Folge d(n) = mod(Φ(n) – Φ(n – 1), 2π/Mberechnet wird;
(d) eine Folge p'(n) = mod(d(n) + p (n – 1), 2π/M)berechnet wird, wobei p(n) = mod(p*(n), 2π/M, wobei p*(n) eine Folge ist, die erhalten wird, indem der laufende Ausgang von p'(n) abgezogen wird;
(e) eine Folge d'(n) = p'(n) – p(n – 1) berechnet wird;
(f) ein als "tri" bezeichneter Zuverlässigkeitsparameter bestimmt wird, der durch tri = 1, wenn |d'(n)| < S, tri = β, wenn |d'(n)| ≥ S, definiert wird, wobei β eine reelle Zahl ist, deren Absolutwert kleiner als 1 ist, wobei S eine vorbestimmte Schwelle ist und wobei |.| den Absolutwert bezeichnet;
(g) eine Folge det_tri(n) = α × p'(n) × tri berechnet wird, wobei α eine reelle Zahl ist, deren Absolutwert kleiner als 1 ist, wobei die Wertefolge det_tri(n) den laufenden Ausgang bildet, der für den Frequenzfehler des Trägers repräsentativ ist.

Bei einer besonderen Ausführungsart ist die Schwelle S gleich π/M.
Wenn die Modulation M = 2^k Zustände aufweist, wobei k eine positive ganze Zahl ist, besteht das Eliminieren der Modulation im vorher angegebenen Schritt (b) darin, die k höchstwertigen oder -rangigen Bits von Ψ(n) zu entfernen.
Bei einer besonderen Ausführungsart sind die reellen Zahlen α und β Potenzen von 2, wobei α positiv und β negativ ist. Beispielsweise kann für M = 4 (Phasenmodulation mit 4 Zuständen) α = 1/4 und β = –1/2 gewählt werden, ohne dass man sich darauf beschränkt.
Die vorliegende Erfindung schlägt auch eine Vorrichtung zur Detektion des Frequenzfehlers eines M-PSK phasenmodulierten Trägers vor, wobei M die Anzahl von Phasenzuständen der Modulation ist, die dadurch gekennzeichnet ist, dass sie einen Modul zur Berechnung einer Folge von Werten umfasst, die für den Frequenzfehler des Trägers repräsentativ sind.
Bei einer Ausführungsart, bei der diese Vorrichtung zum Durchführen des vorher angegebenen Verfahrens ausgelegt ist, umfasst der Modul zur Berechnung der Folge det_tri(n) einen Berechnungsmodul, der angeordnet ist, um an einem ersten Eingang die über eine Anzahl NBI Bits quantisierten Werte der Folge p'(n) und an einem zweiten Eingang die über eine Anzahl NBI + 1 Bits quantisierten Werte der Folge d'(n) zu empfangen, und angeordnet ist, um am Ausgang die Werte der Folge det_tri(n) bereitzustellen, und aufweisend:
einen Modul zur Auswahl des höchstwertigen Bits (MSB), der mit dem zweiten Eingang verbunden ist und angeordnet ist, um am Ausgang das höchstwertige Bit MSB von d'(n) bereitzustellen;
einen Modul zur Auswahl des gegenüber dem höchstwertigen Bit MSB unmittelbar geringerwertigen Bits, der mit dem vorher erwähnten zweiten Eingang verbunden ist und angeordnet ist, um am Ausgang das Bit von d'(n) bereitzustellen, das gegenüber dem höchstwertigen Bit MSB von d'(n) unmittelbar geringerwertig ist;
ein Exklusiv-ODER-Glied, das angeordnet ist, um an einem Eingang das höchstwertige Bit MSB von d'(n) und an einem anderen Eingang das gegenüber dem höchstwertigen Bit MSB von d'(n) unmittelbar geringerwertige Bit von d'(n) zu empfangen, und das angeordnet ist, um bezüglich der beiden Eingangsbits eine Exklusiv-ODER-Operation durchzuführen;
einen Modul zur Multiplikation mit α, der einen Modul zur Rechtsverschiebung von α₁ Bits umfasst, wobei α₁ = –log₂α, und der mit dem vorher erwähnten ersten Eingang verbunden und angeordnet ist, um am Ausgang ein erstes Produkt E1 von p'(n) mit α bereitzustellen;
einen Modul zur Multiplikation mit α × β, umfassend

– einen Modul zur Vorzeichenänderung, der mit dem ersten Eingang verbunden ist und angeordnet ist, um am Ausgang das Produkt von p'(n) mit –1 bereitzustellen, und
– einen Modul zur Rechtsverschiebung von α₂ Bits, wobei α₂ = log₂(–α × β), der an den Ausgang des Moduls zur Vorzeichenänderung angeschlossen ist und angeordnet ist, um am Ausgang das Produkt von p'(n) mit (–α × β) bereitzustellen, wobei der Modul zur Multiplikation mit α × β angeordnet ist, um am Ausgang ein zweites Produkt E2 von p'(n) mit α × β bereitzustellen; und einen Modul zur Umschaltung, der einen ersten Eingang, einen zweiten Eingang und einen Steuereingang aufweist, und der angeordnet ist, um an seinem ersten Eingang das erste Produkt E1 zu empfangen, um an seinem zweiten Eingang das zweite Produkt E2 zu empfangen und um an seinem Steuereingang den Wert des Ausgangsbits des Exklusiv-ODER-Glieds zu empfangen, wobei dieser Modul zur Umschaltung ausgebildet ist, um am Ausgang die Werte der Folge det_tri(n) bereitzustellen, die in Abhängigkeit vom Wert des Ausgangsbits des Exklusiv-ODER-Glieds entweder gleich dem ersten Produkt E1 oder gleich dem zweiten Produkt E2 sind.

Die vorstehend angegebenen sowie weitere Merkmale treten beim Lesen der Beschreibung besser zutage, die eine besondere Ausführungsart betrifft, die anhand eines nicht einschränkenden Beispiels dargestellt wird. Die Beschreibung bezieht sich auf ihr beigefügte Zeichnungen, in welchen:
1 ein Flussdiagramm des Verfahrens nach der vorliegenden Erfindung ist;
2 ein Flussdiagramm ist, das eine sogenannte "Modulo 2π/M"-Funktion definiert, die bei mehreren Wiederaufnahmen im Verlauf des Verfahrens nach der vorliegenden Erfindung verwendet wird,
3 ein Symbol-Blockschaltbild der Vorrichtung nach der vorliegenden Erfindung in einer besonderen Ausführungsart ist; und
4 ein Blockschaltbild eines Teils der Vorrichtung der 3 bei einem Ausführungsbeispiel ist, bei dem S = π/M.
Bei allem, was nachfolgt, wird ein M-PSK-phasenmodulierter Träger betrachtet. Bei der sich nicht darauf beschränkenden Anwendung bei einem System zur kohärenten Demodulation wird das Signal, das durch das Verfahren und die Vorrichtung nach der Erfindung behandelt werden soll, ausgehend vom am Eingang durch den Empfänger empfangenen Signal nach Filterung, Probenabtastung und Digitalisierung erhalten, die durch herkömmliche Prozesse bewerkstelligt werden. Im Verlauf dieser Behandlungen gibt es eine Umsetzung ins Basisband, die Erzeugung eines komplexen digitalen Signals, das In-Phase- und Quadratur-Komponenten aufweist, eine Filterung durch das Matched Filter und eine Korrektur des Taktsynchronisierungsfehlers. Das so erhaltene Signal, das entsprechend dem vorliegenden Verfahren behandelt werden soll, umfasst eine komplexe Abtastprobe pro Symbol.
Die aufeinanderfolgenden Schritte des erfindungsgemäßen Verfahrens werden nachfolgend beschrieben. Sie entsprechen den aufeinanderfolgenden Blöcken des Flussdiagramms der 1.
Ein erster Schritt besteht darin, den Definitionsbereich der mit arg(s(n)) benannten Ursprungsphasen der Abtastproben s(n) auf das Intervall [–π, +π[ zu reduzieren, wobei n den Rang der Abtastung bezeichnet. Man benennt mit Ψ(n) die Phase einer Abtastprobe nach der Reduzierung ihres Definitionsbereiches auf das Intervall [–π, +π[.
Ψ(n) enthält Informationen über den Trägerfrequenz-Fehler und über die Modulation.
Ein zweiter Schritt besteht darin, die Modulation zu eliminieren. Dafür wird 2π/M von Ψ(n) abgezogen oder dazu hinzugefügt, bis der erhaltene Wert, der Φ(n) genannt wird, im Intervall [–π/M, +π/M[ enthalten ist. Diese Operation wird mit Φ(n) = mod(Ψ(n), 2π/M) notiert. Bei einer besonderen Ausführungsart, bei der M = 2^k, wobei k eine positive ganze Zahl ist, besteht dieser Schritt darin, die k höchstwertigen Bits von Ψ(n) zu entfernen.
Im allgemeinen ist die sogenannte "Modulo 2π/M"-Funktion, die erneut in der Folge verwendet werden wird und die bei Empfang einer Variablen x am Eingang eine mit y = mod(x, 2π/M) bezeichnete Variable am Ausgang liefert, durch das Flussdiagramm der 2 definiert.
Wie 2 zeigt, wird zuallererst geprüft, ob der an. Eingang gelieferte Wert für die Modulo 2π/M-Funktion gleich –π/M ist. Wenn dies der Fall ist, gilt mod(x, 2π/M) = –π/M und die Berechnung ist abgeschlossen.
Wenn nicht, wird geprüft, ob der am Eingang gelieferte Wert für die Modulo 2π/M-Funktion im Absolutwert streng kleiner als π/M ist. Wenn dies der Fall ist, ist der am Ausgang gelieferte Wert gleich dem am Eingang gelieferten Wert.
Wenn nicht, wird geprüft, ob der am Eingang gelieferte Wert streng positiv ist. Wenn dies der Fall ist, zieht man von ihm 2π/M ab; wenn dies nicht der Fall ist, fügt man zu ihm 2π/M hinzu dann reiteriert man den Algorithmus mit dem erhaltenen Wert nach dieser Subtraktion oder Addition von 2π/M. Zusammengefasst kann die Modulo 2π/M-Funktion in folgender Weise ausgedrückt werden: "Es wird 2π/M abgezogen oder hinzugefügt, bis der erhaltene Wert im Intervall [–π/M, +π/M[ enthalten ist".
Im Verlauf eines dritten Schrittes des Verfahrens gemäß der Erfindung (siehe 1) wird eine Folge d(n) = mod(Φ(n) – Φ(n – 1), 2π/M) berechnet, wobei Φ(n) die zuvor erhaltene Folge ist. d(n) ist also die Differenz Φ(n) – Φ(n – 1), die auf das Intervall [–π/M, +πM[ mittels der Modulo 2π/M-Funktion reduziert ist. Diese Differenz ist im Mittel gleich 2π × Δf × T, wobei Δf den Trägerfrequenz-Fehler und T den Symboltakt bezeichnen.
Im Verlauf eines vierten Schrittes werden gemeinsam zwei Folgen p'(n) und p(n) ermittelt, die so beschaffen sind, dass p'(n) = mod(d(n) + p(n – 1),2π/M) und p(n) = mod(p*(n), 2π/M), wobei man p*(n) erhält, indem von p'(n) der laufende Ausgang abgezogen wird.
Im Verlauf eines fünften Schrittes wird eine, Folge d'(n) = p'(n) – p(n – 1) berechnet.
Im Verlauf eines sechsten Schrittes wird ein Parameter eingeführt, der als "tri" bezeichnet wird. In Abhängigkeit vom Er gebnis des Vergleiches des Absolutwertes von d'(n) mit einer vorher festgelegten Schwelle S nimmt der Parameter "tri" entweder den Wert 1 oder einen Wert β an, wobei β eine reelle Zahl kleiner als 1 im Absolutwert ist: Wenn |d'(n)| < S, dann tri = 1, und wenn |d'(n)| ≥ S, dann tri = β. Vorteilhaft wird S = π/M gewählt.
Im Verlauf eines siebten Schrittes wird eine Folge det_tri(n) = α × p'(n) × tri berechnet, wobei α eine reelle Zahl kleiner als 1 im Absolutwert ist. Die Wertefolge det_tri(n) bildet den laufenden Ausgang, der für den Trägerfrequenz-Fehler repräsentativ ist.
Die vorher aufgezählten Schritte können ebensogut durch Software wie durch Verdrahtung ausgeführt werden und können in einer spezifischen Anwendungsschaltung (ASIC) integriert sein. Sie sind dann nicht mehr voneinander trennbar.
Es wird nun anhand besonderer Ausführungsarten die durch die vorliegende Erfindung vorgeschlagene Vorrichtung zur Trägerfrequenzfehlerdetektion beschrieben.
Bei einer ersten Ausführungsart, die durch 3 dargestellt wird, umfasst die Vorrichtung einen Modul 6, der es erlaubt, die Phase der Abtastproben auf das Intervall [-π, +π[ zu reduzieren. Der Modul 6 empfängt am Eingang eine Folge arg(s(n)), die durch die Ursprungsphasen der Abtastproben s(n) gebildet wird, und liefert am Ausgang eine Folge Ψ(n) von auf das Intervall [–π, +π[ reduzierten Phasen.
Der Ausgang Ψ(n) des Moduls 6 ist mit dem Eingang eines Moduls 8 zur Eliminierung der Modulation verbunden. Der Modul 8 liefert am Ausgang eine Folge Φ(n) = mod(Ψ(n), 2π/M), wobei mod(.,2π/M) die weiter oben beschriebene Funktion ist.
Die Vorrichtung umfasst auch ein erstes Verzögerungselement 10, das mit dem Ausgang des Moduls 8 zur Eliminierung der Modulation verbunden ist, und ein erstes Subtrahiererelement 12, das einen ersten Eingang, der mit dem Ausgang des Moduls 8 verbunden ist, und einen zweiten Eingang aufweist, der an den Ausgang des Verzögerungselementes 10 angeschlossen ist. Das Subtrahiererelement 12 liefert am Ausgang die Folge Φ(n) – Φ(n – 1). Der Ausgang des Subtrahiererelementes 12 ist mit dem Eingang eines ersten Moduls 14 zur Berechnung der Funktion mod(.,2π/M) verbunden. Der Modul 14 liefert am Ausgang die Folge mod(Φ(n) – Φ(n – 1), 2π/M), die mit d(n) benannt wird.
Die Vorrichtung umfasst darüber hinaus ein Addiererelement 16, das einen ersten Eingang, der an den Ausgang des Moduls 14 angeschlossen ist, und einen zweiten Eingang aufweist, der an den Ausgang eines zweiten Verzögerungselementes 18 angeschlossen ist. Der Ausgang des Addiererelementes 16 ist mit dem Eingang eines zweiten Moduls 20 zur Berechnung der Funktion mod(.,2π/M) verbunden. Der Modul 20 liefert am Ausgang eine Folge p'(n). Die Vorrichtung umfasst außerdem ein zweites Subtrahiererelement 22, das einen ersten Eingang, der an den Ausgang des Moduls 20 angeschlossen ist, und einen zweiten Eingang hat, der mit dem laufenden Ausgang 24 der Vorrichtung verbunden ist. Das Subtrahiererelement 22 liefert am Ausgang die Folge "p'(n) – laufender Ausgang", die als p*(n) bezeichnet wird. Der Ausgang des Subtrahiererelementes 22 ist mit dem Eingang eines dritten Moduls 26 zur Berechnung der Funktion mod(.,2π/M) verbunden. Der Modul 26 liefert am Ausgang die Folge mod(p*(n), 2π/M), die als p(n) bezeichnet wird.
Der Ausgang des Moduls 26 ist mit dem Eingang des Verzögerungselementes 18 verbunden.
Bei einer besonderen Ausführungsart können die Anordnung, welche das Subtrahiererelement 12 und den Modul 14 umfasst, die Anordnung, welche das Subtrahiererelement 22 und den Modul 26 umfasst, und die Anordnung, welche das Addiererelement 16 und den Modul 20 umfasst, in Form eines eventuell gemeinsamen Moduls zur Addition um ein Komplement von 2 ohne Übertragsbit mittels eines vorherigen Moduls zur Vorzeichenänderung für die beiden ein Subtraktionselement enthaltenden Module realisiert werden.
Das Verzögerungselement 18 liefert am Ausgang die Folge p(n – 1). Die Vorrichtung umfasst auch ein drittes Subtrahiererelement 28, das einen ersten Eingang, der mit dem Ausgang des Moduls 20 verbunden ist, und einen zweiten Eingang hat, der mit dem Ausgang des Verzögerungselementes 18 verbunden ist. Das Subtrahiererelement 28 liefert am Ausgang die Folge p'(n) – p(n – 1), die als d'(n) bezeichnet wird.
Die Vorrichtung umfasst schließlich einen Berechnungsmodul 30, der einen ersten Eingang 32, der mit dem Ausgang des Moduls 20 verbunden ist, und einen zweiten Eingang 34 aufweist, der mit dem Ausgang des Subtrahiererelementes 28 verbunden ist. Der Ausgang des Berechnungsmoduls 30 ist der laufende Ausgang 24 der Vorrichtung.
Bei der durch die 3 dargestellten besonderen Ausführungsart umfasst der Berechnungsmodul 30 einen Modul 36 zur Verstärkung um einen Faktor α, wobei α eine ganze Zahl kleiner als 1 im Absolutwert ist. Der Eingang des Moduls 36 ist mit dem Eingang 32 des Berechnungsmoduls 30 verbunden. Der Modul 36 empfängt am Eingang die Folge p'(n) und liefert am Ausgang die Folge α × p'(n).
Der Berechnungsmodul 30 umfasst auch einen Vergleichs- und Berechnungsmodul 38, der einen Eingang hat, der mit dem Eingang 34 des Berechnungsmoduls 30 verbunden ist, und einen Steuereingang 40 aufweist. Der Modul 38 empfängt am Eingang 34 die Folge d'(n) und empfängt am Steuereingang 40 einen vorher festgelegten Schwellenwert S. Der Modul 38 enthält einen Modul, der es erlaubt, |d'(n)| zu berechnen und seinen Wert mit der Schwelle S zu vergleichen. Der Modul 38 liefert am Ausgang einen Parameter tri, dessen Wert vom Ergebnis dieses Vergleiches abhängt: Wenn |d'(n)| < S, dann tri = 1 und wenn |d'(n)| ≥ S, dann tri = β, wobei β eine reelle Zahl kleiner als 1 im Absolutwert ist.
Der Berechnungsmodul 30 umfasst darüber hinaus ein Multipliziererelement 42, das einen ersten Eingang, der mit dem Ausgang des Moduls 36 verbunden ist, und einen zweiten Eingang hat, der mit dem Ausgang des Moduls 38 verbunden ist. Der Ausgang des Multipliziererelementes 42 ist mit dem Ausgang des Berechnungsmoduls 30 verbunden. Das Multipliziererelement 42 liefert am Ausgang das Produkt α × p'(n) × tri, das als det_tri(n) bezeichnet wird und den laufenden Ausgang der Vorrichtung bildet. Zur Erhöhung der Klarheit ist der Berechnungsmodul 30 in Form von drei individualisierten Teilen (Module 36, 38 und Element 42) beschrieben und dargestellt worden. Diese Trennung in drei Teile ist willkürlich, da der Berechnungsmodul 30 entweder mehr als drei unterschiedliche Einheiten oder nicht voneinander trennbare Elemente enthalten kann.
4 stellt ein nicht einschränkendes Ausführungsbeispiel des Berechnungsmoduls 30 für S = π/M dar, wobei S die weiter oben definierte Schwelle ist. Als NBI wird die Anzahl von Bits bezeichnet, über welche die an den Eingang 32 des Moduls 30 gelieferten Werte der folge p'(n) quantisiert werden. Im nicht einschränkenden Beispiel der 4 werden die an den Eingang 34 des Moduls 30 gelieferten Werte der Folge d'(n) über NBI + 1 Bits quantisiert. Ein Modul 44 zur Auswahl des höchstwertigen Bits (MSB) ist mit dem Eingang 34 verbunden. Der Modul 44 empfängt am Eingang die Werte der Folge d'(n) und liefert am Ausgang das MSB von d'(n).
Ein Modul 46 zur Auswahl des gegenüber dem MSB unmittelbar geringerwertigen Bits ist auch an den Eingang 34 angeschlossen. Der Modul 46 empfängt am Eingang die Werte der Folge d'(n) und liefert am Ausgang das gegenüber dem MSB unmittelbar geringerwertige Bit von d'(n).
Der durch die 4 dargestellte Berechnungsmodul 30 umfasst auch ein Exklusiv-ODER-Glied 48, das einen Eingang 50, der mit dem Ausgang des Moduls 44 verbunden ist, und einen Eingang 52 hat, der mit dem Ausgang des Moduls 46 verbunden ist. Das Exklusiv-ODER-Glied 48 empfängt am Eingang das MSB von d'(n) und das gegenüber dem MSB unmittelbar geringerwertige Bit von d'(n) und liefert am Ausgang das Ergebnis der Exklusiv-ODER-Operation über diese beiden Eingangsbits. Die Ungleichheit |d'(n)| < π/M äußert sich durch die Gleichheit der beiden vorher erwähnten Bits von d'(n). Der Ausgang des Exklusiv-ODER-Glieds ist dann eine logische "0". In analoger Weise ist der Ausgang des Exklusiv-ODER-Glieds dann eine logische "1", wenn |d'(n)| ≥ π/M.
Ein Modul 54 zur Multiplikation mit α ist an den Eingang 32 des Berechnungsmoduls 30 angeschlossen. Der Modul 54 empfängt am Eingang die Werte der Folge p'(n) und liefert am Ausgang einen Wert E1 = p'(n) × α, der über NBI Bits quantisiert wird. Der Modul 54 umfasst im allgemeinen ein Schieberegi ster, das es ermöglicht, eine Rechtsverschiebung von α1 Bits durchzuführen, wobei α₁ = –log₂α.
Ein Modul 56 zur Multiplikation mit α × β ist ebenfalls an den Eingang 32 des Berechnungsmoduls 30 angeschlossen. Bei der besonderen Ausführungsart der 4 umfasst der Modul 56 zuerst einen Modul 58 zur Vorzeichenänderung, der mit dem Eingang 32 verbunden ist und am Ausgang die Folge –p'(n) liefert, die über NBI Bits quantisiert ist. Der Modul 56 umfasst auch einen Modul 60, der mit dem Ausgang des Moduls 58 verbunden ist. Der Modul 60 umfasst im allgemeinen ein Schieberegister, das es erlaubt, eine Rechtsverschiebung von α₂ Bits durchzuführen, wobei α₂ = –log₂(–α × β). Der Modul 56 liefert am Ausgang einen Wert E2 = p'(n)·α × β, der über NBI Bits quantisiert ist.
Der Berechnungsmodul 30 umfasst schließlich einen Umschaltmodul 62, der einen ersten Eingang 64, der mit dem Ausgang des Moduls 54 verbunden ist, einen zweiten Eingang 66, der mit dem Ausgang des Moduls 56 verbunden ist, und einen Steuereingang 68 aufweist, der an den Ausgang des Exklusiv-ODER-Glieds 48 angeschlossen ist. Der Modul 62 empfängt an seinem Eingang 64 den Wert E1, an seinem Eingang 66 den Wert E2 und an seinem Steuereingang das Bit vom Ausgang des Exklusiv-ODER-Glieds 48. Entsprechend dem Wert dieses Bits schaltet der Modul 62 auf seinen Eingang E1 oder seinen Eingang E2. In 4 ist der Modul 62 in willkürlicher Weise in seiner auf den Eingang E1 geschalteten Stellung dargestellt worden.
Der Modul 62 kann in Form eines Demultiplexers ausgeführt werden, der durch den Ausgang des Exklusiv-ODER-Glieds 48 gesteuert wird.
Der Umschaltmodul 62 liefert am Ausgang den Wert Ei = α × p'(n) × tri mit tri = 1 für i = 1 und tri = β für i = 2. Dieser Wert, der als det_tri(n) bezeichnet wird, bildet den laufenden Ausgang 24 der Vorrichtung.

Claims

Verfahren zur Detektion des Frequenzfehlers eines entsprechend einer Anzahl M von Phasenzuständen der Modulation phasenmodulierten Trägers, bei dem nach Taktrückgewinnung, Abtastung und Digitalisierung der In-Phase- und Quadratur-Koordinaten der Abtastproben: (a) die Phase Ψ(n) der Abtastproben auf das Intervall [-π, +π[ reduziert wird; (b) zum Eliminieren der Modulation eine Folge Φ(n) = mod(Ψ(n), 2π/M berechnet wird, wobei mod(x, 2π/M) ausgehend von x erhalten wird, indem 2π/M davon abgezogen oder dazu hinzugefügt wird, bis der erreichte Wert im Intervall [-π/M, +π/M[ enthalten ist; (c) eine Folge d(n) = mod(Φ(n) – Φ (n – 1), 2π/Mberechnet wird; (d) eine Folge p'(n) = mod(d(n) + p(n – 1), 2π/M)berechnet wird, wobei p(n) = mod(p*(n), 2π/M, wobei p*(n) eine Folge ist, die erhalten wird, indem der laufende Ausgang von p'(n) abgezogen wird; (e) eine Folge d'(n) = p'(n) – p(n – 1) berechnet wird; (f) ein als "tri" bezeichneter Zuverlässigkeitsparameter bestimmt wird, der durch tri = 1, wenn |d'(n)| < S, tri = β, wenn |d'(n)| ≥ S, definiert wird, wobei β eine reelle Zahl ist, deren Absolutwert kleiner als 1 ist, wobei S eine vorbestimmte Schwelle ist und wobei |.| den Absolutwert bezeichnet; (g) eine Folge det_tri(n) = α × p'(n) × tri berechnet wird, wobei α eine reelle Zahl ist, deren Absolutwert kleiner als 1 ist, wobei die Wertefolge det_tri(n) den laufenden Ausgang bildet, der für den Frequenzfehler des Trägers repräsentativ ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schwelle S gleich π/M ist.
Verfahren nach Anspruch 1 oder 2, bei welchem M = 2^k, wobei k eine positive ganze Zahl ist, dadurch gekennzeichnet, dass der Schritt (b) darin besteht, die k höchstwertigen Bits von Ψ(n) zu entfernen.
Verfahren nach Anspruch 1, 2 oder 3, bei dem α positiv ist, β negativ ist und die Absolutwerte der reellen Zahlen α und β Potenzen von 2 sind.
Vorrichtung zur Detektion des Frequenzfehlers eines gemäß einer Anzahl M von Phasenzuständen der Modulation phasenmodulierten Trägers, die zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4 ausgelegt ist, dadurch gekennzeichnet, dass die Mittel zur Berechnung der Folge det_tri(n) Berechnungsmittel (30) umfassen, die ausgebildet sind, um an einem ersten Eingang (32) die über eine Anzahl NBI Bits quantisierten Werte der Folge p'(n) und an einem zweiten Eingang (34) die über eine Anzahl NBI + 1 Bits quantisierten Werte der Folge d'(n) zu empfangen, und ausgebildet sind, um am Ausgang (24) die Werte der Folge det_tri(n) bereitzustellen, und aufweisend: Mittel (44) zur Auswahl des höchstwertigen Bits MSB, die mit dem zweiten Eingang (34) verbunden sind und ausgebil det sind, um am Ausgang das höchstwertige Bit MSB von d'(n) bereitzustellen; Mittel (46) zur Auswahl des gegenüber dem höchstwertigen Bit MSB unmittelbar geringerwertigen Bits, die mit dem zweiten Eingang (34) verbunden sind und ausgebildet sind, um am Ausgang das Bit von d'(n) bereitzustellen, das gegenüber dem höchstwertigen Bit MSB von d'(n) unmittelbar geringerwertig ist; ein Exklusiv-ODER-Glied (48), das angeordnet ist, um an einem Eingang (50) das höchstwertige Bit MSB von d'(n) und an einem anderen Eingang (52) das gegenüber dem höchstwertigen Bit MSB von d'(n) unmittelbar geringerwertige Bit von d'(n) zu empfangen, und das angeordnet ist, um bezüglich der beiden Eingangsbits eine Exklusiv-ODER-Operation durchzuführen; Mittel (54) zur Multiplikation mit α, die Mittel zur Rechtsverschiebung von α₁ Bits umfassen, wobei α₁ = –log₂α, und die mit dem ersten Eingang (32) verbunden und angeordnet sind, um am Ausgang ein erstes Produkt E1 von p'(n) mit α bereitzustellen; Mittel (56) zur Multiplikation mit α × β, umfassend – Mittel (58) zur Vorzeichenänderung, die mit dem ersten Eingang (32) verbunden sind und angeordnet sind, um am Ausgang das Produkt von p'(n) mit –1 bereitzustellen, und – Mittel (60) zur Rechtsverschiebung von α₂ Bits, wobei α₂ = log₂(–α × β), die an den Ausgang der Mittel (58) zur Vorzeichenänderung angeschlossen sind und angeordnet sind, um am Ausgang das Produkt von p'(n) mit (–α × (β) bereitzustellen, wobei die Mittel (56) zur Multiplikation mit α × β angeordnet sind, um am Ausgang ein zweites Produkt E2 von p'(n) mit α × β bereitzustellen; und Mittel (62) zur Umschaltung, die einen ersten Eingang (64), einen zweiten Eingang (66) und einen Steuereingang (68) haben, die angeordnet sind, um am ersten Eingang (64) das erste Produkt E1 zu empfangen, um am zweiten Eingang (66) das zweite Produkt E2 zu empfangen und um am Steuereingang (68) den Wert des Ausgangsbits des Exklusiv-ODER-Glieds (48) zu empfangen, wobei diese Mittel (62) zur Umschaltung ausgebildet sind, um am Ausgang (24) die Werte der Folge det_tri(n) bereitzustellen, die in Abhängigkeit vom Wert des Ausgangsbits des Exklusiv-ODER-Glieds (48) entweder gleich dem ersten Produkt E1 oder gleich dem zweiten Produkt E2 sind.