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Gebiet der Erfindung
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Diese
Erfindung bezieht sich auf eine elektronische logische Struktur
und speziell auf eine elektronische logische Struktur in einem Mikroprozessor.
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Hintergrund der Erfindung
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Nachschlagtabellen
werden allgemein auf verschiedensten Gebieten verwendet, die Mikroprozessorstrukturen
einschließen.
Mit Bezugnahme auf 1 besteht nun eine herkömmliche
Nachschlagtabelle 110 aus einigen Spalten 120, 122, 124, 150.
Die Daten in jeder Spalte 120, 122, 124, 150 können durch
das Platzieren verwandter Daten 130, 144, 146 in
eine einzelne Reihe angeordnet werden. In einer Ausführungsform
und in 1 sind die verwandten Daten 130, 144, 146 physisch
im Reihenformat angeordnet, obwohl auch andere physische Anordnungen möglich sind.
In einer herkömmlichen
Nachschlagtabelle 110 werden die Einträge 140, 142, 144 in
einer Spalte 120 als Index für die Tabelle 110 verwendet. Ein
spezifischer Wert der Daten 140, 142, 144 in
der Indexspalte 120 kann gesucht oder "nachgeschlagen" werden, und wenn er gefunden wird,
können
andere verwandte Daten in derselben Reihe ausgegeben werden. Manchmal
wird der Indexeintrag 140, 142, 144 in
der gefundenen Reihe selbst ausgegeben.
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Leider
können
die Indexdaten 140, 142, 144 manchmal
aufgrund verschiedenster Faktoren wie einer Fehlfunktion einer Datenspeicherzelle
oder elektrischen Interferenz zu der Zeit, zu der die Daten 140, 142, 144 in
die physische Speicheranordnung geschrieben werden, welche die Nachschlagtabelle 110 repräsentiert,
zerstört
werden. Wenn dies auftritt, können
fehlerhafte Daten gespeichert werden und das Ergebnis der Suche
zerstören.
Wenn beispielsweise Daten 140 fehlerhaft so gespeichert
werden, dass sie einen Wert von 101 haben, stimmen zwei Einträge 140, 144 mit
einem gewünschten
Indexeintrag von 101 überein.
In Abhängigkeit
vom Suchmechanismus kann der Ausgang in Bezug auf den Ort doppelter
Einträge
fehlerhaft sein, da die falsche Reihe für einen Ausgang gekennzeichnet
wird, oder es wird eine Kombination der Daten aus beiden Reihen für einen
Ausgang ausgewählt.
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Die
Ausbildung eines Ausgangsschaltungsaufbaus, der die Detektion mehrfacher
identischer Indexeinträge
erlaubt, kann dem Ausgangsschaltungsaufbau zusätzlich Komplexität verleihen,
welche die Leistung des Systems behindern und wertvollen Raum auf
einer integrierten Schaltung erfordern würde. Es ist wünschenswert,
eine solche Bedingung ohne signifikante Behinderung der Leistung
des Ausgangsschaltungsaufbaus oder ohne die Erfordernis eines signifikanten
Raumumfangs auf einer integrierten Schaltung zu detektieren.
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Die
US-A-3,963,908 bezieht
sich auf das Vorsehen eines Codierschemas, das ermöglicht, dass
Fehler in Bezug auf einen Speicher mit wahlfreiem Zugriff detektiert
werden. In diesem Schema werden zwei bestimmte Prüfcodefelder
zusammen mit den (verwendbaren) Daten an derselben Speicheradresse
wie diese Daten gespeichert. Das erste Prüfcodefeld wird als Funktion
der Daten generiert, und das zweite Prüfcodefeld wird als Funktion
der Speicheradresse generiert. Das erste Prüfcodefeld kann ein Summencode
sein, der auf der Basis der Bits der (verwendbaren) Daten generiert
wird, und das zweite Prüfcodefeld
kann ein Paritätsbit
sein, das aus der Speicheradresse generiert wird, oder es kann ein Summencode
sein, der aus den Bits der Speicheradresse generiert wird. Wenn
Daten ausgelesen werden, werden die beiden Prüffelder (z. B. der Summencode
und das Paritätsbit)
regeneriert – auf
der Basis der Speicheradresse, die zum Auslesen verwendet wird,
und der ausgelesenen (verwendbaren) Daten – und mit den beiden gespeicherten
Prüffeldern
verglichen. Es wird angegeben, dass durch diese Mittel Datenfehler,
inkorrekte Speicherwortzugriffsfehler und aus einem mehrfachen Speicherwortzugriff
resultierende Fehler detektierbar sind.
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Zusammenfassung der Erfindung
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Gemäß der vorliegenden
Erfindung ist ein Verfahren in Übereinstimmung
mit Anspruch 1 vorgesehen.
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Gemäß der vorliegenden
Erfindung kann ein Verfahren das Vorliegen von zwei oder mehreren identischen
Einträgen
in einer Nachschlagtabelle detektieren. Ein Fehlercode wird unter
Verwendung eines Index mit einer geringen Duplizierungswahrscheinlichkeit,
wie eine Reihennummer in einem ROM, generiert. Die Fehlercodes,
welche den Einträgen
in der Nachschlagtabelle entsprechen, die mit einem gewünschten
Wert übereinstimmen,
werden logisch ODER-verknüpft,
und das Ergebnis wird untersucht, um zu identifizieren, ob der Fehlercode
mit dem Fehlercode des gewünschten
Werts übereinstimmt.
Wenn dies zutrifft, sind mehrfache Übereinstimmungen unwahrscheinlich.
Wenn nicht, sind mehrfache Übereinstimmungen
wahrscheinlich. Da die ODER-Funktion verwendet wird, wird der Detektionsschaltungsaufbau
in integrierten Schaltungen effizient implementiert.
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Kurze Beschreibung der Zeichnungen
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1 ist
ein schematisches Blockbild einer herkömm lichen Nachschlagtabelle,
die in einem Speicher angeordnet ist.
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2A ist
eine schematische Darstellung einer Anordnung, die einen 2-Bit-Ausgang
gleich dem Komplement eines Zählwerts
der Anzahl eingestellter Bits am Eingang erzeugt, gemäß einem
Verfahren der vorliegenden Erfindung.
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2B ist
eine schematische Darstellung, welche vier schnelle Addierer und
drei Inverter zeigt, die verwendet werden, um das Komplement eines Zählwerts
der Anzahl eingestellter Bits in einem 6-Bit-Wort vorzusehen, gemäß einem
Verfahren der vorliegenden Erfindung.
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2C ist
eine schematische Darstellung einer Anordnung, die einen 2-Bit-Ausgang
gleich dem Zählwert
der Anzahl eingestellter Bits am Eingang erzeugt, gemäß einem
Verfahren der vorliegenden Erfindung.
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3A ist
eine schematische Darstellung eines herkömmlichen Schaltungsaufbaus,
der einen ersten Eingang gleich einem zweiten Eingang auf einen
Satz von Ausgangsleitungen treibt.
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3B ist
eine schematische Darstellung eines herkömmlichen Schaltungsaufbaus,
der ein Paar von Bits auf einen Satz von Ausgangsleitungen treibt.
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4 ist
eine schematische Darstellung eines herkömmlichen Schaltungsaufbaus,
der fünf Gruppen
von drei Bits pro Gruppe logisch ODER-verknüpft.
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5 ist
eine schematische Darstellung einer Fehler detektionsschaltung, die
gemäß einem Verfahren
der vorliegenden Erfindung betriebsfähig ist.
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6A ist
ein Flussdiagramm, das ein Verfahren der vorliegenden Erfindung
zeigt.
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6B ist
ein Flussdiagramm, das ein alternatives Verfahren der vorliegenden
Erfindung zeigt.
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Kurze Beschreibung der bevorzugten
Ausführungsform
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Mit
Bezugnahme auf 1 wird nun eine Nachschlagtabelle
mit vier Spalten und drei Reihen gezeigt, obwohl eine andere Anzahl
von Spalten und Reihen verwendet werden kann. In einer Ausführungsform
enthält
eine Spalte, die als sich nichtwiederholende Spalte 124 bezeichnet
wird, einen nichtwiederholten Satz von Nummern. Ein nichtwiederholter
Satz von Nummern ist ein Satz von Nummern, worin keine zwei Elemente
des Satzes identisch sind. Es ist hilfreich, obwohl nicht erforderlich,
eine sich nichtwiederholende Spalte zu haben, bei der es äußerst unwahrscheinlich
ist, dass sie irgendwelche wiederholte Nummern aufweist. In einer
Ausführungsform
sind die nichtwiederholten Nummern die Reihennummern, in einem binären Format,
beginnend mit Reihe 0, und diese Reihennummern 126, 128, 130 werden
in einem ROM gespeichert, wodurch es äußerst unwahrscheinlich wird,
dass sie Fehlern unterworfen werden, die eine wiederholte Nummer
in der Spalte 124 veranlassen würden. Die Reihennummern können wie
in 1 gezeigt gespeichert werden, oder sie können nach
Bedarf gerade vor der Berechnung des Fehlercodes für die Reihe generiert
werden, wie nachstehend beschrieben.
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Eine
zweite Spalte 120, die als Indexspalte bezeichnet wird,
enthält
einen Satz von Nummern, die "nachgeschlagen" oder gesucht werden,
um einen Eintrag in der Spalte 120 gleich einer oder mehreren
spezifizierten Nummern zu lokalisieren. In einer Ausführungsform
wird angenommen, dass die Indexspalte 120 einen Satz von
Nummern enthält,
die alle einzigartig sind, wobei nicht mehr als ein einziger Eintrag
für jede
Suche erzeugt wird. In dieser Ausführungsform wird die vorliegende
Erfindung verwendet, um doppelte Einträge in der Indexspalte 120 zu
detektieren, das heißt,
eine Nummer in einer Reihe der Spalte 120, die zumindest
einmal in einer anderen Reihe der Spalte 120 wiederholt
wird. In anderen Ausführungsformen
kann die vorliegende Erfindung verwendet werden, um eine beliebige
Suche zu detektieren, die zwei oder mehrere Einträge als Ergebnis
erzeugt.
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In
einer Ausführungsform
ist eine Suchfreigabespalte 122 vorgesehen, um die Suche
auf Einträge
in der Indexspalte 120, die in derselben Reihe sind, als
Eintrag in der Suchfreigabespalte 122 mit einem spezifizierten
Wert zu beschränken.
Da beispielsweise die Reihen 1 und 2 Suchfreigabespalteneinträge 146, 148 mit
einem Wert von 1 haben, würden
nur diese Reihen in die Suche eingeschlossen werden, und die Reihe
0 würde übersprungen
oder nicht durchsucht werden. Die Verwendung einer Suchfreigabespalte 122 ist
für die
vorliegende Erfindung nicht erforderlich.
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In
der vorliegenden Erfindung wird ein Fehlerdetektionscode für einige
oder alle Reihen auf der Basis des Eintrags der sich nichtwiederholenden Spalte 124 für diese
Reihe generiert und mit der Reihe gekoppelt, aus welcher der Fehlerdetektionscode generiert
wurde, um die Detektion von Fehlern zu ermöglichen, wie nachstehend beschrieben.
Der Fehlerdetektionscode kann in einer Spalte 150 gespeichert
oder nach Bedarf generiert werden.
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Die
Anzahl von Bits im Fehlerdetektionscode ist größer als oder gleich dem log2 von N, wobei N zumindest die Anzahl von
Bits ist, die erforderlich sind, um die sich nichtwiederholenden
Nummern 126, 128, 130 in der sich nichtwiederholenden
Spalte 124 zu repräsentieren.
In einer Ausführungsform
ist der Fehlerdetektionscode gleich dem Komplement der Anzahl von
Bits gleich einem bestimmen Wert, wie "1", in
der sich nichtwiederholenden Spalte. Das Komplement einer Binärzahl ist
gleich dieser Binärzahl,
wobei jede ursprüngliche "1" durch eine "0" ersetzt
ist und jede ursprüngliche "0" durch eine "1" ersetzt
ist. Um beispielsweise den Fehlercode für die sich nichtwiederholende
Zahl 130 gleich 10 zu generieren, hat die Zahl 10 ein Bit
gleich "1". Eins wird binär als 01 repräsentiert,
und das Komplement von 01 ist 10.
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Mit
Bezugnahme auf 2A ist nun eine Ausführungsform
einer Vorrichtung zum Erzeugen des Komplements des Zählwerts
der Anzahl eingestellter Bits in einem Zwei-Bit-Wort gezeigt. Jedes Bit 210, 212 in
dem Wort ist mit einem EXKLUSIV-WEDER-NOCH-Gatter 214 gekoppelt,
um den niederwertigen Ausgang 216 für die Vorrichtung zu erzeugen.
Die beiden Bits 210, 212 sind mit einem NICHT-UND-Gatter 218 mit
2 Eingängen
gekoppelt, um den höherwertigen
Ausgang 220 für
die Vorrichtung zu erzeugen. Die Ausgänge 216, 220 können mit
der Reihe gekoppelt sein, die den beiden Bits 210, 212 entspricht.
Mit Bezugnahme auf die 1 und 2A entsprechen
nun die beiden Bits 210, 212 den Bits in einer
einzelnen Reihe der sich nichtwiederholenden Spalte 124.
Die Ausgänge 216, 220 könnten in
der Spalte 150 in derselben Reihe gespeichert werden, aus
der die beiden Bits 210, 212 kamen. Alternativ
dazu könnten
die Ausgänge 216, 220 zu
der oder etwa zu der Zeit berechnet werden, zu der eine nachstehend
beschriebene Suche an der Indexspalte 120 vorgenommen wird.
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In
einer weiteren Ausführungsform
werden die Bits der sich nichtwiederholenden Spalte in einen oder
mehrere schnelle Addierer eingegeben, um das Komplement der Anzahl
eingestellter Bits zu berechnen. Mit Bezugnahme auf 2B sind
nun Verbindungen gezeigt, die es den schnellen Addierern 250, 252, 254, 256 ermöglichen,
den Zählwert
der Anzahl eingestellter Bits in einem 6-Bit-Wort zu komplementieren.
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Das
niederwertige Bit, Bit 0, ist mit dem Addierereingang 271 gekoppelt,
wobei die übrigen
Bits 1, 2, 3, 4 und 5 mit den Eingängen 268, 266, 264, 262 bzw. 260 gekoppelt
sind. Der Übertragseingang 270 ist
mit der logischen 0 gekoppelt und wird ansonsten nicht als Ausgang
verwendet. Addiererausgänge 282, 284, 286 erzeugen
den Zählwert
der Anzahl eingestellter Bits an den Eingängen 271, 268, 266, 264, 262, 260.
Die Ausgänge 282, 284, 286 werden
unter Verwendung von Invertern 290, 292, 294 invertiert, die
den Zählwert
komplementieren, um einen Fehlerdetektionscode an Ausgängen 296, 298, 299 zu
erzeugen.
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In
einer Ausführungsform
wird die Suchfunktion nach Stand der Technik für die Tabelle 110 durch das
Lokalisieren der Reihe in der Indexspalte 120 mit einem
Eintrag in der Indexspalte 120 vorgenommen, der mit einer
vorgewählten
Nummer übereinstimmt. Mit
Bezugnahme auf die 1 und 3A ist
nun eine Vorrichtung zur Bestimmung gezeigt, ob ein Eintrag in der
Spalte 120 mit einer spezifizierten Nummer übereinstimmt.
Die spezifizierte Nummer wird an Eingänge 320 geliefert,
die mit EXKLUSIV-ODER-Gattern 314 gekoppelt sind. Jedes
Bit 340, 343, 344 in einer Reihe 310 der
Spalte 120 ist mit dem zweiten Eingang 322 eines
der EXKLUSIV-ODER-Gatter 314 gekoppelt, die hoch signalisieren,
wenn jedes Bit 340, 342, 344 gleich dem
entsprechenden Eingang 320 ist. Die EXKLUSIV-ODER-Gatter 314 sind
mit einem UND-Gatter 316 mit einem Ausgang 318 gekoppelt,
der hoch signalisiert, wenn alle Bits 340, 342, 344 mit
den entsprechenden Eingängen 320 übereinstimmen.
Der Ausgang 318 ist mit dem ersten Eingang von UND-Gattern 315 gekoppelt.
Eingänge 330, 332, 334 sind
gekoppelt, um das Bit 340, 342, 344 zu
empfangen, das dieser Position entspricht, und dieses Bit wird auf
der Ausgangsleitung 321 ausgegeben, wenn die Reihe 310 in
der Spalte 120 mit dem Eingang 320 übereinstimmt.
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Mit
Bezugnahme auf die 1, 3A und 3B ist
in einer Ausführungsform
der Ausgang 318 mit UND-Gattern 350, 352 gekoppelt,
die gekoppelt sind, um die Fehlercodebits 360, 362 von
der Spalte 150, die an Eingängen 370, 372 präsentiert werden,
auf Ausgänge 380 zu
treiben, die der ausgewählten
Reihe oder den ausgewählten
Reihen der sich nichtwiederholenden Spalte 124 entsprechen.
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In
einer Ausführungsform
wird oder werden die ausgewählte
Reihe oder die ausgewählten
Reihen ausgegeben, indem alle Reihen mit einem Eintrag in der Indexspalte 120,
der mit der vorgewählten Nummer übereinstimmt,
logisch ODER-verknüpft werden.
Logische ODER-Verknüpfung
oder logisches Summieren bedeutet das Berechnen der logischen Summe
jedes Bits. Zum Beispiel ist 100, logisch ODER-verknüpft oder
summiert mit 101, gleich 101. Logische ODER-Funktionen lassen sich
effizient in integrierten Schaltungen implementieren; aber eine
logische ODER-Verknüpfung
kann die Tatsache maskieren, dass zwei Nummern ODER-verknüpft worden
sind, wenn nur eine Nummer erwartet wird. Mit Bezugnahme auf die 1 und 4 ist
nun eine Anordnung für
logische ODER-Verknüpfungen von
Eingängen 440, 442, 444, 446, 448 gezeigt,
um Ausgänge 450, 452, 454, 456, 458 unter
Verwendung von ODER-Gattern 460, 462, 464, 466, 468 zu
erzeugen. Die Spalten im Kästchen 420 repräsentieren
individuelle Bits in jedem Eintrag der sich nichtwiederholenden
Spalte 124, und das Kästchen 422 repräsentiert
die Fehlercodespalte, wobei jedes Kästchen in 4 ein
Bit hält.
Obwohl eine solche ODER-Verknüpfungsfunktion
in der Figur mühevoll
erscheint, ist eine solche Funktion in einer integrierten Schaltung ziemlich
effizient, auch wenn sie Mehrfachübereinstimmungsausgangsfehler
maskiert, wie oben beschrieben.
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Nachdem
der nichtwiederholte Spalteneintrag und der Fehlercode, welcher
der ausgewählten Reihe
oder ODER-verknüpften
Reihen entspricht, an den Ausgängen 450, 452, 454, 456, 458 erscheinen, wird
ein neu berechneter Fehlercode unter Verwendung der ODER-verknüpften Ausgänge 450, 452, 454 entsprechend
der sich nichtwiederholenden Spalte 124 der ausgewählten Reihe
oder Reihen berechnet. Der neu berechnete Fehlercode wird mit den ODER-verknüpften Ausgängen 456, 458 entsprechend
der Fehlercodespalte 150 verglichen. Wenn nur ein Eintrag
ausgegeben wurde, sollten die Ausgänge 456, 458 entsprechend
der Fehlercodespalte 150 gleich dem neu berechneten Fehlercode
sein. Ansonsten wird keine solche Gleichheit erscheinen. Die in
den 2A oder 2B gezeigten
Vorrichtungen oder eine Kombination der Vorrichtungen können verwendet
werden, um den neu berechneten Fehlercode zu berechnen.
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Mit
Bezugnahme auf 5 ist nun eine Ausführungsform
einer Anordnung zur Gleichheitsdetektion gezeigt. Der ODER- verknüpfte Fehlercode
und der neu berechnete Fehlercode werden unter Verwendung der Vorrichtung
von 5 auf bitweise Gleichheit getestet. Das niederwertige
Bit aus dem ODER-verknüpften
Fehlercode ist mit dem EXKLUSIV-ODER-Gattereingang 510 gekoppelt,
und das höherwertige
Bit ist mit dem EXKLUSIV-ODER-Gattereingang 514 gekoppelt.
Das niederwertige Bit aus dem neu berechneten Fehlercode ist mit
dem EXKLUSIV-ODER-Gattereingang 512 gekoppelt, und das
höherwertige
Bit ist mit dem EXKLUSIV-ODER-Gattereingang 516 gekoppelt.
In einer Ausführungsform
ist das Gatter 522 ein ODER-Gatter mit zwei Eingängen, das
am Ausgang 524 hoch signalisiert, wenn der ODER-verknüpfte Fehlercode nicht
gleich dem neu berechneten Fehlercode ist, wobei es signalisiert,
dass potentiell ein Fehler aufgrund einer doppelten Auswahl existiert,
wie oben beschrieben.
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In
einer weiteren Ausführungsform
ist das Gatter 522 ein WEDER-NOCH-Gatter, um das entgegengesetzte
Signal vorzusehen. In einer weiteren Ausführungsform ist das Gatter 522 ein
ODER-Gatter mit offenem Kollektor, um ein Einzelsignal vorzusehen.
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Mit
erneuter Bezugnahme auf 4 wird in einer weiteren Ausführungsform
der neu berechnete Fehlercode anders als im oben beschriebenen Verfahren
berechnet. Der neu berechnete Fehlercode ist die Summe der eingestellten
ODER-verknüpften Bits 456, 458.
Der ODER-verknüpfte
Fehlercode und der neu berechnete Fehlercode werden auf bitweise
Ungleichheit getestet, um einen einfacheren Schaltungsaufbau vorzusehen.
Im sich nichtwiederholenden Spalteneintrag wird beispielsweise die
Vorrichtung von 2C verwendet, die identisch
ist mit 2A, außer dass die Ausgänge 240, 236 gegenüber den
Ausgängen 220, 216 von 2A invertiert sind.
In einer weiteren Ausführungsform
wird die Vorrichtung von 2B ohne
Inverter 290, 292, 294 verwendet. Statt
dessen ersetzen Ausgänge 282, 284, 286 Ausgänge 296, 298, 299.
Wenn solche Vorrichtungen verwendet werden, sollte jedes Bit des ODER-verknüpften Fehlercodes
das Gegenteil des neu berechneten Fehlercodes sein, oder es ist
ein Mehrfachauswahlfehler aufgetreten. Um diese Bedingung zu detektieren,
wird die Vorrichtung von 5 wie oben beschrieben verwendet,
außer
dass das Gatter 522 ein UND-Gatter, NICHT-UND-Gatter oder eine
Version mit offenem Kollektor ist, um eine Ungleichheit zu detektieren.
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Mit
Bezugnahme auf 6A ist nun eine Ausführungsform
des Verfahrens der vorliegenden Erfindung gezeigt. Der Fehlercode
für zwei
oder mehrere Reihen wird generiert 610, indem die Anzahl eingestellter
Bits in einem Eintrag in der sich nichtwiederholenden Spalte berechnet
und komplementiert wird, dann mit dem Eintrag aus der sich nichtwiederholenden
Spalte, aus welcher der Fehlercode generiert wurde, assoziiert wird 612.
Bestimmte Reihen werden ausgewählt 614,
indem beispielsweise alle Reihen auf Gleichheit geprüft werden,
welche Daten in einer Spalte enthalten, die mit einer vorgewählten Nummer übereinstimmt.
Entsprechende Bits in den ausgewählten
Reihen werden miteinander logisch ODER-verknüpft 616. Der Fehlercode
für die
resultierende ODER-verknüpfte
sich nichtwiederholende Spalte wird neu berechnet 618,
indem die Anzahl eingestellter Bits in der logisch ODER-verknüpften sich nichtwiederholenden
Spalte gezählt
wird und der Zählwert
komplementiert wird. Der neu berechnete Fehlercode wird verglichen 620 mit
der resultierenden ODER-verknüpften
Fehlercodespalte. Wenn der neu berechnete Fehlercode gleich dem
ODER-verknüpften
Fehlercode ist, wird ein erstes Signal generiert 622. Wenn
der neu berechnete Fehlercode nicht gleich dem ODER-verknüpften Fehlercode
ist, wird ein zweites Signal generiert 626. Das erste und
das zweite Signal zeigen das Fehlen oder Vorliegen einer Mehrfachübereinstimmung
an. Die Generierung eines ersten Signals und des zweiten Signals
kann durch die Generierung eines Einzelsignals ersetzt werden, nur
wenn eine Gleichheit oder Ungleichheit detektiert wird, und im gegenteiligen
Fall kein Signal generiert wird.
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Mit
Bezugnahme auf 6B ist nun ein alternatives
Verfahren der vorliegenden Erfindung gezeigt. Das Verfahren arbeitet
wie mit 6A, außer dass der neu berechnete
Fehlercode berechnet wird 619, indem die Anzahl eingestellter
Bits gezählt
wird, und der Vergleich 621 wird durch Testen des neu berechneten
Fehlercodes und ODER-verknüpften
Fehlercodes auf eine bitweise Ungleichheit vorgenommen.