JP2007087413A - ルックアップしたエントリーの重複検出方法および装置 - Google Patents

Abstract

【課題】対象物のセットから１つより多い対象物が選択されたかどうかを検出する方法及び装置の提供。
【解決手段】ユニークコードとエラーコードがセット内の対象物に結合される６１２。選択された対象物からのエラーコードのように、少なくとも１つの対象物が選択され６１４、選択された対象物からのユニークコードの論理和がとられる６１６。論理和がとられたユニークなコードからテストコードが生成され６１８、論理和がとられたエラーコードとの同等性がテストされて１つより多い対象物が選択されたかを判定する６２０。
【選択図】図６Ａ

Description

発明の分野
本発明は電子的論理設計に関し、特にマイクロプロセッサにおける電子的論理設計に関する。

発明の背景
ルックアップテーブルはマイクロプロセッサの設計を含む様な分野において一般に使用されている。図１において、従来のルックアップテーブル１１０はいくつかのコラム１２０、１２２、１２４、１５０からなっている。各コラム１２０、１２２、１２４、１５０内のデータは単一のロー内に関連するデータ１３０、１４４、１４６を配置することによりアレンジできる。１例および図１において、関連するデータ１３０、１４４、１４６は、他の物理的配置も可能であるが、ローフォーマットに物理的に配置されている。従来のルックアップテーブル１１０においては、１つのコラム１２０内のエントリー１４０、１４２、１４４はテーブル１１０に対するインデックスとして使用される。インデックスコラム１２０内のデータ１４０、１４２、１４４の特定の値は検索され、即ち、「ルックアップ」され、見つかれば、同一のロー内の他の関連するデータが出力される。しばしば、見つかったロー内のインデックスエントリー１４０、１４２、１４４はそれ自体が出力される。

残念ながら、インデックスデータ１４０、１４２、１４４は、データ１４０、１４２、１４４がルックアップテーブル１１０を代表する物理的格納デバイスに書き込まれる時のデータメモリセル又は電気的インターフェースの障害といった様々な要因によりしばしば損なわれる。これが起きると、誤りデータが格納され、サーチ結果を損う。例えば、データ１４０が１０１の値を持つようにして誤って格納されると、２つのエントリー１４０、１４４が１０１の所望のインデックスエントリーと一致する。
関連出願の相互参照
本願発明の主題は、下記に掲げる出願の主題と関連している。

出願番号 、「テスト記憶装置用２進数を効率的に生成する方法、システムおよび装置」の名称で、Nirmal R. Saxenaによって1995年６月９日に出願

出願番号 、「メモリアドレッシングエラーを検出する方法および装置」の名称で、Nirmal R. Saxenaによって1995年６月９日に出願

出願番号 、「並列データプロセッサにおけるアクティブ命令を回転させる方法および装置」の名称で、Sunil Savkar、Michael C. Shebanow 、Gene W. ShenおよびFarnad Sajjadianによって1995年６月１日に出願

出願番号 、「プログラマブル命令トラップシステムおよび方法」の名称で、Sunil Savkar、 Gene W. Shen 、Farnad SajjadianおよびMichael C. Shebanow によって1995年６月１日に出願

出願番号 08/388,602 、「スーパースケーラ マイクロプロセッサ用命令フロー制御回路」の名称で、Takeshi Kitaharaによって1995年２月14日に出願

出願番号 08/388,389 、「格納命令に関して負荷命令を順不同に実行するアドレッシング方法」の名称で、Michael A. Simone およびMichael C. Shebanow によって1995年２月14日に出願

出願番号 08/388,606 、「名前を付け替えられたレジスタに結果を効率的に書き込む方法および装置」の名称で、DeForest W. Tovey 、Michael C. Shebanow およびJohn Gmuender によって1995年２月14日に出願

出願番号 08/388,364 、「マイクロプロセッサにおける物理レジスタの利用を調整する方法および装置」の名称で、DeForest W. Tovey 、Michael C. Shebanow およびJohn Gmuender によって1995年２月14日に出願

出願番号 08/390,885 「精密な状態を保持するため命令状態をトラッキングするプロセッサ構造および方法」の名称で、Gene W. Shen、John Szeto、Niteen A. PatkarおよびMichael C. Shebanow によって1995年２月14日に出願

出願番号 08/397,810 「アドレス変換の高速化のための並列アクセス マイクロ−ＴＬＢ」の名称で、Chih-Wei David Chang、Kioumars Dawallu、Joel F. Boney 、Ming-Ying LiおよびJen-Hong Charles Chen によって1995年３月３日に出願

出願番号 08/397,809 「コンピュータシステムにおけるアドレス変換用ルックアサイドバッファ」の名称で、Leon Kuo-Liang Peng、Yolin Lin およびChih-Wei David Changによって1995年３月３日に出願

出願番号 08/397,893 、「データプロセッサにおけるプロッセサ資源の再生利用」の名称で、Michael C. Shebanow 、Gene W. Shen、Ravi Swami、Niteen A. Patkarによって1995年３月３日に出願

出願番号 08/397,891 、「実行準備ができたものから命令を選択する方法および装置」の名称で、Michael C. Shebanow 、John Gmuender 、Michael A. Simone 、John R. F. S. Szeto 、Takumi Maruyama および DeForest W. Toveyによって1995年３月３日に出願

出願番号 08/397,911 、「不履行命令の高速ソフトウェア エミュレーション用ハードウェアサポート」の名称で、Shalesh Thusoo、Farnad Sajjadian、Jaspal KohliおよびNiteen A. Patkarによって1995年３月３日に出願

出願番号 08/398,284 、「制御転送リターンを加速する方法および装置」の名称で、Akiro Katsuno 、Sunil SavkarおよびMichaelC. Shebanow によって1995年３月３日に出願

出願番号 08/398,066 、「フェッチプログラムカウンタの更新方法」の名称で、Akira Katsuno 、Niteen A. Patkar、Sunil SavkarおよびMichael C. Shebanow によって1995年３月３日に出願

出願番号 08/397,910 、「コンピュータシステムにおけるエラーの優先化および処理方法および装置」の名称で、Chih-Wei David Chang、Joel Fredrick Boney およびJaspal Kohliによって1995年３月３日に出願 出願番号 08/398,151 、「制御転送命令の迅速な実行方法および装置」の名称で、Sunil W. Savkar によって1995年３月３日に出願

出願番号 08/397,800 、「マイクロプロセッサにおけるゼロビット状態フラッグの生成方法および装置」の名称で、Michael Simoneによって1995年３月３日に出願

出願番号 08/397,912 、「パイプライン化読取り−修正−書込みアクセスを備えたＥＣＣ保護メモリ編成」の名称で、Chien ChenおよびYuzhi Luによって1995年３月３日に出願 出願番号 08/398,299 、「精密な状態を保持するため命令状態をトラッキングするプロセッサ構造および方法」の名称で、Chien Chen、John R. F. S. Szeto 、Niteen A. Patkar、Michael C. Shebanow 、Hideki Osone、Takumi Maruyama およびMichael A. Simoneによって1995年３月３日に出願

参考として、上記の出願の全てを本願発明の全体に亘って取り入れている。

サーチメカニズムに依存して、二重エントリーの位置に関連する出力は誤りとなる。誤ったローがフラグされて出力され、又は両ローからのデータの結合が選択されて出力されるからである。

多数の同等インデックスエントリーの検出を可能にする出力回路を設計することは、出力回路に複雑性を加えることになり、それによりシステム性能が劣化し、集積回路上の様々なスペースが必要となる。出力回路の性能に対して重大な劣化をもたらすことなく、又は集積回路上に大きなスペースを必要とすることなく、そのような状態を検出することが望まれる。

発明の要旨
本発明による方法および装置は、ルックアップテーブル内の２つ以上の同等エントリーの存在を検出する。ＲＯＭ内のロー番号のような二重になる確率の低いインデックスを用いて、エラーコードが生成される。所望の値と一致するルックアップテーブル内のエントリーに対応するエラーコードは論理的ＯＲを取られその結果は、そのエラーコードが所望の値のエラーコードと一致するかどうかを識別するために試験される。もし一致すれば、複数の一致はおこらない。もし一致しなければ、複数の一致がおきる。ＯＲ機能を用いるので、検出回路は集積回路内で効率的に実現される。

好ましい実施例の簡単な記載
図１において、コラムおよびローの他の数を使用できるが、４コラム、３ローのルックアップテーブルが示されている。１実施例においては、非繰り返しコラム１２４として指定されるコラムは数の非繰り返しのセットを含んでいる。数の非繰り返しのセットは、セットの２つの要素が等しくない数のセットである。要求はされないが、任意の繰り返し数を持つことが殆ど有り得ない非繰り返しコラムを持つことが有効である。１実施例においては、非繰り返し数は、ロー０から始まる２進フォーマットでのロー番号であり、これらのロー番号１２６、１２８、１３０はＲＯＭに格納され、それによりそれらのロー番号はコラム１２４における繰り返し数を生じ得るエラーにさらされることが極めて少なくなる。ロー番号は図１に示されるように格納されるか、それらは以下に記載のようにローに対するエラーコードの計算の直前に要求に応じて生成される。

第２のコラム１２０は、インデックスコラムとして指定され、「ルックアップ」又は検索されて１つ以上の特定数に等しいコラム１２０内のエントリーを捜し出すための数のセットを含む。１実施例においては、インデックスコラム１２０は、すべてがユニークで各サーチに対して１つのエントリーのみを生成する数のセットを含むと考えられる。この実施例においては、本発明が用いられてインデックスコラム１２０内の２重のエントリー、即ち、コラム１２０の１つのロー内の数であってそれがコラム１２０の他のロー内で少なくとも１回繰り返されるもの、を検出する。他の実施例においては、本発明は結果的に２つ以上のエントリーを生ずる任意のサーチを検出するために使用される。

１実施例においては、サーチイネーブルコラム１２２が提供されて、特定の値を持つサーチイネーブルコラム１２２内のエントリーと同一のロー内にあるインデックスコラム１２０内のエントリーに対するサーチを制限する。例えば、ロー１および２は値１を持つコラムエントリー１４６，１４８を有するので、これらのローのみがサーチに含まれ、ロー０はスキップされ、即ちサーチされない。サーチイネーブルコラム１２２の使用は本発明により要求されない。

本発明においては、いくつかの又はすべてのローのエラー検出コードはそのローに対する非繰り返しコラム１２４のエントリーに基づいて生成され、そのローに結合され、そのエラー検出コードが生成されたローから以下に記載のようにエラーの検出を可能にする。エラー検出コードはコラム１５０内に格納されるか、又は必要に応じて生成される。

エラー検出コード内のビット数はｌｏｇ２ Ｎ以上である。ここでＮは、少なくとも、非繰り返しコラム１２４内の非繰り返し数１２６、１２８、１３０を表すために要求されるビット数である。１実施例においては、エラー検出コードは、非繰り返しコラム内の“１”といった特定の値に等しいビット数の補数に等しい。２進数の補数は、各オリジナルの“１”を“０”で置き換え、各オリジナルの“０”を“１”で置き換えた２進数に等しい。例えば、１０に等しい非繰り返し数１３０のためのエラーコードを生成するためには、数１０は“１”に等しい１ビットを有する。１は２進数の０１で表され、０１の補数は１０である。

さて図２Ａを参照すると、２ビットワードにおけるセットビットの数の計数の補数を生成する装置の１実施例が示されている。ワード内の各ビット２１０，２１２は排他的ＮＯＲゲート２１４に接続されてその装置の低位出力を生成する。２ビット２１０，２１２は２入力ＮＡＮＤゲート２１８に接続されてその装置の上位出力を生成する。出力２１６，２２０は２つのビット２１０，２１２に対応するローに接続される。図１および図２Ａにおいて、２つのビット２１０，２１２は非繰り返しコラム１２４の単一ロー内のビットに対応している。出力２１６，２２０は、２つのビット２１０，２１２が来たコラム１５０内の同じロー内に格納され得る。これに替えて、出力２１６，２２０は、以下に記載のインデックスコラム１２０上のサーチが実行される時又はその近くで計算できる。

他の実施例においては、セットビットの数の補数を計算するために、非繰り返しコラムのビットは１つ以上の高速アダーに入力され得る。図２Ｂにおいて、高速アダー２５０、２５２、２５４、２５６が６ビットワード内のセットビットの数の計数の補数を得ることを可能にする接続が示されている。

下位ビットであるビット０はアダーの入力２７１に接続されており、残りのビット１，２，３，４，および５はそれぞれ入力２６８、２６６、２６４、２６３、および２６０に接続されている。キャリー入力２７０は論理０に接続されており、他の方法では出力として使用されない。アダーの出力２８２、２８４、２８６は入力２７１、２６８、２６６、２６４、２６２、２６０におけるセットビットの数の計数を生成する。出力２８２、２８４、２８６は、計数の補数をとって出力２９６、２９８、２９９にエラー検出コードを生成するインバータ２９０、２９３、２９４を用いて反転される。

１実施例においては、テーブル１１０に対する従来のサーチ機能が、予め選択された数に一致するインデックスコラム１２０内のエントリーを持つインデックスコラム１２０内のローを探索することにより実行される。図１および図３Ａにおいて、コラム１２０内のエントリーが特定の数に一致するかどうかを判定するための装置が示されている。その特定の数は排他的論理和ゲート３１４に接続された入力３２０に与えられる。コラム１２０の１つのロー３１０内の各ビット３４０、３４２、３４４は排他的論理和ゲート３１４の１つの第２の入力３２２に接続され、その排他的論理和ゲート３１４は、ビット３４０、３４２、３４４が対応する入力３２０に等しい場合にハイを出力する。排他的論理和ゲート３１４は、すべてのビット３４０、３４２、３４４が対応する入力３２０に一致するとハイを出力する出力３１８を有するＡＮＤゲート３１６に接続されている。出力３１８はＡＮＤゲート３１５の第１の入力に接続されている。入力３３０、３３２、３３４はその位置に対応するビット３４０、３４２、３４４を受けるように接続されており、コラム１２０内のロー３１０が入力３２０と一致すると出力ライン３２１上にこのビットが出力される。

図１、図３Ａおよび図３Ｂを参照して、１実施例において、出力３１８はＡＮＤゲート３５０、３５２に接続されており、そのＡＮＤゲート３５０、３５２は、入力３７０、３７２で提供されたコラム１５０からのエラーコードビット３６０、３６２を、非繰り返しコラム１２４の１つ又は複数の選択されたローに対応する出力３８０上にドライブするために接続されている。

１実施例において、選択された１つ又は複数のローは、インデックスコラム１２０内のエントリーで予め選択された数に一致するものを持つすべてのローの論理的ＯＲをとることにより出力される。論理的ＯＲを取る手段、即ち、論理和を取る手段は各ビットの論理和を計算する。例えば、１００と１０１とのＯＲ即ち論理和は１０１である。論理的ＯＲの機能は集積回路内で実現するために効率的であるが、論理的ＯＲを取ることは１つだけの数が期待されている時に２つの数のＯＲが取られたという事実をマスクできる。図１及び図４において、ＯＲゲート４６０、４６２、４６４、４６６、４６８を用いて出力４５０、４５２、４５４、４５６、４５８を生成するための論理的ＯＲをとる入力４４０、４４２、４４４、４４６、４４８のための装置が示されている。ボックス４２０内のコラムは非繰り返しコラム１２０の各エントリー内の個々のビットを表しており、ボックス４２２は図４内の各ボックスが１ビットを保持している場合のエラーコードコラムを表している。このようなＯＲを取る機能は図においては厄介なものであるが、集積回路においては、このような機能は上記のように多数の一致出力エラーをマスクするが極めて効率的である。

選択されたロー又はＯＲが取られたローに対応する非繰り返しコラムエントリー及びエラーコードが出力４５０、４５２、４５４、４５６、４５８に現れた後に、選択された１つ又は複数のローの非繰り返しコラム１２４に対応するＯＲが取られた出力４５０、４５２、４５４を用いて、再計算されたエラーコードが計算される。再計算されたエラーコードはエラーコードコラム１５０に対応するＯＲが取られた出力４５６、４５８と比較される。１つだけのエントリーが出力された場合は、エラーコードコラム１５０に対応する出力４５６、４５８は再計算されたエラーコードに等しくなる筈である。そうでない場合は、そのような同一性は現れない。図２Ａ又は図２Ｂに示した装置又はその装置の組合せは再計算されたエラーコードを計算するために使用される。

図５において、同等性を検出する装置の１実施例が示されている。ＯＲが取られたエラーコード及び再計算されたエラーコードは図５に示した装置を用いてビット法で等価性がテストされる。ＯＲがとられたエラーコードからの下位ビットは排他的論理和ゲートの入力５１０に接続され、上位ビットは排他的論理和ゲートの入力５１４に接続される。再計算されたエラーコードからの下位ビットは排他的論理和ゲートの入力５１２に接続され、上位ビットは排他的論理和ゲートに入力５１６に接続される。１実施例においては、ゲート５２２は２入力ＯＲゲートであり、ＯＲが取られたエラーコードが再計算されたエラーコードに等しくない場合は出力５２４にハイを出力し、上記のような二重選択によるエラーの可能性が存在することを知らせる。

他の実施例においては、ゲート５２２はＮＯＲゲートであり、反対の信号を出力する。他の実施例においては、ゲート５２２はオープンコレクタのＯＲゲートであり、単一の信号を出力する。

図４を参照して、他の実施例においては、再計算されたエラーコードは上記した方法と異なる方法で計算される。再計算されたエラーコードはＯＲされたセットビット４５６、４５８の和である。ＯＲされたエラーコード及び再計算されたエラーコードは、より単純な回路を提供するために、ビット単位で等価性のテストがされ。例えば、非繰り返しコラムエントリにおいて、図２Ｃの装置が用いられ、これは出力２４０、２３６が図２Ａの出力２２０、２１６から反転されている点を除き、図２Ａと同じである。他の実施例においては、インバータ２９０、２９２、２９４なしで図２Ｂの装置が用いられる。この代わりに、出力２８２、２８４、２８６は出力２９６、２９８、２９９と置き代わる。そのような装置が使用されるとき、ＯＲがとられたエラーコードの各ビットは再計算されたエラーコードの反対の筈であるか、又は多数選択エラーが生じたかである。この状況を検出するために、ゲート５２２が等価性を検出するためのＡＮＤゲート、ＮＡＮＤゲート、又はオープンコレクタバージョンであることを除き、図５の装置が上記のように使用される。

図６Ａにおいて、本発明の方法の１実施例が示されている。２つ以上のローのエラーコードは、非繰り返しコラム内のエントリー内のセットビットの数を計算し補完することにより生成され６１０、次いで、非繰り返しコラムからのエントリーと関係付けられる６１２。エラーコードはその非繰り返しコラムから発生した。例えば、１つのコラム内にデータを含むすべてのローを予め選択された数に一致させることにより、あるローが選択される６１４。選択されたロー内の対応するビットは互いに論理的にＯＲが取られる６１６。結果的にＯＲがとられた非繰り返しコラムのエラーコードは、論理的にＯＲされた非繰り返しコラム内のセットビットの数を計数し、その計数の補数をとることにより再計算される６１８。再計算されたエラーコードは結果的に得られるＯＲされたエラーコードのコラムと比較される６２０。再計算されたエラーコードがＯＲされたエラーコードに等しい場合は、第１の信号が生成される６２２。再計算されたエラーコードがＯＲされたエラーコードに等しくない場合は、第２の信号が生成される６２６。第１及び第２の信号は多数一致の欠如又は存在を示す。第１の信号及び第２の信号の生成は、等価性又は非等価性が検出される場合にのみ単一の信号の生成で置き換えることができ、そうでない場合には信号は生成されない。

図６Ｂにおいて、本発明の他の方法が示されている。この方法は、再計算されたエラーコードがセットビットの数を計数することにより計算され６１９、再計算されたエラーコードとＯＲがとられたエラーコードとをビット単位で非等価性のためにテストすることにより比較６２１が遂行されることを除き、図６Ａと同様に動作する。

メモリ内に配置された従来のルックアップテーブルの概略ブロック図である。 本発明による、入力におけるセットビット数の計数の補数に等しい２ビット出力を生成するデバイスの概略図である。 本発明による、６ビットワード内のセットビットの数の計数の補数を与えるために使用される４つの高速アダーと３つのインバータを示す概略図である。 本発明による、入力におけるセットビットの数の計数に等しい２ビット出力を生成するデバイスの概略図である。 第２の入力に等しい第１の入力を出力ラインのセットにドライブする従来の回路の概略図である。 一対のビットを出力ラインのセットにドライブする従来の回路の概略図である。 グループ当たり３ビットの５つのグループの論理的ＯＲを取る従来の回路の概略図である。 本発明によるエラー検出回路の概略図である。 本発明による方法を示すフローチャートである。 本発明による他の方法を示すフローチャートである。

Claims (22)

1. 第１の部及び第２の部を備える２進コードをテストする方法であって、
   前記コードの前記第１の部内の各ビットの和をとって和を生成すること、
   前記和を補数をとって補数の和を生成すること、
   前記補数の和と前記コードの前記第２の部とを比較すること、
   前記補数の和が前記コードの前記第２の部に等しくない場合に第１の信号を生成すること、
   を備える第１の部及び第２の部を備える２進コードをテストする方法。
2. 前記補数の和が前記コードの前記第２の部に等しい場合に第２の信号を生成するステップをさらに備える、請求項１に記載の方法。
3. 前記２進コードはコードのセットから選択された少なくとも２つの２進コードの論理和を備える、請求項１に記載の方法。
4. 前記コードのセットから選択された各コードは、第１部と前記第１部内の各ビットの和の補数を備える第２部とを備える、請求項３に記載の方法。
5. 前記セットから選択された各コードは、第１部と前記第１部内の各ビットの和を備える第２部とを備える、請求項３に記載の方法。
6. 前記セットから選択された各コードはさらに第３部を備え、少なくとも１つの選択されたコードの前記第３部は所望の数に等しい、請求項５に記載の方法。
7. 選択されたすべての表示コードの前記第３部は互いに等しい、請求項６に記載の方法。
8. 少なくとも１ビットを備える第１の部と少なくとも１ビットを備える第２の部とを備えるコードのテスト装置であって、入力の第１のセットと、前記コードの前記第２の部に接続された入力の第２のセットと、前記入力の第２のセットに等しい入力の第１のセットに応答する第１の状態を持つ出力とを備え、前記出力は前記入力の前記第２のセットに等しくない入力の第１のセットに応答する第２の状態を持つ、第１の等価性検出部と、前記コードの前記第１の部に接続された複数の入力のセットと等価性発生部入力の第１のセットに接続された少なくとも１つの出力とを有し、その出力にコードの第１の部内の各ビットの和の補数を生成するコード部発生部と、を備えたコードのテスト装置。
9. 少なくとも１ビットを備える第１の部と少なくとも１ビットを備える第２の部とを備えるコードのテスト装置であって、
   入力の第１のセットと、前記コードの前記第２の部に接続された入力の第２のセットと、前記入力の第２のセットに等しい入力の第１のセットに応答する第１の状態を持つ出力とを備え、前記出力は前記入力の前記第２のセットに等しくない入力の第１のセットに応答する第２の状態を持つ、第１の等価性検出部と、
   前記コードの前記第１の部に接続された複数の入力のセットと等価性発生部入力の第１のセットに接続された少なくとも１つの出力とを有し、その出力にコードの第１の部内の各ビットの和を生成するコード部発生部と、
   を備えたコードのテスト装置。
10. 複数の対象物のセット内で特定の基準に合致する多数のメンバーの選択を検出する方法であって、
    複数ビットを備えるユニークなコードを前記セット内の前記対象物の各々に接続させること、
    前記セット内の前記対象物の各々に対して前記ユニークな２進コードから２進エラーコードを計算すること、
    複数の前記エラーコードを前記エラーコードが計算されたコードに接続させること、
    前記特定の基準に合致する前セット内の前記対象物を選択すること、
    複数のビットを備え、選択された各対象物に接続されたコードの論理和に等しい第１の論理和を計算すること、
    前記第１の論理和からテストコードを計算すること、
    選択された対象物の２進コードの各々に接続されたエラーコードの論理和に等しい第２の論理和を計算すること、
    前記第２の論理和と前記テストコードとの同等性をテストすること、そして、
    前記同等性のテストに応答して第１の信号を生成すること、
    を備える複数の対象物のセット内で特定の基準に合致する多数のメンバーの選択を検出する方法。
11. 前記第１の信号は前記第２の論理和が前記テストコードに等しい場合に生成される、請求項１０に記載の方法。
12. 前記同等性のテストが前記第２の論理和が前記テストコードに等しくないと判定すると第２の信号を生成するステップをさらに備える、請求項１１に記載の方法。
13. 前記第１の信号は前記第２の論理和が前記テストコードに等しくない場合に生成される、請求項１０に記載の方法。
14. 前記同等性のテストが前記第２の論理和は前記テストコードに等しいと判定すると第２の信号を生成するステップをさらに備える、請求項１３に記載の方法。
15. 前記第１の信号は前記第２の論理和がビット的に前記テストコードに等しくない場合に生成される、請求項１０に記載の方法。
16. 前記同等性のテストが前記第２の論理和は前記テストコードに等しいと判定する場合に第２の信号を生成するステップをさらに備える、請求項１５に記載の方法。
17. 前記計算されたエラーコードは前記２進コード内のビットの和に等しい、請求項１０に記載の方法。
18. 前記計算されたエラーコードは前記２進コード内のビットの和の補数に等しい、請求項１０に記載の方法。
19. 前記テストコードは前記第１の論理和内のビットの和に等しい、請求項１０に記載の方法。
20. 前記テストコードは前記第１の論理和内のビットの和の補数に等しい、請求項１０に記載の方法。
21. 複数の２進コードの第１のセットから複数の２進コードの第２のセットを構成して少なくとも１つのエラー状態の検出を可能にする方法であって、前記第１のセット内の複数のコードの各々に対して、
    前記コード内の各々のビットの和をとって２進和を生成し、
    前記２進和を前記コードに結合する、
    というステップを備える方法。
22. 前記２進和の補数をとるステップをさらに備える、請求項２１に記載の方法。

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