CN108292252B - 用于容错和检错的系统、方法和装置 - Google Patents

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Abstract

描述了用于容错和检错的系统、方法和装置。例如，描述了一种装置，该装置包括：用于复制指令的输入源的电路；算术逻辑单元(ALU)电路，用于使用单指令多数据(SIMD)硬件、利用经复制的输入源来执行所述指令，以产生紧缩数据结果；以及比较电路，与所述ALU电路耦合，所述比较电路用于：评估所述紧缩数据结果，并且将单个数据结果输出到所述指令的目的地中。

Description

用于容错和检错的系统、方法和装置
技术领域
本发明的领域总体上涉及计算机处理器架构，更具体地涉及容错和检错。
背景技术
容错和检错特征通常不应用于高产处理器中的诸如算术逻辑单元(ALU)之类的数据变换单元，因为该实现方式的成本超过了收益。然而，减小封装中的晶体管的尺度并且增加晶体管的数量会增加由于α粒子和其他诱因引起的错误概率。
附图说明
在所附附图中以示例方式而非限制方式说明本发明，在附图中，类似的附图标记指示类似的要素，其中：
图1图示对两个标量输入操作数进行的典型的标量执行的示例；
图2图示用于对于对两个标量输入执行的操作进行检错的电路的框图；
图3图示用于对于对两个标量输入执行的操作进行检错的电路的框图；
图4图示用于用来检错的经复制的操作的装置的实施例；
图5图示用于用来容错的经复制的操作的装置的实施例；
图6图示用于经复制的操作的装置的实施例，该经复制的操作用于对向量操作的检错或容错；
图7图示用于使用操作数复制进行检错的方法的实施例；
图8图示用于使用操作数复制进行检错的方法的实施例；
图9是根据本发明的一个实施例的寄存器架构的框图；
图10A是图示根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；
图10B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；
图11A-图11B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；
图12是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；
图13-图16是示例性计算机架构的框图；以及
图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在以下描述中，陈述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中提到“一个实施例”、“实施例”、“示例实施例”等指示所描述的实施例可包括特定的特征、结构或特性，但是，每一个实施例可以不一定包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
本文中详述的是使用SIMD硬件来检测和/或校正ALU中的短暂的和/或永久的错误而对于硬件成本和软件性能仅具有可忽略不计的增长的实施例。对于将受影响的代码区域，这需要：复制输入；在SIMD单元上执行ALU操作；并且在值被提交而成为程序状态的部分之前在不同时刻比较结果。由硬件以对用户透明的方式完成对输入的复制和对结果的检查。
简而言之，当被启用时，跨SIMD执行单元冗余地执行ALU操作的序列(这将被称为“冗余序列”)。取决于什么向量操作将由硬件支持，该冗余序列可包含整数和/或浮点操作。贯穿该冗余序列，水平地比较结果。对于检错，如果任何结果是不同的，则已检测到错误。对于容错，进行多数表决来确定最终结果。
在一些实施例中，由程序或OS开启和关闭该冗余序列，诸如，通过使用“冗余”指令(指示使用冗余的操作码)或通过向控制寄存器写入来开启冗余。
当使用冗余时，对于标量操作，隐式或显式地复制去往那个操作的输入。对于检错，显式地制作至少一个副本，使得并行地完成至少两个冗余序列。对于容错，制作至少两个副本，使得并行地完成至少三个冗余序列。序列的总数是奇数以保证多数结果。这常被称为n模冗余。当n等于三时，它被称为三模冗余或TMR。在多数实施例中，将以其中没有来自运行程序的向量寄存器将受影响的方式来实现输入复制。例如，对寄存器别名表进行检查点操作并对向量寄存器重命名，或者通过将标量输入路由至向量ALU并跨ALU输入寄存器复制值允许这样。
在冗余期间，相同的ALU操作如在原始代码中那样被执行，例外在于，这些相同的ALU操作使用实现相同指令的向量或并行ALU来完成。随后，利用ALU的输出处的比较器(对于检错)或多数表决器(对于容错)。典型地，结果将被置入结果SIMD寄存器中的最低有效位置中或被置入标量寄存器中。
在该ALU操作的结束处，如果没有错误，则结果向量中的每个结果向量内的所有值都应当相同。为了增加可靠性，比较这些值，并且完成以下一项。对于检错，使用比较器来对结果值测试相等性。如果它们不相等，则检测到CPU中的错误，并且某个中断或错误处置程序软件判定是否用信号通知错误，重试序列，等等。对于容错，最终结果通过跨向量的按位多数表决来生成。对于具有三个结果x0、x1和x2的TMR，这可计算为：((x0 AND xl)OR(xOAND x2)OR(xl AND x2))。注意，在容错实例中，总是产生结果，并且存在用于用信号通知任何反对的选项。
在一些实施例中，为了允许同时使用向量化以获得性能和可靠性两者，经复制的输入值不必是标量值，它自身可以是值的向量。唯一的要求在于，原始的(非冗余的)向量的总大小要足够小以允许附加的复制来增加可靠性。例如，如图所示，人们可以在256位或更大的硬件上复制128位向量(例如，四个单精度浮点值)以进行检错。类似地，人们可以在512位向量硬件上复制128位向量以用于容错。由此，制作对于以专门为较旧世代的处理器编写的代码的附加的可靠性形式的附加值，而不改变底层的向量算法。在一些实施例中，涵盖了通过使用较宽的向量硬件的针对错误的现有向量操作。例如，当应用已经使用128位向量时，它可要求跨256位或512位寄存器复制128位的值。
注意，贯穿本说明书的向量(SIMD)ALU具有用于执行操作的多个功能/执行单元。
图1图示对两个标量输入操作数进行的典型的标量执行的示例。输入操作数——标量输入0 101和标量输入1 103——被输入到标量ALU 105中以产生标量输出107。例如，ADD Rl,R2,R3，其中，R2和R3相加，并且被存储在R1中。
图2图示用于对于对两个标量输入执行的操作进行检错的电路的框图。解码电路217对具有标量输入的指令进行解码。该解码电路217将经解码的指令映射为将根据需要使用向量输入的向量/SIMD指令。
输入操作数——标量输入0 211和标量输入1 213——被分别复制到临时向量输入(诸如，向量寄存器)201和203中。例如，标量输入0是D1,并且标量输入1是D2。这些值被复制到两个向量输入中作为数据元素。该复制可以是隐式的(不使用中间紧缩数据寄存器而被提供给ALU)或显式的(在紧缩数据寄存器中被重复)。由此，向量输入201具有各自都具有值D1的数据元素，并且向量输入203具有各自都具有值D2的数据元素。典型地，输入值至少被复制两次。
向量输入被输入到向量(SIMD)ALU 205中以产生向量输出207。例如，ADD Rl,R2,R3，其中R2和R3的数据元素被相加。
比较电路209比较向量输出207的数据元素以判定这些数据元素是否相同。在一些实施例中，所有这些数据元素需要都相同，或者比较电路209的输出是指示存在错误或结果是否可容忍的信号。在这些实施例中，当所有数据元素都相同时，该输出是作为输出215的数据元素中的一个数据元素。在一些实施例中，该输出是标量。在其他实施例中，比较电路的输出值被置于紧缩数据寄存器的最低有效的数据元素位置中。
示例性比较电路使用AND(“与”)门来测试数据元素。如果数据元素中的任一数据元素不相同，则该AND的结果将为0，其指示错误。在其他实施例中，数据元素中的至少大多数需要相同，或者比较电路209的输出是指示存在错误的信号。在这些实施例中，当数据元素中的至少大多数相同时，该输出是将作为被存储在指令的标量寄存器(在该示例中，为R1)中的标量输出215的数据元素中的一个数据元素。当然，可使用相比多数更严格或较不严格的测试。在一些实施例中，该输出是标量，并且被置于原始的目的地中。在其他实施例中，比较电路的输出值被置于所映射的指令的紧缩数据寄存器的最低有效的数据元素位置中。
图3图示用于对于对两个标量输入执行的操作进行检错的电路的框图。在该图中，诸如上文详述的解码电路之类的解码电路未被示出，但其存在。输入操作数301和303分别由复制电路305和307复制到向量输入(诸如，临时向量寄存器)中。例如，输入301是2，而输入303是3，它们被复制到两个向量输入中作为数据元素。
向量输入被输入到向量(SIMD)ALU 309中以产生向量输出。例如，ADD Rl,R2,R3，其中R2的数据元素(2)和R3的数据元素(3)被相加(5)。
比较电路311将向量ALU 309的向量输出的数据元素进行比较以判定是否存在错误。示例性比较电路使用AND门来测试数据元素。例如，当不是所有数据元素都相同时，错误会发生。
在一些实施例中，所有数据元素都需要相同，或者比较电路311的输出是指示存在错误的信号。在这些实施例中，当所有数据元素都相同时，该输出是作为标量输出的数据元素中的一个数据元素。如果数据元素中的任一数据元素不相同，则该AND的结果将为0，其指示错误。在其他实施例中，数据元素中的至少大多数需要相同，或者比较电路211的输出是指示存在错误的信号。在这些实施例中，当数据元素中的至少大多数相同时，该输出是作为标量输出的数据元素中的一个数据元素。当然，可使用相比多数更严格或较不严格的测试。在一些实施例中，该输出是标量，并且被置于原始的目的地中。在其他实施例中，比较电路的输出值被置于所映射的指令的紧缩数据寄存器的最低有效的数据元素位置中。
图4图示用于用来检错的经复制操作的装置的实施例。在图的左侧，示出原始的标量操作。输入a和b被提供给标量ALU 401以产生输出c。
该图的右侧图示经复制的操作的实施例。输入数据a和b被提供给向量ALU 403的执行单元，并且通过将该输入数据提供给向量ALU 403的至少一个其他执行单元，该输入数据被复制。在该实施例中，在对ALU进行馈送之前，不使用临时存储位置。
来自ALU 403的执行单元中的每个执行单元的结果被馈送到比较器电路405中。该比较器电路405判定是否存在错误(如上文中所详述)。结果也从执行单元中的一个执行单元被输出到寄存器。在一些实施例中，该输出是标量，并且被置于原始的目的地中。在其他实施例中，比较电路的输出值被置于所映射的指令的紧缩数据寄存器的最低有效的数据元素位置中。然而，那个输出是否在架构上被提交(写回)取决于是否存在错误。当不存在错误时，则结果被提交。
图5图示用于用来容错的经复制的操作的装置的实施例。在图的左侧，示出原始的标量操作。输入a和b被提供给标量ALU 501以产生输出c。
该图的右侧图示经复制的操作的实施例。输入数据a和b被提供给向量ALU 503的执行单元，并且通过将该输入数据提供给向量ALU 503的至少一个其他执行单元，该输入数据被复制。在该实施例中，在对ALU进行馈送之前，不使用临时存储。然而，在其他实施例中，使用临时存储来保存经复制的数据值。
来自向量ALU 503的执行单元中的每个执行单元的结果被馈送到表决电路505中。该表决电路505通过表决来判定结果是否正确。在一些实施例中，该表决为多数表决，并且具有最多数表决的结果数据值是作为结果的输出。在其他实施例中，最终结果通过跨向量的按位多数表决来生成。在一些实施例中，该输出是标量，并且被置于原始的目的地中。在其他实施例中，比较电路的输出值被置于所映射的指令的紧缩数据寄存器的最低有效的数据元素位置中。对于具有三个结果x0、x1和x2的TMR，这可计算为：((x0 AND xl)OR(xO ANDx2)OR(xl AND x2))。此外，在一些实施例中，信号被输出以指示表决中的任何反对。
图6图示用于经复制的操作的装置的实施例，该经复制的操作用于对向量操作的检错或容错。在图的顶部，使用SIMD电路来执行典型的SIMD操作(诸如，128位操作)。
在底部示出的是使用受制于检错或容错电路的数据元素复制的SIMD操作。
图7图示用于使用操作数复制进行检错的方法的实施例。在701处，取出指令。例如，取出ADD Rl,R2,R3指令，其中，R1和R2将相加，并被存储在R1中。被取出的指令可以是标量或向量。
在703处，对取出的指令进行解码。此外，经解码的指令被映射为在需要时将使用经复制的数据元素的SIMD指令。
在705处，取出并复制/重复经解码指令的源操作数数据。在一些实施例中，通过对寄存器别名表(RAT)进行检查点操作(checkpointing)并对向量寄存器进行重命名来完成该重复。在其他实施例中，通过将输入路由至向量ALU并且跨ALU输入复制值来完成该重复。
在707处，使用取出的数据及其副本来执行经解码的指令。如上文所详述，利用向量执行电路的不同的ALU执行单元，使得对于相同的操作来并行地处理取出的数据和副本。
在709处，作出操作中是否存在错误的判定。例如，进行对结果的比较，并且如果结果不相等，则存在错误。当存在错误时，在711处，用信号进行通知以进行处置。当不存在错误时，则在713处，要么将结果置于所映射指令的目的地操作数(SIMD寄存器)的数据元素中，要么将结果置于非映射指令的标量操作数(标量寄存器)中。
图8图示用于使用操作数复制进行检错的方法的实施例。在801处，取出指令。例如，取出ADD Rl,R2,R3指令，其中，R1和R2将相加，并被存储在R1中。被取出的指令可以是标量或向量。
在803处，对取出的指令进行解码。此外，经解码的指令被映射为在需要时将使用经复制的数据元素的SIMD指令。
在805处，取出并重复经解码指令的源操作数数据。在一些实施例中，通过对寄存器别名表(RAT)进行检查点操作并对向量寄存器进行重命名来完成该重复。在其他实施例中，通过将输入路由至向量ALU并且跨ALU输入复制值来完成该重复。
在807处，使用取出的数据及其副本来执行经解码的指令。如上文所详述，利用向量执行电路的不同的ALU执行单元，使得对于相同的操作来并行地处理取出的数据和副本。
在809处，作出操作中的结果是否可容忍的判定。例如，跨结果作出按位的多数表决。在811处，输出(存储)最终结果，并且作出针对任何反对的信号。当不存在反对时，则在813处输出结果。取决于实施例，要么将结果置于所映射指令的目的地操作数(SIMD寄存器)的数据元素中，要么将结果置于非映射指令的标量操作数(标量寄存器)中。
以下附图详述用于实现上文的实施例的示例性架构和系统。在一些实施例中，上述一个或多个硬件部件和/或指令如下文所述地被仿真，或被实现为软件模块。
示例性寄存器架构
图9是根据本发明的一个实施例的寄存器架构900的框图。在所展示的实施例中，有32个512位宽的向量寄存器910；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。
标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器915——在所展示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器915的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。
通用寄存器925——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)945，在其上面重叠了MMX紧缩整数平坦寄存器堆950——在所展示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图10A是展示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图10B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图10A-图10B中的实线框展示有序流水线和有序核，而虚线框的任选增加展示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、解码级1006、分配级1008、重命名级1010、调度(也被称为分派或发布)级1012、寄存器读取/存储器读取级1014、执行级1016、写回/存储器写入级1018、异常处置级1022和提交级1024。
图10B示出处理器核1090，该处理器核1090包括前端单元1030，该前端单元1030耦合到执行引擎单元1050，并且前端单元1030和执行引擎单元1050两者都耦合到存储器单元1070。核1090可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1090可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1030包括分支预测单元1032，该分支预测单元1032耦合到指令高速缓存单元1034，该指令高速缓存单元1034耦合到指令转换后备缓冲器(TLB)1036，该指令转换后备缓冲器1036耦合到指令取出单元1038，该指令取出单元1038耦合到解码单元1040。解码单元1040(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1040可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1090包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1040中，或以其他方式在前端单元1030内)。解码单元1040耦合到执行引擎单元1050中的重命名/分配器单元1052。
执行引擎单元1050包括重命名/分配器单元1052，该重命名/分配器单元1052耦合到引退单元1054和一个或多个调度器单元的集合1056。(多个)调度器单元1056表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1056耦合到(多个)物理寄存器堆单元1058。(多个)物理寄存器堆单元1058中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1058包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1058由引退单元1054重叠，以展示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1054和(多个)物理寄存器堆单元1058耦合到(多个)执行集群1060。(多个)执行集群1060包括一个或多个执行单元的集合1062以及一个或多个存储器访问单元的集合1064。执行单元1062可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1056、(多个)物理寄存器堆单元1058和(多个)执行集群1060示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1064的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1064耦合到存储器单元1070，该存储器单元1070包括数据TLB单元1072，该数据TLB单元1072耦合到数据高速缓存单元1074，该数据高速缓存单元1074耦合到第二级(L2)高速缓存单元1076。在一个示例性实施例中，存储器访问单元1064可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1070中的数据TLB单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的第二级(L2)高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1000：1)指令取出1038执行取出级1002和长度解码级1004；2)解码单元1040执行解码级1006；3)重命名/分配器单元1052执行分配级1008和重命名级1010；4)(多个)调度器单元1056执行调度级1012；5)(多个)物理寄存器堆单元1058和存储器单元1070执行寄存器读取/存储器读取级1014；执行集群1060执行执行级1016；6)存储器单元1070和(多个)物理寄存器堆单元1058执行写回/存储器写入级1018；7)各单元可牵涉到异常处置级1022；以及8)引退单元1054和(多个)物理寄存器堆单元1058执行提交级1024。
核1090可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1090包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
Figure BDA0001680884040000131
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所展示的处理器的实施例还包括分开的指令和数据高速缓存单元1034/1074以及共享的L2高速缓存单元1076，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图11A-图11B展示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图11A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1102的连接及其第二级(L2)高速缓存的本地子集1104的框图。在一个实施例中，指令解码器1100支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1106允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1108和向量单元1110使用分开的寄存器集合(分别为标量寄存器1112和向量寄存器1114)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1106读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1104是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1104的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1104中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1104中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图11B是根据本发明的实施例的图11A中的处理器核的一部分的展开图。图11B包括L1高速缓存1104的L1数据高速缓存1106A部分，以及关于向量单元1110和向量寄存器1114的更多细节。具体地，向量单元1110是16宽向量处理单元(VPU)(见16宽ALU 1128)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1120支持对寄存器输入的混合，通过数值转换单元1122A-B支持数值转换，并且通过复制单元1124支持对存储器输入的复制。写掩码寄存器1126允许预测所得的向量写入。
图12是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1200的框图。图12中的实线框展示具有单个核1202A、系统代理1210、一个或多个总线控制器单元的集合1216的处理器1200，而虚线框的任选增加展示具有多个核1202A-N、系统代理单元1210中的一个或多个集成存储器控制器单元的集合1214以及专用逻辑1208的替代处理器1200。
因此，处理器1200的不同实现可包括：1)CPU，其中专用逻辑1208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1202A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1202A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1202A-N是大量通用有序核。因此，处理器1200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1200可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合1206、以及耦合到集成存储器控制器单元的集合1214的外部存储器(未示出)。共享高速缓存单元的集合1206可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1212将集成图形逻辑1208、共享高速缓存单元的集合1206以及系统代理单元1210/(多个)集成存储器控制器单元1214互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1206与核1202A-N之间维持一致性。
在一些实施例中，一个或多个核1202A-N能够实现多线程化。系统代理1210包括协调和操作核1202A-N的那些部件。系统代理单元1210可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1202A-N以及集成图形逻辑1208的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1202A-N在架构指令集方面可以是同构的或异构的；即，核1202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图13-16是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图13，所示出的是根据本发明一个实施例的系统1300的框图。系统1300可以包括一个或多个处理器1310、1315，这些处理器耦合到控制器中枢1320。在一个实施例中，控制器中枢1320包括图形存储器控制器中枢(GMCH)1390和输入/输出中枢(IOH)1350(其可以在分开的芯片上)；GMCH 1390包括存储器和图形控制器，存储器1340和协处理器1345耦合到该存储器和图形控制器；IOH 1350将输入/输出(I/O)设备1360耦合到GMCH1390。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1340和协处理器1345直接耦合到处理器1310，并且控制器中枢1320与IOH 1350处于单个芯片中。
附加的处理器1315的任选性在图13中通过虚线来表示。每一处理器1310、1315可包括本文中描述的处理核中的一个或多个，并且可以是处理器1200的某一版本。
存储器1340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1320经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1395来与(多个)处理器1310、1315进行通信。
在一个实施例中，协处理器1345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1320可以包括集成图形加速器。
在物理资源1310、1315之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1310将这些协处理器指令识别为具有应当由附连的协处理器1345执行的类型。因此，处理器1310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1345。(多个)协处理器1345接受并执行所接收的协处理器指令。
现在参见图14，所示出的是根据本发明的实施例的第一更具体的示例性系统1400的框图。如图14中所示，多处理器系统1400是点对点互连系统，并且包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。处理器1470和1480中的每一个都可以是处理器1200的某一版本。在本发明的一个实施例中，处理器1470和1480分别是处理器1410和1315，而协处理器1438是协处理器1345。在另一实施例中，处理器1470和1480分别是处理器1310和协处理器1345。
处理器1470和1480示出为分别包括集成存储器控制器(IMC)单元1472和1482。处理器1470还包括作为其总线控制器单元的一部分的点对点(P-P)接口1476和1478；类似地，第二处理器1480包括P-P接口1486和1488。处理器1470、1480可以经由使用点对点(P-P)接口电路1478、1488的P-P接口1450来交换信息。如图14中所示，IMC 1472和1482将处理器耦合到相应的存储器，即存储器1432和存储器1434，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1470、1480可各自经由使用点对点接口电路1476、1494、1486、1498的各个P-P接口1452、1454来与芯片组1490交换信息。芯片组1490可以任选地经由高性能接口1439来与协处理器1438交换信息。在一个实施例中，协处理器1438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1490可以经由接口1496耦合到第一总线1416。在一个实施例中，第一总线1416可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图14中所示，各种I/O设备1414可连同总线桥1418一起耦合到第一总线1416，该总线桥1418将第一总线1416耦合到第二总线1420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1415耦合到第一总线1416。在一个实施例中，第二总线1420可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1420，这些设备包括例如键盘和/或鼠标1422、通信设备1427以及存储单元1428，该存储单元1428诸如可包括指令/代码和数据1430的盘驱动器或者其他大容量存储设备。此外，音频I/O 1424可以被耦合到第二总线1420。注意，其他架构是可能的。例如，代替图14的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图15，示出的是根据本发明的实施例的第二更具体的示例性系统1500的框图。图14和15中的类似元件使用类似的附图标记，并且从图15中省略了图14的某些方面以避免混淆图15的其他方面。
图15展示处理器1470、1480可分别包括集成存储器和I/O控制逻辑(“CL”)1472和1482。因此，CL 1472、1482包括集成存储器控制器单元，并包括I/O控制逻辑。图15展示不仅存储器1432、1434耦合到CL1472、1482，而且I/O设备1514也耦合到控制逻辑1472、1482。传统I/O设备1515被耦合到芯片组1490。
现在参考图16，示出的是根据本发明的实施例的SoC 1600的框图。图12中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图16中，(多个)互连单元1602被耦合到：应用处理器1610，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1206；系统代理单元1210；(多个)总线控制器单元1216；(多个)集成存储器控制器单元1214；一个或多个协处理器的集合1620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1630；直接存储器访问(DMA)单元1632；以及用于耦合到一个或多个外部显示器的显示单元1640。在一个实施例中，(多个)协处理器1620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图14中展示的代码1430)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所展示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图17示出可使用x86编译器1704来编译高级语言1702形式的程序，以生成可由具有至少一个x86指令集核的处理器1716原生执行的x86二进制代码1706。具有至少一个x86指令集核的处理器1716表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1704表示可操作用于生成x86二进制代码1706(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1716上执行。类似地，图17示出可以使用替代的指令集编译器1708来编译高级语言1702形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1714(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1710。指令转换器1712用于将x86二进制代码1706转换成可以由不具有x86指令集核的处理器1714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1706的软件、固件、硬件或其组合。

Claims (17)

1.一种装置，包括：
用于复制标量算术指令的输入源的电路，其中，所述标量算术指令的操作码用于指示对使用单指令多数据SIMD硬件的使用；
算术逻辑单元ALU电路，用于使用所述SIMD硬件、利用经复制的输入源来执行所述标量算术指令，以产生紧缩数据结果；以及
比较电路，与所述ALU电路耦合，所述比较电路用于：评估所述紧缩数据结果，并且将单个数据结果输出到所述标量算术指令的目的地中，其中，所述单个数据结果用于被存储为标量、被存储在紧缩数据目的地寄存器的最低有效数据元素中。
2.如权利要求1所述的装置，其中，所述输入源是标量。
3.如权利要求1所述的装置，其中，所述比较电路用于对多数结果进行表决以用于输出。
4.如权利要求3所述的装置，其中，所述比较电路用于输出指示所述表决的赞成或反对的信号。
5.如权利要求1所述的装置，其中，所述比较电路用于输出何时存在错误的指示。
6.一种方法，包括：
对标量算术指令进行解码；
复制经解码的标量算术指令的源数据；
使用经复制的数据来执行所述经解码的标量算术指令以产生紧缩数据结果；以及
从所述紧缩数据结果存储单个数据结果，
其中，所述单个数据结果用于被存储为标量、被存储在紧缩数据目的地寄存器的最低有效数据元素中。
7.如权利要求6所述的方法，其中，所述指令是标量指令，所述方法进一步包括：
将所述经解码的指令映射为单指令多数据SIMD指令。
8.如权利要求6所述的方法，其中，所述指令是单指令多数据SIMD指令。
9. 如权利要求6所述的方法，进一步包括：
确定存在错误；以及
输出指示所述错误的信号。
10. 如权利要求6所述的方法，进一步包括：
确定所述紧缩数据结果是能容忍的；以及
输出指示所述紧缩数据结果之间的赞成的信号。
11. 如权利要求6所述的方法，进一步包括：
确定所述紧缩数据结果不是能容忍的；以及
输出指示所述紧缩数据结果之间的反对的信号。
12.如权利要求6所述的方法，其中，复制所述经解码的指令的源数据包括：将所述源数据重复到至少一个紧缩数据寄存器中。
13.如权利要求6所述的方法，其中，复制所述经解码的指令的源数据包括：将所述源数据路由到执行硬件。
14.一种设备，包括：
用于复制标量算术指令的输入源的装置，其中，所述标量算术指令的操作码用于指示对使用对单指令多数据SIMD硬件的使用；
算术逻辑单元ALU装置，用于使用所述SIMD硬件、利用经复制的输入源来执行所述标量算术指令，以产生紧缩数据结果；以及
比较装置，与所述ALU装置耦合，所述比较装置用于：评估所述紧缩数据结果，并且将单个数据结果输出到所述标量算术指令的目的地中，其中，所述单个数据结果用于被存储为标量、被存储在紧缩数据目的地寄存器的最低有效数据元素中。
15.如权利要求14所述的设备，其中，所述输入源是标量。
16.如权利要求14所述的设备，其中，所述比较装置用于对多数结果进行表决以用于输出。
17.如权利要求16所述的设备，其中，所述比较装置用于输出指示所述表决的赞成或反对的信号。
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