DE69635867T2 - Herstellungsverfahren für halbleiteranordnung - Google Patents

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zum selektiven Ätzen beim Herstellen von Halbleitereinheiten und ein Verfahren zur Herstellung bipolarer Transistoren, während man das selektive Ätzverfahren anwendet.
  • Beschreibung des Standes der Technik
  • Beim Entwurf und der Herstellung integrierter Schaltkreise geht der Trend zu immer kleineren Einzelkomponenten mit immer höherer Leistungsfähigkeit. Zum Beispiel werden die Abmessungen bipolarer Transistoren sowohl horizontal als auch vertikal immer kleiner, um die Packungsdichten und die Transistorgeschwindigkeiten zu vergrößern. Die Präzision der Herstellung ist damit immer wichtiger geworden, sowohl bezüglich der einzelnen Verfahrensschritte als auch bezüglich der Ausrichtung zwischen verschiedenen Schichten.
  • Es wird derzeit bei der Herstellung bipolarer Hochfrequenztransistoren eine Technik angewendet, die eine selbstregistrierende Basis-Emitter-Struktur verwendet (T. H. Ning u.a., „Self-Aligned npn Bipolar Transistors", IEDM Techn. Dig., S. 823–824, 1980), welche ermöglicht, dass die Transistorzelle kleiner gemacht wird, während man eine verringerte Basis-Kollektor-Kapazität und einen verringerten Basiswiderstand erhält, wenn die intrinsische Basis mit der extrinsischen Basis in der nächsten Nachbarschaft des Emitters verbunden wird. Auf dem Fachgebiet sind verschiedene Varianten dieser Methode bekannt.
  • US-Patentschrift 5,266,504 beschreibt ein Verfahren zur Herstellung eines selbstregistrierenden bipolaren Transis tors, bei welchem man die Basis epitaktisch anwachsen lässt und der Emitter durch das Aufbringen einer amorphen Siliziumschicht, gefolgt von einer polykristallinen Siliziumschicht, gebildet wird, wonach die Struktur mit dem Muster versehen und geätzt wird. Die amorphe Siliziumschicht wird dann durch SPE (Festphasen-Epitaxie, Solid Phase Epitaxy) umkristallisiert. Dieses Verfahren kann eine dünne Basis und eine scharfe und gut kontrollierte Emitter-Basis-Verbindung liefern.
  • US-4,988,632 lehrt das Aufbringen einer polykristallinen Siliziumschicht oder einer amorphen Siliziumschicht auf einem Substrat und das Dotieren der Schicht. Eine Schicht LTO (Niedrigtemperatur-Oxid, Low Temperature Oxide) oder irgendeines anderen Nichtleiters wird auf die Siliziumschicht aufgebracht, wonach die Struktur mit dem Muster versehen und geätzt wird, um eine Basiselektrode und eine Emitteröffnung bereitzustellen. US-5,213,989 lehrt ein Verfahren des Aufbringens einer polykristallinen Siliziumschicht, einer amorphen Siliziumschicht oder irgendeiner ähnlichen Schicht auf Siliziumbasis auf einem Substrat und des Dotierens der Schicht, wonach eine Nichtleiterschicht, vorzugsweise ein Oxid auf TEOS-Basis (Tetraethylorthosilicat-Basis), über der Siliziumschicht aufgebracht wird. Die Struktur wird in bekannter Weise mit dem Muster versehen und geätzt. Es geht aus US-4,988,632 und US-5,213,989 nicht hervor, dass die Siliziumschichten amorph sein sollen, wenn die Emitteröffnungen herausgeätzt werden.
  • Jene Probleme, die auftreten, wenn man eine polykristalline Siliziumschicht von einem Siliziumsubstrat selektiv wegätzt, beinhalten Schwierigkeiten beim Beenden des Ätzprozesses, so dass die polykristalline Siliziumschicht voll ständig entfernt wird, ohne zu tief in das Substrat einzudringen. Die polykristalline Siliziumschicht wird auch mit verschiedenen Geschwindigkeiten entlang verschiedener Kristallrichtungen und bei verschiedenen Korngrenzen geätzt, was zu Ätzrückständen, sogenannten Pillars, oder Unregelmäßigkeiten in der geätzten Oberfläche, sogenannten Facetten, führt, und zu stumpfen oder unscharfen Kanten in den geätzten Öffnungen. Wenn die polykristalline Schicht durch Ionenimplantation dotiert werden soll, besteht das Risiko der Kanalisierung des Dotierstoffes in Korngrenzen oder entlang der Kristallrichtungen, was bedeutet, dass der Dotierungsgrad nicht kontrolliert werden kann. Insbesondere, wenn man bei der Herstellung bipolarer Transistoren, welche eine selbstregistrierende Basis-Emitter-Struktur aufweisen, die Emitteröffnung herausätzt, ist es von größter Wichtigkeit, dass die besagten Probleme überwunden werden, denn wenn das Substrat zu tief geätzt wird, dann besteht das Risiko, zwischen der intrinsischen Basis und der extrinsischen Basis einen unnötig hohen Reihenwiderstand oder überhaupt keinen elektrischen Kontakt zu erhalten. Wenn man dotiert, um einen vorgegebenen Dotierungstyp zu erhalten, n oder p, um den Emitter zu bilden, dann besteht auch das Risiko, sogenannte Pipes zu bilden, also Kanäle des besagten Dotierungstyps quer durch die intrinsische Basis, was zu einem Leck des Emitters führt. Diese Pipes werden im Allgemeinen als Ergebnis von Ätzrückständen, sogenannten Pillars, gebildet.
  • Kurzdarstellung der Erfindung
  • Die Aufgabe der vorliegenden Erfindung ist es, die vorstehend erwähnten Probleme zu lösen und somit Halbleiterbauelemente herzustellen, insbesondere bipolare Transistoren, die eine höhere Qualität und/oder höhere Leistung und/oder kleinere Größe aufweisen als jene Halbleiterbauelemente, die durch die bislang bekannten Verfahren hergestellt werden.
  • Zu diesem Zweck beinhaltet das erfindungsgemäße Verfahren das Ätzen von amorphem Silizium. Einem solchen Silizium fehlen die Kristallstrukturen. Die Verwendung von amorphem Silizium beseitigt daher viele der Probleme und Nachteile, denen man begegnet, wenn man polykristallines Silizium ätzt.
  • Das erfinderische Verfahren beinhaltet das Aufbringen einer amorphen Siliziumschicht auf einem kristallinen Siliziumsubstrat. Erfindungsgemäß wird auf der amorphen Siliziumschicht eine Nichtleiter-Schutzschicht aufgebracht, ohne eine Kristallisierung der amorphen Schicht zu verursachen. Die Nichtleiterschicht wird durch eines der folgenden Verfahren aufgebracht: PECVD (Plasmaunterstützte Chemische Aufdampfung, Plasma Enhanced Chemical Vapor Deposition), SACVD (Subatmosphärische Chemische Aufdampfung, Sub Atmospheric Chemical Vapor Deposition), MBE (Molekularstrahl-Epitaxie, Molecular Beam Epitaxy) oder mit Hilfe einer Aufschleudertechnik. Die Nichtleiterschicht besteht vorzugsweise aus PETEOS (Plasmaunterstütztes Tetraethylorthosilicat, Plasma Enhanced Tetra Ethyl Ortho Silicate). Die resultierende Struktur wird mit dem Muster versehen, und die Nichtleiterschicht und die amorphe Siliziumschicht werden innerhalb eines vorbestimmten Bereichs geätzt, zum Beispiel trockengeätzt.
  • Das erfinderische Ätzverfahren liefert Strukturen, welche scharf definierte Kanten und glatt hervorgehobene geätzte Oberflächen aufweisen, ohne die Neigung zu Pillar- oder Facettenbildung. Es wird auch eine gute Ätzselektivität zwischen amorphem und kristallinem Silizium erzielt. Dies führt zu Halbleiterbauelementen mit verbesserter Leistungsfähigkeit im Verhältnis zu früheren Halbleiterbauelementen. Insbesondere, wenn ein bipolarer Transistor mit einer selbstregistrierenden Basis-Emitter-Struktur hergestellt wird, kann das vorstehend erwähnte Ätzverfahren angewendet werden, wenn man die Emitteröffnung in einer Weise wegätzt, die ermöglicht, dass Halbleitereinheiten mit sehr kleinen Abmessungen (Längenmaßstäbe im Sub-Mikrometer-Bereich) erzeugt werden. Die Vorteile, die durch das vorliegende Verfahren erzielt werden, sind z.B. eine gute Ätzselektivität, wenn amorphes Silizium auf kristallinem Silizium geätzt wird, d.h. eine gute Kontrolle der Abmessungen der geätzten Öffnung, und die Vermeidung des Risikos der Kanalisierung des Dotierstoffes im Fall von Ionenimplantationsprozessen.
  • Kurze Beschreibung der Zeichnungen
  • Die Erfindung wird nun detaillierter beschrieben mit Bezug auf die begleitenden Zeichnungen, in welchen 1 bis 2 Querschnittsansichten sind, welche zwei Schritte des erfinderischen Verfahrens veranschaulichen, wenn eine Siliziumschicht auf einer Siliziumoberfläche geätzt wird, und 3 bis 6 Querschnittsansichten sind, welche vier Schritte des erfinderischen Verfahrens bei der Herstellung eines bipolaren Transistors mit einer selbstregistrierenden Basis-Emitter-Struktur, welche von der in 2 veranschaulichten Struktur abweicht, veranschaulichen.
  • Beschreibung der bevorzugten Ausführungsformen
  • In 1 ist ein Siliziumsubstrat dargestellt, wobei das Silizium monokristallines, polykristallines oder mikrokristallines Silizium sein kann, welches aber vorzugsweise monokristallines Silizium ist. Wie in der Darstellung in 1 kann das Substrat verschiedene definierte aktive Bereiche 2 bis 5 aufweisen, welche unten detaillierter beschrieben werden, obwohl das Substrat auch homogen sein kann. Jedes Oberflächenoxid, welches auf dem Substrat 1 vorliegt, wobei das Oberflächenoxid möglicherweise eine Dicke von einigen Nanometern aufweisen kann, kann bequem durch Eintauchen des Substrates in ein HF-Bad oder in HF-Dampf entfernt werden. Erfindungsgemäß wird auf dem Substrat 1 eine Schicht 6 aus amorphem Silizium, sogenanntem α-Si, zu einer Dicke von einigen hundert Nanometern aufgebracht, vorzugsweise mit Hilfe der CVD-Technik (Chemische Aufdampfung, Chemical Vapor Deposition) bei 550°C bis 560°C. Das amorphe Silizium kann alternativ bei einer anderen Temperatur und/oder mit Hilfe irgendeiner anderen Technik wie PECVD oder Aufstäuben aufgebracht werden. Erfindungsgemäß wird auf der amorphen Siliziumschicht 6 eine Nichtleiter-Schutzschicht 7 aufgebracht, ohne eine Kristallisierung der amorphen Schicht 6 zu verursachen. Dies wird sichergestellt, wenn die Nichtleiterschicht 7 bei einer Temperatur unterhalb etwa 500°C und über eine verhältnismäßig kurze Zeitperiode aufgebracht wird. In dieser Hinsicht wird die sogenannte Einzel-Wafer-Technik angewendet, d.h. eine Technik, bei welcher ein Wafer zur Zeit bearbeitet wird, was zu kürzeren Abscheidungszeiten führt. Solche Techniken sind PECVD, SACVD, MBE und die Aufschleudertechnik. Die Nichtleiterschicht 7 kann zum Beispiel aus einem Nitrid oder einem Oxid bestehen, obschon sie vorzugsweise ein Silicat umfassen wird. Das verwendete Silicat wird bequem erweise PETEOS sein, also TEOS (Tetraethylorthosilicat), welches über PECVD aufgebracht ist. Dies führt zu einer Schicht hoher Qualität mit einer geringen Partikeldichte und Porosität und bietet auch eine gute Kontrolle über die Schichtdicke. Die Schicht 7 soll zu einer Dicke in der Größenordnung einiger hundert Nanometer aufgebracht werden. Die bevorzugte Abscheidungstemperatur liegt zwischen 250°C und 400°C. Obwohl nicht dargestellt, können eine oder mehrere zusätzliche Nichtleiterschichten auf der Struktur aufgebracht werden.
  • Die Struktur, in 1 mit der Bezugsziffer 8 bezeichnet, wird dann mit Hilfe eines herkömmlichen photolithographischen Verfahrens mit dem Muster versehen und geätzt, wobei beim Ätzschritt die zusätzliche Nichtleiterschicht (nicht dargestellt), wenn vorhanden, die Nichtleiterschicht 7 und die amorphe Siliziumschicht 6, welche übereinander gelagert sind, innerhalb eines vorbestimmten Bereichs oder einer Fläche 9 entfernt werden. Somit wird die Oberseite des Substrates 1 innerhalb des Bereichs 9 freigelegt. Die Nichtleiterschicht 7 kann mit Hilfe eines anisotropen Trockenätzverfahrens geätzt werden, zum Beispiel mit Hilfe von CH3F/O2-Plasma oder C2F6-Plasma. Gemäß der vorliegenden Erfindung wird die amorphe Siliziumschicht 6 vorzugsweise in einem Trockenätzverfahren geätzt, welches anisotrop sein kann, z.B. mit einem HBr- und/oder Cl2-Plasma.
  • Das amorphe Silizium, welchem makroskopische Kristallstrukturen fehlen, ist reich an Fehlstellen und weist daher eine größere freie Energie als polykristallines und monokristallines Silizium auf. Es ist daher möglich, eine Ätzselektivität zwischen amorphem Silizium und polykristallinem oder monokristallinem Silizium zu erreichen. Die größte Selekti vität wird mit monokristallinem Silizium erzielt. In diesem Fall ist es möglich zu überätzen, derart, dass man das gesamte amorphe Silizium positiv wegätzt, ohne zu tief in das Substrat einzudringen. Wenn man amorphes Silizium ätzt, dann tritt kein unerwünschtes Ätzen entlang Korngrenzen oder Kristallflächen auf, was damit zu glatten geätzten Oberflächen führt. wenn man in das darunter liegende monokristalline Silizium überätzt, erhält man eine glatte Oberfläche ohne Repliken oder Facetten der Kornstruktur, eine sogenannte Reproduktion von Facetten-Kristallkörnern oder Rest-Kristallkörnern, sogenannten Pillars, wie es möglicherweise der Fall wäre, wenn man polykristallines oder monokristallines Silizium ätzt. Des Weiteren wird eine Öffnung, die aus amorphem Silizium herausgeätzt ist, schärfere Kanten und glattere Seitenwände aufweisen als eine entsprechende Öffnung, die aus polykristallinem Silizium herausgeätzt ist. Es ist sehr wichtig, eine gute CD-Kontrolle zu erhalten, also eine Kontrolle über die Abmessungen der geätzten Öffnung, insbesondere wenn Halbleitereinheiten im Sub-μm-Bereich hergestellt werden, wobei eine solche Kontrolle erreicht wird, wenn man in amorphem Silizium ätzt.
  • Die amorphe Siliziumschicht 6 kann wahlweise dotiert werden, bevor die Nichtleiter-Schutzschicht 7 aufgebracht wird, wobei die Dotierung bequemerweise durch Ionenimplantation bewirkt wird. Durch Ionenimplantation in amorphem Silizium wird eine Kanalisierung des Dotierstoffes in Korngrenzen und Kristallrichtungen vermieden, wobei eine solche Kanalisierung normalerweise auftritt, wenn man in kristallinem Silizium ionenimplantiert. Wenn die Schicht 6 „p+"-dotiert wird, dann wird das Gas BF3 verwendet, welches ionisiert und beschleunigt wird, wobei man die gewünschten Ionen aussondert und in das Silizium eindringen lässt. Das verwendete Gas ist vorzugsweise BF2 +, weil dieses Ion in großen Mengen beim Ionisierungsprozess erzeugt wird und Bor in einem möglichen späteren Wärmebehandlungsverfahren in eine flachere Tiefe in dem Substrat diffundieren wird. Der Einbau von Fluor in die amorphe Siliziumschicht 6 kann auch dazu beitragen, zu ermöglichen, dass die natürliche Oxidgrenzschicht zwischen der amorphen Siliziumschicht 6 und dem darunter liegenden Substrat 1 in einem möglichen späteren Wärmebehandlungsverfahren leichter aufgebrochen wird.
  • Eines der vorstehend beschriebenen Verfahren kann bei der Herstellung von Dioden, Metallhalbleitereinheiten, Transistoren oder anderen Arten von Halbleiterbauelementen, welche mindestens einen Schritt des Ätzens von Silizium auf Silizium beinhaltet, bequem angewendet werden.
  • Gemäß der vorliegenden Erfindung werden die vorstehend beschriebenen Verfahrensschritte zum Beispiel als ein Unterverfahren bei der Herstellung eines bipolaren Transistors des Typs npn mit einer selbstregistrierenden Basis-Emitter-Struktur angewendet.
  • Das Verfahren zur Herstellung eines bipolaren Transistors weicht von der Struktur ab, die in 2 veranschaulicht ist und definierte aktive Bereiche 2 aufweist, also von unten gesehen einen p-dotierten Bereich 2, eine n+-dotierte Schicht 3 für eine Kollektorelektrode und, der Oberfläche am nächsten, eine n-dotierte Schicht 4, welche von einem elektrisch isolierenden Bereich 5 umgeben ist.
  • Das Fenster 9, das in 2 dargestellt ist, wird eine Emitteröffnung bilden, während die amorphe Siliziumschicht 6 eine extrinsische Basis bilden wird.
  • Wie in 3 dargestellt, lässt man dann auf der Struktur, die in 2 dargestellt ist, eine dünne thermische Oxidschicht 10 mit einer Dicke von ein oder mehreren zehn Nanometern (3) bei einer Temperatur anwachsen, die bewirkt, dass die amorphe Siliziumschicht 6 kristallisiert. Diese nun kristalline Siliziumschicht ist in 3 mit dem Bezugszeichen 6' versehen. Ein diesbezüglich geeigneter Temperaturbereich ist 700°C bis 1150°C. Parallel dazu werden die Dotierstoffe von der dotierten kristallinen Siliziumschicht 6' in das Substrat 1 getrieben, um eine dotierte Fläche oder einen Bereich 11 zu bilden. Durch Ionenimplantation von z.B. BF2 + in das Substrat 1 durch das Medium der dünnen Oxidschicht 10 hindurch wird eine p-dotierte intrinsische Basis 12 gebildet. Der p+-Bereich 11 ermöglicht, dass man einen elektrischen Kontakt zwischen der intrinsischen Basis 12 und der extrinsischen Basis 6' erhält.
  • Eine Schicht 13 eines elektrisch isolierenden Materials wird dann einheitlich über die Struktur gemäß 3 aufgebracht. Die Schicht 13 weist vorzugsweise eine Dicke von einigen hundert Nanometern auf und besteht vorzugsweise aus Nitrid, zum Beispiel Siliziumnitrid Si3N4, und wird mit Hilfe der LPCVD-Technik (Chemische Aufdampfung mit niedrigem Druck, Low Pressure Chemical Vapor Deposition) aufgebracht. Die resultierende Struktur ist in 4 dargestellt.
  • Die Nitridschicht 13 wird mit einem Plasma-Ätzverfahren anisotrop erneut geätzt, bis eine dünne Oxidschicht (nicht dargestellt) oben auf dem Substrat 1 in der Emitteröffnung 9 verbleibt. Eine Nitridkette oder ein sogenannter Nitrid-Platzhalter 13' verbleibt entlang den Seitenwänden der Emitteröffnung 9. Diese Oxidschicht (nicht dargestellt) wird dann durch ein selektives Plasma-Ätzverfahren oder ein Nassätzverfahren entfernt, wodurch die Substratoberfläche 14 in der Emitteröffnung 9 freigelegt wird. Die resultierende Struktur ist in 5 dargestellt. Diese Struktur wird dann wahlweise in ein HF-Bad oder in HF-Dampf eingetaucht, um das Oberflächenoxid zu entfernen, wonach eine Emitterschicht (nicht dargestellt) aus polykristallinem oder amorphem Silizium auf der in 5 dargestellten Struktur aufgebracht wird. Die Emitterschicht wird vorzugsweise zu einer Dicke von einigen hundert Nanometern aufgebracht und ist durch Implantieren von, zum Beispiel, Arsen n+-dotiert. Die Struktur wird dann wärmebehandelt, wobei der Dotierstoff (Arsen) in das Substrat 1 getrieben wird und einen n+-dotierten Bereich 16 bildet. Während des Wärmebehandlungsverfahrens diffundiert Bor in das Substrat hinunter, wodurch die intrinsische Basis und der p+-dotierte Bereich tiefer werden, wie aus den Bereichen in 6, die mit den Bezugszeichen 12' und 11' versehen sind, ersichtlich ist. Eine sehr flache Emitter(n+)-Basis(p)-Verbindung kann dadurch erhalten werden, dass man die Verfahrensschritte mit Präzision ausführt und die Schritte sorgfältig steuert. Die Emitterschicht (nicht dargestellt) wird lithographisch mit dem Muster versehen und in herkömmlicher Weise Plasma-geätzt, um in der Emitteröffnung 9 einen Emitter 15 zu definieren, wie in 6 dargestellt.
  • Alternativ kann man den Emitter 15 epitaktisch anwachsen lassen und zur selben Zeit, in der man ihn anwachsen lässt, dotieren. Es ist kein Bemustern oder Ätzen des Emitters erforderlich, wenn man selektive Epitaxie anwendet. Der Abstandhalter 13' isoliert in beiden dieser Fälle die extrinsische Basis 6' elektrisch vom Emitter 15.
  • Eine weitere Oxidschicht wird dann wahlweise auf der in 6 dargestellten Struktur aufgebracht, wonach die Struktur mit dem Muster versehen und geätzt wird, um Kontaktlöcher zu bilden.
  • Man wird erkennen, dass das vorstehend beschriebene Verfahren auch bei der Herstellung von pnp-Transistoren angewendet werden kann, nach Austausch der Dotiermittel. Hierbei werden die amorphe Siliziumschicht 6 und die intrinsische Basis 12 vorzugsweise mit PH3 oder AsH3 dotiert, während der Kollektor 3, 4 und der Emitter 15, 16 mit BF3 dotiert werden.
  • Die Vorteile, die durch ein Verfahren der vorstehend beschriebenen Art erzielt werden, sind z.B. eine größere Präzision bei der Herstellung, die Möglichkeit, die Abmessungen zu verringern, also eine geringere Basis-Kollektor-Kapazität und ein geringerer Basiswiderstand, und die Vermeidung des Risikos eines schlechten oder gar keinen elektrischen Kontaktes zwischen der intrinsischen und der extrinsischen Basis kraft der Tatsache, dass es nicht notwendig ist, die Emitteröffnung in einem starken Überätzungsverfahren herauszuätzen.
  • Man wird erkennen, dass die vorstehend beschriebenen Ausführungsformen des erfinderischen Verfahrens auch mit anderen Halbleitermaterialien als Silizium durchgeführt werden können. Zum Beispiel kann eine amorphe Germaniumschicht aus einer kristallinen Schicht desselben Materials, also Germanium, herausgeätzt werden, wobei man die vorstehend beschriebenen Vorteile beibehält.

Claims (9)

  1. Verfahren zum selektiven Ätzen bei der Herstellung einer Halbleitereinheit, welches die folgenden Schritte umfasst: – Aufbringen einer amorphen Schicht (6) eines Halbleitermaterials direkt auf einem kristallinen Substrat (1) desselben Halbleitermaterials; – Aufbringen mindestens einer Nichtleiterschicht (7) mit Hilfe entweder einer PECVD-, SACVD-, MBE-Technik oder einer Aufschleudertechnik auf die amorphe Schicht (6), ohne die Kristallisation der amorphen Schicht (6) zu verursachen; – Strukturieren und Ätzen der resultierenden Struktur (8) mit Hilfe eines photolithographischen Verfahrens, um die dielektrische Schicht (7) und die amorphe Halbleiterschicht (6) innerhalb einer vorbestimmten Fläche oder eines Bereiches (9) zu entfernen.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Schicht (7) aus PETEOS gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die amorphe Schicht (6) auf dem Substrat (1) mit Hilfe einer CVD-Technik aufgebracht wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die dielektrische Schicht (7) bei einer Temperatur zwischen 250°C und 400°C aufgebracht wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass Silizium als Halbleitermaterial verwendet wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Halbleitereinheit ein bipolarer Transistor mit einer selbstregistrierenden Basis-Emitter-Struktur ist, und dass das Substrat (1) einen oberen Bereich (3 bis 4) eines ersten Leitfähigkeitstyps aufweist, wobei das Verfahren die folgenden Schritte umfasst: – Dotieren der amorphen Siliziumschicht (6) mit einem Dotierstoff des zweiten Leitfähigkeitstyps; – Durchführen des Ätzschrittes, um eine Emitteröffnung (9) zu bilden; – Wachsen eines thermischen Oxides (10) auf der resultierenden Struktur, wobei die amorphe Siliziumschicht (6) in eine polykristalline Siliziumschicht (6') umgewandelt wird; – Bilden einer intrinsischen Basis (12) desselben Leitfähigkeitstyps wie die polykristalline Schicht (6') durch Dotieren durch das thermische Oxid (10) hindurch; – Aufbringen einer Schicht (13) eines elektrisch isolierenden Materials auf der resultierenden Struktur, und danach anisotropes Ätzen der Struktur, bis entlang der Seitenwände der Emitteröffnung (9) ein Abstandhalter (13') des elektrisch isolierenden Materials verbleibt und auf dem Substrat in der Emitteröffnung (9) eine dünne Oxidschicht verbleibt; – Entfernen der dünnen Oxidschicht; – Bilden eines Emitterkontaktes (15) in der Emitteröffnung (9) und Dotieren des Emitterkontaktes zu dem ersten Leitfähigkeitstyp; und – Wärmebehandeln der Struktur, um durch Herausdiffundieren der Dotierstoffe aus dem Emitterkontakt (15) in dem Substrat eine Emitter-Basis-Verbindung (16, 12') zu bilden.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Emitterkontakt (15) gebildet wird durch Aufbringen einer Schicht polykristallinen Siliziums und durch Dotieren der Schicht zu dem ersten Leitfähigkeitstyp und durch das folgende lithographische Strukturieren der dotierten Schicht und Plasma-Ätzen der Schicht.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die amorphe Siliziumschicht (6) durch BF3-Ionenimplantation dotiert wird.
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der Abstandhalter (13') aus einem elektrisch isolierenden Nitridmaterial (13) gebildet wird, und dass die Schicht mit Hilfe einer LPCVD-Technik zu einer Dicke von einigen hundert Nanometern aufgebracht wird.
DE69635867T 1995-11-20 1996-11-20 Herstellungsverfahren für halbleiteranordnung Expired - Lifetime DE69635867T2 (de)

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SE9504150 1995-11-20
PCT/SE1996/001511 WO1997019465A1 (en) 1995-11-20 1996-11-20 Method in the manufacturing of a semiconductor device

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