DE69526618T2 - Verfahren und Schaltungsanordnung zum Vergleichen der Summe zweier Zahlen mit einer dritten Zahl - Google Patents

Verfahren und Schaltungsanordnung zum Vergleichen der Summe zweier Zahlen mit einer dritten Zahl

Info

Publication number
DE69526618T2
DE69526618T2 DE69526618T DE69526618T DE69526618T2 DE 69526618 T2 DE69526618 T2 DE 69526618T2 DE 69526618 T DE69526618 T DE 69526618T DE 69526618 T DE69526618 T DE 69526618T DE 69526618 T2 DE69526618 T2 DE 69526618T2
Authority
DE
Germany
Prior art keywords
cinr
value
equal
xor
values
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69526618T
Other languages
German (de)
English (en)
Other versions
DE69526618D1 (de
Inventor
Richard Simpson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Ltd
Texas Instruments Inc
Original Assignee
Texas Instruments Ltd
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Ltd, Texas Instruments Inc filed Critical Texas Instruments Ltd
Publication of DE69526618D1 publication Critical patent/DE69526618D1/de
Application granted granted Critical
Publication of DE69526618T2 publication Critical patent/DE69526618T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Detection And Correction Of Errors (AREA)
DE69526618T 1994-09-29 1995-09-28 Verfahren und Schaltungsanordnung zum Vergleichen der Summe zweier Zahlen mit einer dritten Zahl Expired - Lifetime DE69526618T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB9419614A GB2293665A (en) 1994-09-29 1994-09-29 A look-ahead scheme.

Publications (2)

Publication Number Publication Date
DE69526618D1 DE69526618D1 (de) 2002-06-13
DE69526618T2 true DE69526618T2 (de) 2002-10-31

Family

ID=10762062

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69526618T Expired - Lifetime DE69526618T2 (de) 1994-09-29 1995-09-28 Verfahren und Schaltungsanordnung zum Vergleichen der Summe zweier Zahlen mit einer dritten Zahl

Country Status (5)

Country Link
US (1) US5739745A (enExample)
EP (1) EP0704793B1 (enExample)
JP (1) JP3696669B2 (enExample)
DE (1) DE69526618T2 (enExample)
GB (1) GB2293665A (enExample)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305679B1 (ko) * 1999-02-24 2001-09-26 윤종용 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE191452C (enExample) *
NL297219A (enExample) * 1962-08-29 1900-01-01
DE3663314D1 (en) * 1985-02-11 1989-06-15 Siemens Ag Method and circuit for monitoring the sum or difference of two quantities by comparison with a third quantity in a binary representation
US4737926A (en) * 1986-01-21 1988-04-12 Intel Corporation Optimally partitioned regenerative carry lookahead adder
US4924422A (en) * 1988-02-17 1990-05-08 International Business Machines Corporation Method and apparatus for modified carry-save determination of arithmetic/logic zero results
US4935719A (en) * 1989-03-31 1990-06-19 Sgs-Thomson Microelectronics, Inc. Comparator circuitry
US5528181A (en) * 1994-11-02 1996-06-18 Advanced Micro Devices, Inc. Hazard-free divider circuit

Also Published As

Publication number Publication date
EP0704793B1 (en) 2002-05-08
GB9419614D0 (en) 1994-11-16
JP3696669B2 (ja) 2005-09-21
US5739745A (en) 1998-04-14
EP0704793A2 (en) 1996-04-03
JPH08185310A (ja) 1996-07-16
EP0704793A3 (enExample) 1996-05-01
GB2293665A (en) 1996-04-03
DE69526618D1 (de) 2002-06-13

Similar Documents

Publication Publication Date Title
DE68926330T2 (de) Antizipator für die Anzahl vorhergehender Nullen/Einsen
DE3486211T2 (de) Kodebestimmung mit einem auf Halbaddierer basierten Operandenvergleicher.
DE2934971C2 (de) Nach dem Fließbandprinzip arbeitender Zentralprozessor
DE3587383T2 (de) Integrierte Schaltung für Grenzwertprüfung.
DE2900324A1 (de) Mikroprogrammierbare arithmetische fliesskommaeinheit
DE3886194T2 (de) Vorrichtung und verfahren zum verwenden einer einzelübertragskette für führende "eins"-detektierung und für "sticky" bit-berechnung.
DE68920560T2 (de) Restprüfungsvorrichtung zur Fehlerkennung in Additions-, Substraktions-, Multiplikations-, Divisions- und Quadratwurzel-Operationen.
DE60216210T2 (de) Binärer Grösse-Vergleicher
DE3701599C2 (enExample)
DE3700323C2 (enExample)
DE69329707T2 (de) Subtraktionsverfahren und -Anordnung in oder in Beziehung zu Signalbearbeitungstechniken
DE3852576T2 (de) Einrichtung und Verfahren für eine erweiterte Arithmetik-Logik-Einheit zur Beschleunigung der ausgewählten Operationen.
DE3689356T2 (de) Verfahren und Schaltung zum Generieren von binären Signalen und modifizierter Bitfolge.
DE69808362T2 (de) Multiplizierverfahren und Multiplizierschaltung
DE69230520T2 (de) Verfahren und Anordung zur Erzeugung von Summeinformation-/Rundungskontrolle-Signal
DE3440680C2 (enExample)
DE69526618T2 (de) Verfahren und Schaltungsanordnung zum Vergleichen der Summe zweier Zahlen mit einer dritten Zahl
DE3851792T2 (de) Gerät und Verfahren zur Beschleunigung von Additions- und Subtraktionsoperationen auf Gleitkommazahlen durch Beschleunigung des effektiven Subtraktionsverfahrens.
DE69225352T2 (de) Bitdatenverschiebungsbetragsdetektor
DE68922341T2 (de) Anordnung zur Erleichterung des Testens einer logischen Schaltung.
DE69225638T2 (de) Abrundungsschaltung in einem Gleitkommamultiplizierer
DE3785624T2 (de) Digitaler signalprozessor mit dividierfunktion.
DE69227482T2 (de) Überlaufdetektionssystem und dessen Schaltung zum Gebrauch beim Addieren und Substrahieren
DE69327421T2 (de) Anordnung und Verfahren zum parallelisierten Grössenvergleich von digitalen Daten
DE3688434T2 (de) Schneller bcd/binaer-addierer.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition