JPH08185310A - 比較器機構及び比較器 - Google Patents
比較器機構及び比較器Info
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- JPH08185310A JPH08185310A JP7251465A JP25146595A JPH08185310A JP H08185310 A JPH08185310 A JP H08185310A JP 7251465 A JP7251465 A JP 7251465A JP 25146595 A JP25146595 A JP 25146595A JP H08185310 A JPH08185310 A JP H08185310A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 改善された比較器機構と比較器を提供するこ
とを目的とする。 【解決手段】 算術演算結果と予め定められた値との比
較を、実際にこの算術演算を行うことなく実行する。ふ
たつまたは複数の変数と、予め定められた値とを比較
し、その結果に基づいて算術演算の結果と予め定められ
た値との比較結果を判定する。
とを目的とする。 【解決手段】 算術演算結果と予め定められた値との比
較を、実際にこの算術演算を行うことなく実行する。ふ
たつまたは複数の変数と、予め定められた値とを比較
し、その結果に基づいて算術演算の結果と予め定められ
た値との比較結果を判定する。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
の算術論理ユニット（ＡＬＵ）内で実行される、比較器
機構の改善に関する。
の算術論理ユニット（ＡＬＵ）内で実行される、比較器
機構の改善に関する。
【０００２】
【従来の技術】典型的なマイクロプロセッサは下記の機
能ブロックを含む。中央処理ユニット（ＣＰＵ）は、メ
モリ内の適切な位置にアクセスし、結果の命令を解釈す
るために必要な回路を含む。命令の実行はＣＰＵの中で
行われる。このＣＰＵは算術論理ユニット（ＡＬＵ）、
制御部分、種々のレジスタ等々を含む。ＣＰＵの正確な
内容は明らかにマイクロプロセッサのアプリケーション
に依存して変化する。ＡＬＵは算術並びに論理演算をデ
ータに対して実行する、組み合わされたネットワークで
ある。実行される典型的な演算は、加算、引き算、掛け
算、わり算および比較演算を含む。
能ブロックを含む。中央処理ユニット（ＣＰＵ）は、メ
モリ内の適切な位置にアクセスし、結果の命令を解釈す
るために必要な回路を含む。命令の実行はＣＰＵの中で
行われる。このＣＰＵは算術論理ユニット（ＡＬＵ）、
制御部分、種々のレジスタ等々を含む。ＣＰＵの正確な
内容は明らかにマイクロプロセッサのアプリケーション
に依存して変化する。ＡＬＵは算術並びに論理演算をデ
ータに対して実行する、組み合わされたネットワークで
ある。実行される典型的な演算は、加算、引き算、掛け
算、わり算および比較演算を含む。
【０００３】動作時の処理装置の速度は、処理装置内の
任意の個々のブロックの演算速度に依存する。加えて、
処理装置の構成部品をより小さくかつ速度の限界の少な
いものにするためのたゆまぬ努力が続けられている。
任意の個々のブロックの演算速度に依存する。加えて、
処理装置の構成部品をより小さくかつ速度の限界の少な
いものにするためのたゆまぬ努力が続けられている。
【０００４】ふたつの数の合計が第三の数に等しいか否
かを判定する、いくつかの方法が提案されている。その
様な方法の一つは、我々の特許明細書ＧＢ９４０４３７
７．５（ＴＩＬ−１７５４９ＧＢ）に開示されている。
この方法では二つまたはそれ以上の変数の合計が予め定
められた定数値と比較される。その合計がその定数値に
等しいかまたは等しくないかを確認する試験が実行され
る。
かを判定する、いくつかの方法が提案されている。その
様な方法の一つは、我々の特許明細書ＧＢ９４０４３７
７．５（ＴＩＬ−１７５４９ＧＢ）に開示されている。
この方法では二つまたはそれ以上の変数の合計が予め定
められた定数値と比較される。その合計がその定数値に
等しいかまたは等しくないかを確認する試験が実行され
る。
【０００５】この方法の一つの問題は、その試験がその
合計が定数値に等しくないと確認した場合にどちらがも
う一方よりも大きいかを知る方法が無い点である。二つ
の数の大きな方を判定する方法は存在するが、これは明
らかに遅れを生じかつ更に別のハードウェアを必要とす
る。
合計が定数値に等しくないと確認した場合にどちらがも
う一方よりも大きいかを知る方法が無い点である。二つ
の数の大きな方を判定する方法は存在するが、これは明
らかに遅れを生じかつ更に別のハードウェアを必要とす
る。
【０００６】
【発明が解決しようとする課題】本発明のひとつの目的
は、ひとつの簡単な試験で合計が定数値に等しいか、そ
れよりも大きいかまたはそれよりも小さいかを試験する
方法を提供することである。
は、ひとつの簡単な試験で合計が定数値に等しいか、そ
れよりも大きいかまたはそれよりも小さいかを試験する
方法を提供することである。
【０００７】
【課題を解決するための手段】本発明のひとつの特徴に
よれば、数学的演算の結果を前記数学的演算を実行する
ことなく判定するための比較器機構が提供されており、
これは以下の手順：二つまたはそれ以上の変数の値を獲
得する；前記変数を予め定められた複数の条件と比較
し、それによってその数学的演算の結果が予め定められ
た値に等しいか否かを判定し；もしもその試験が正の場
合は、その数学的演算の結果が予め定められた値に等し
く終わると判定し；もしもその試験が負の場合はその数
学的演算の結果が予め定められたとは等しくなく終わる
と判定し；そしてその試験が負の場合は、その比較の結
果を用いてその数学的演算の結果が、予め定められた値
より大きいかまたは未満であるかを判定するという、以
上の手順を含む。
よれば、数学的演算の結果を前記数学的演算を実行する
ことなく判定するための比較器機構が提供されており、
これは以下の手順：二つまたはそれ以上の変数の値を獲
得する；前記変数を予め定められた複数の条件と比較
し、それによってその数学的演算の結果が予め定められ
た値に等しいか否かを判定し；もしもその試験が正の場
合は、その数学的演算の結果が予め定められた値に等し
く終わると判定し；もしもその試験が負の場合はその数
学的演算の結果が予め定められたとは等しくなく終わる
と判定し；そしてその試験が負の場合は、その比較の結
果を用いてその数学的演算の結果が、予め定められた値
より大きいかまたは未満であるかを判定するという、以
上の手順を含む。
【０００８】これは、合計が定数値に等しいか、より大
きいかまたはより小さいかの判定を可能とする特長を有
する。
きいかまたはより小さいかの判定を可能とする特長を有
する。
【０００９】次に添付図を例として参照する。
【００１０】
【発明の実施の形態】本発明はＡおよびＢの合計の値を
予め定められた値Ｖに関連して識別することに関する。
予め定められた値Ｖに関連して識別することに関する。
【００１１】新たな回路の第一部分は、Ａ＋Ｂ＝Ｖ試験
を実行するための方法に基づいている。これは起こりう
る可能性のある桁上がり値を、正しい対象結果を生成す
るために要求される桁上がり値と比較することに基づい
ている。これは桁上がり経路の中に合計を生成するのに
必要な値を有することが出来ないものが発生するかをチ
ェックし、もしも発生しない場合はＡ＋ＢはＶに等し
い。もしも発生する場合は、Ａ＋ＢはＶに等しくない。
以下はこの方法を動作させるひとつの方法である。
を実行するための方法に基づいている。これは起こりう
る可能性のある桁上がり値を、正しい対象結果を生成す
るために要求される桁上がり値と比較することに基づい
ている。これは桁上がり経路の中に合計を生成するのに
必要な値を有することが出来ないものが発生するかをチ
ェックし、もしも発生しない場合はＡ＋ＢはＶに等し
い。もしも発生する場合は、Ａ＋ＢはＶに等しくない。
以下はこの方法を動作させるひとつの方法である。
【００１２】加算機の任意のビット位置［ｎ］に於ける
桁上がり変動部分への、「入力」は三つの「相互に排他
的」な変数を使用して表現できる、すなわち： Ｐ［ｎ］ 伝搬、 Ｃout ＝Ｃin １＋０，または０＋１の加算の場合 Ｇ［ｎ］ 生成、 Ｃout ＝１ １＋１の加算の場合；そして Ｋ［ｎ］ 消滅、 Ｃout ＝０ ０＋０の加算の場合 下記の簡単な合計を考える。 Ｓum［ｎ］＝Ｐ［ｎ］ ｘｏｒ Ｃout ［ｎ−１］
桁上がり変動部分への、「入力」は三つの「相互に排他
的」な変数を使用して表現できる、すなわち： Ｐ［ｎ］ 伝搬、 Ｃout ＝Ｃin １＋０，または０＋１の加算の場合 Ｇ［ｎ］ 生成、 Ｃout ＝１ １＋１の加算の場合；そして Ｋ［ｎ］ 消滅、 Ｃout ＝０ ０＋０の加算の場合 下記の簡単な合計を考える。 Ｓum［ｎ］＝Ｐ［ｎ］ ｘｏｒ Ｃout ［ｎ−１］
【００１３】もしもＰ［ｎ−１］が偽の場合は、Ｃout
［ｎ−１］は既知でありＳum［ｎ］は確実に判定でき
る。もしもＰ［ｎ−１］が真の場合は、Ｃout ［ｎ−
１］は知ることが出来ず、従ってＳum［ｎ］は判らな
い。しかしながら、もしもＰ［ｎ］もまた真の場合はＳ
um［ｎ］はＳum［ｎ−１］に等しくなる。または、もし
もＰ［ｎ］が偽の場合は、Ｓum［ｎ］はＳum［ｎ−１］
の反対となる。
［ｎ−１］は既知でありＳum［ｎ］は確実に判定でき
る。もしもＰ［ｎ−１］が真の場合は、Ｃout ［ｎ−
１］は知ることが出来ず、従ってＳum［ｎ］は判らな
い。しかしながら、もしもＰ［ｎ］もまた真の場合はＳ
um［ｎ］はＳum［ｎ−１］に等しくなる。または、もし
もＰ［ｎ］が偽の場合は、Ｓum［ｎ］はＳum［ｎ−１］
の反対となる。
【００１４】このことから、Ｐ［ｎ，ｎ−１］，Ｇ
［ｎ，ｎ−１］およびＫ［ｎ，ｎ−１］を調べることに
よって、下記の四つの条件が導かれることが判る： １ Ｓum［ｎ］＝０； ２ Ｓum［ｎ］＝１； ３ Ｓum［ｎ］＝Ｓum［ｎ−１］；そして ４ Ｓum［ｎ］＝〜Ｓum［ｎ−１］
［ｎ，ｎ−１］およびＫ［ｎ，ｎ−１］を調べることに
よって、下記の四つの条件が導かれることが判る： １ Ｓum［ｎ］＝０； ２ Ｓum［ｎ］＝１； ３ Ｓum［ｎ］＝Ｓum［ｎ−１］；そして ４ Ｓum［ｎ］＝〜Ｓum［ｎ−１］
【００１５】この情報から更に別の仮定を行うことが可
能である。あるＳum［ｎ］＝０に対してＰ［ｎ−１］＝
０の場合は、従って： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１；そして／また
は Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ 同様にあるＳum［ｎ］＝１に対してＰ［ｎ−１］＝０の
場合は、従って： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１；そして／また
は Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１
能である。あるＳum［ｎ］＝０に対してＰ［ｎ−１］＝
０の場合は、従って： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１；そして／また
は Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ 同様にあるＳum［ｎ］＝１に対してＰ［ｎ−１］＝０の
場合は、従って： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１；そして／また
は Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１
【００１６】更に、もしもＰ［ｎ−１］＝１でＳum
［ｎ］＝Ｓum［ｎ−１］の場合は、Ｐ［ｎ］＝１、そし
てＳum［ｎ］＝〜Ｓum［ｎ−１］の場合は、Ｐ［ｎ］＝
０である。
［ｎ］＝Ｓum［ｎ−１］の場合は、Ｐ［ｎ］＝１、そし
てＳum［ｎ］＝〜Ｓum［ｎ−１］の場合は、Ｐ［ｎ］＝
０である。
【００１７】これから判るように、Ｓumが知れるか、ま
たは先のビットとの関係のいずれかが知れる。もしも加
算の全結果が既知の場合は、その答えが要求される値か
の試験で必要とされることの全ては、各々のビットに対
してこれが正しいことを述べて（すなわち、ゼロの試験
の場合は反転し、１の試験の場合は通過させて）、これ
らを多入力高速並列ＡＮＤゲートに入力する事である。
たは先のビットとの関係のいずれかが知れる。もしも加
算の全結果が既知の場合は、その答えが要求される値か
の試験で必要とされることの全ては、各々のビットに対
してこれが正しいことを述べて（すなわち、ゼロの試験
の場合は反転し、１の試験の場合は通過させて）、これ
らを多入力高速並列ＡＮＤゲートに入力する事である。
【００１８】この方法は各々のビットで「合計」が得ら
れるのを待つことは無いが、互いに重なり合う対を考慮
する。各ビットに於ける「試験」は二重試験であり、Ｓ
um［ｎ］が判っていてかつそれが正しいか、またはＳum
［ｎ］が判っていなくて、そのＳum［ｎ−１］に対する
関係が正しいはずであるか、のいずれかである。もしも
二重試験が「全ての」ビット位置で「合格」すると、そ
の答えは要求された結果の「はず」である。もしもこの
二重試験が「いずれか」のビット位置で「不合格」とな
るとその結果は、要求された結果と「異なるはず」であ
る。
れるのを待つことは無いが、互いに重なり合う対を考慮
する。各ビットに於ける「試験」は二重試験であり、Ｓ
um［ｎ］が判っていてかつそれが正しいか、またはＳum
［ｎ］が判っていなくて、そのＳum［ｎ−１］に対する
関係が正しいはずであるか、のいずれかである。もしも
二重試験が「全ての」ビット位置で「合格」すると、そ
の答えは要求された結果の「はず」である。もしもこの
二重試験が「いずれか」のビット位置で「不合格」とな
るとその結果は、要求された結果と「異なるはず」であ
る。
【００１９】この試験は下記の通りである：
【００２０】もしも対象結果が００の場合、すなわち我
々はＳum［ｎ］＝０かつＳum［ｎ−１］＝０、従ってＳ
um［ｎ］＝０であるか、またはＳum［ｎ］＝Ｓum［ｎ−
１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝０；そして Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ Ｋ［ｎ−１］ と簡略化で
きる。
々はＳum［ｎ］＝０かつＳum［ｎ−１］＝０、従ってＳ
um［ｎ］＝０であるか、またはＳum［ｎ］＝Ｓum［ｎ−
１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝０；そして Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ Ｋ［ｎ−１］ と簡略化で
きる。
【００２１】もしも対象結果が０１の場合、すなわち我
々はＳum［ｎ］＝０かつＳum［ｎ−１］＝１、従ってＳ
um［ｎ］＝０であるか、またはＳum［ｎ］＝〜Ｓum［ｎ
−１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝０；そして Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝〜Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ 〜Ｇ［ｎ−１］ と簡略化
できる。
々はＳum［ｎ］＝０かつＳum［ｎ−１］＝１、従ってＳ
um［ｎ］＝０であるか、またはＳum［ｎ］＝〜Ｓum［ｎ
−１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝１ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝０ Ｐ［ｎ］＝０ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝０；そして Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝〜Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ 〜Ｇ［ｎ−１］ と簡略化
できる。
【００２２】もしも対象結果が１０の場合、すなわち我
々はＳum［ｎ］＝１かつＳum［ｎ−１］＝０、従ってＳ
um［ｎ］＝１であるか、またはＳum［ｎ］＝〜Ｓum［ｎ
−１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝１；そして Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝〜Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ 〜Ｋ［ｎ−１］ と簡略化
できる。
々はＳum［ｎ］＝１かつＳum［ｎ−１］＝０、従ってＳ
um［ｎ］＝１であるか、またはＳum［ｎ］＝〜Ｓum［ｎ
−１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝１；そして Ｐ［ｎ］＝０ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝〜Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ 〜Ｋ［ｎ−１］ と簡略化
できる。
【００２３】もしも対象結果が１１の場合、すなわち我
々はＳum［ｎ］＝１かつＳum［ｎ−１］＝１、従ってＳ
um［ｎ］＝１であるか、またはＳum［ｎ］＝Ｓum［ｎ−
１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝１；そして Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ Ｇ［ｎ−１］ と簡略化で
きる。
々はＳum［ｎ］＝１かつＳum［ｎ−１］＝１、従ってＳ
um［ｎ］＝１であるか、またはＳum［ｎ］＝Ｓum［ｎ−
１］を知りたく、これは下記の結果を生む： Ｐ［ｎ］＝０ かつ Ｇ［ｎ−１］＝１ Ｓum［ｎ］＝１ Ｐ［ｎ］＝１ かつ Ｋ［ｎ−１］＝１ Ｓum［ｎ］＝１；そして Ｐ［ｎ］＝１ かつ Ｐ［ｎ−１］＝１ Ｓum［ｎ］＝Ｓum［ｎ−１］ これは Ｐ［ｎ］ ｘｏｒ Ｇ［ｎ−１］ と簡略化で
きる。
【００２４】もしも二つの新たな変数、すなわち Ｐ［ｎ］ ｘｏｒ Ｋ［ｎ−１］＝Ｚ［ｎ］；および Ｐ［ｎ］ ｘｏｒ Ｇ［ｎ−１］＝Ｈ［ｎ］ とを創り
出すと、００試験はＺ［ｎ］、０１試験は〜Ｈ［ｎ］、
１０試験は〜Ｚ［ｎ］そして１１試験はＨ［ｎ］とな
る。ビットゼロに対する試験は少し異なる。１に対する
試験はＰ［０］ｘｏｒ cin ；そして０に対する試験は
Ｐ［０］ ｘｏｒ 〜cin （すなわち、数的に見積も
る）必要がある。下記の表はこれを図示している。 １１１１００１１ ＿ ＿ ＨＨＨＺＺＨＨ これらは一緒にＡＮＤを取られる必要がある。
出すと、００試験はＺ［ｎ］、０１試験は〜Ｈ［ｎ］、
１０試験は〜Ｚ［ｎ］そして１１試験はＨ［ｎ］とな
る。ビットゼロに対する試験は少し異なる。１に対する
試験はＰ［０］ｘｏｒ cin ；そして０に対する試験は
Ｐ［０］ ｘｏｒ 〜cin （すなわち、数的に見積も
る）必要がある。下記の表はこれを図示している。 １１１１００１１ ＿ ＿ ＨＨＨＺＺＨＨ これらは一緒にＡＮＤを取られる必要がある。
【００２５】これを全て実施するひとつの方法は、ＡＬ
Ｕビット毎に二つの追加のｘｏｒゲートを構築し、Ｚ
［ｎ］およびＨ［ｎ］項を創り出すことである。これら
は次に好適に、多入力ＡＮＤゲートの入力として使用さ
れ、任意の要求された値を検出する。これは定数、例え
ばＣに対しては非常に簡単である。
Ｕビット毎に二つの追加のｘｏｒゲートを構築し、Ｚ
［ｎ］およびＨ［ｎ］項を創り出すことである。これら
は次に好適に、多入力ＡＮＤゲートの入力として使用さ
れ、任意の要求された値を検出する。これは定数、例え
ばＣに対しては非常に簡単である。
【００２６】レジスタ値Ｒと比較するには、図１の回路
が使用される。この回路はＳumが要求される場合に使用
されるＸＯＲゲートよりも更に八つのトランジスタを使
用するが、今やこれらのゲートは速度は問題とはなら
ず、従って以前よりもかなり小さくできる。図から判る
ように、本発明を実行するための回路は、ふたつのＸＮ
ＯＲゲート１２、１４とＭＵＸ１６とを含む。ＸＮＯＲ
ゲートの出力はＭＵＸに通され、レジスタ値Ｒ［ｎ−
１］がどちらをＡＮＤゲートに通すかを判定する。明ら
かにこれは、この発明の機能を実現できるひとつの手段
にすぎない。当業者には、同じ結果をもたらす別のプー
ル代数的構成が選択できることは明らかであろう。
が使用される。この回路はＳumが要求される場合に使用
されるＸＯＲゲートよりも更に八つのトランジスタを使
用するが、今やこれらのゲートは速度は問題とはなら
ず、従って以前よりもかなり小さくできる。図から判る
ように、本発明を実行するための回路は、ふたつのＸＮ
ＯＲゲート１２、１４とＭＵＸ１６とを含む。ＸＮＯＲ
ゲートの出力はＭＵＸに通され、レジスタ値Ｒ［ｎ−
１］がどちらをＡＮＤゲートに通すかを判定する。明ら
かにこれは、この発明の機能を実現できるひとつの手段
にすぎない。当業者には、同じ結果をもたらす別のプー
ル代数的構成が選択できることは明らかであろう。
【００２７】新たな回路の第二部分はこれらの結果を更
に別の段とし、正しく無い桁上がり値の影響がどの様に
なるかを示す。これは対象結果を生成するために全ての
ビット位置で要求される”繰り越し値”を実際の繰り越
し値と比較することにより実現される。もしも対象値を
生成するために要求される桁上がりが１であるのに、実
際の桁上がりが０の場合は、結果が対象値よりも小さい
はずである。
に別の段とし、正しく無い桁上がり値の影響がどの様に
なるかを示す。これは対象結果を生成するために全ての
ビット位置で要求される”繰り越し値”を実際の繰り越
し値と比較することにより実現される。もしも対象値を
生成するために要求される桁上がりが１であるのに、実
際の桁上がりが０の場合は、結果が対象値よりも小さい
はずである。
【００２８】加算の中では、要求された桁上げと実際の
桁上げとが異なる多数の場所が存在し得る。Ａ＋Ｂ＞＝
Ｖ試験の結果を判定するためには、最上位ビット（ＭＳ
Ｂ）位置での違いを用いる必要がある。これは従来の
（Ａ＞＝Ｂ）大きさ比較器が使用される。簡単な二被演
算子大きさ比較器は、二つの被演算子が異なる最上位ビ
ット位置を発見し、これがＡ＞ＢまたはＢ＞Ａを言うた
めに使用される。（もしもこの位置で、Ａ［ｎ］＝１か
つＢ［ｎ］＝０であればＡ＞Ｂ、またはもしＡ［ｎ］＝
０かつＢ［ｎ］＝１であればＢ＞Ａである。）
桁上げとが異なる多数の場所が存在し得る。Ａ＋Ｂ＞＝
Ｖ試験の結果を判定するためには、最上位ビット（ＭＳ
Ｂ）位置での違いを用いる必要がある。これは従来の
（Ａ＞＝Ｂ）大きさ比較器が使用される。簡単な二被演
算子大きさ比較器は、二つの被演算子が異なる最上位ビ
ット位置を発見し、これがＡ＞ＢまたはＢ＞Ａを言うた
めに使用される。（もしもこの位置で、Ａ［ｎ］＝１か
つＢ［ｎ］＝０であればＡ＞Ｂ、またはもしＡ［ｎ］＝
０かつＢ［ｎ］＝１であればＢ＞Ａである。）
【００２９】要求される繰り越し値（Ｃinr ［ｎ］）は
容易に判定できる。任意の位置に於ける結果は、Ｓum
［ｎ］＝Ｐ［ｎ］ｘｏｒＣin［ｎ］、ここでＣina
［ｎ］は、実際の繰り越し値である。これから、要求さ
れる繰り越し値は、Ｃinr ［ｎ］＝〜（Ｐ［ｎ］ｘｏｒ
Ｋ［ｎ］）となることが判る。
容易に判定できる。任意の位置に於ける結果は、Ｓum
［ｎ］＝Ｐ［ｎ］ｘｏｒＣin［ｎ］、ここでＣina
［ｎ］は、実際の繰り越し値である。これから、要求さ
れる繰り越し値は、Ｃinr ［ｎ］＝〜（Ｐ［ｎ］ｘｏｒ
Ｋ［ｎ］）となることが判る。
【００３０】図２に於いて、この場合比較器はＺＨ値が
その桁上げ路が要求された対象値Ｖを生成しないことを
示す最上位ビット位置での、要求された繰り越し値（Ｃ
inr［ｎ］）の値を転送する。図３は各ブロックの詳細
を示す。
その桁上げ路が要求された対象値Ｖを生成しないことを
示す最上位ビット位置での、要求された繰り越し値（Ｃ
inr［ｎ］）の値を転送する。図３は各ブロックの詳細
を示す。
【００３１】もしもＺＨ［ｎ］＝０であれば、対応する
Ｃinr ［ｎ］は的外れである。もしもＺＨ［ｎ］＝１の
場合のみＣinr ［ｎ］は適切であり、従ってＺＨ［ｎ］
の最上位ゼロに対応するＣinr の値が結果を判定するも
のとなる。
Ｃinr ［ｎ］は的外れである。もしもＺＨ［ｎ］＝１の
場合のみＣinr ［ｎ］は適切であり、従ってＺＨ［ｎ］
の最上位ゼロに対応するＣinr の値が結果を判定するも
のとなる。
【００３２】図２および図３に示される方法は、ＺＨ
［ｎ］の最上位ゼロに対応するＣinr［ｎ］の出力値を
転送するやり方である。
［ｎ］の最上位ゼロに対応するＣinr［ｎ］の出力値を
転送するやり方である。
【００３３】例えば
【表１】 ｎ ７ ６ ５ ４ ３ ２ １ ０ Ｃinr ０ １ ０ ０ １ ０ １ ０ ＺＨ １ １ ０ １ ０ １ ０ １ ＊この例の場合ＺＨ［５］が最上位ゼロであり、従って
Ｃinr ［５］（０）が出力に転送されなければならな
い。 例えば
Ｃinr ［５］（０）が出力に転送されなければならな
い。 例えば
【表２】 ｎ ７ ６ ５ ４ ３ ２ １ ０ Ｃinr ０ １ ０ ０ １ ０ １ ０ ＺＨ １ １ １ １ ０ １ ０ １ ＊この例の場合ＺＨ［３］が最上位ゼロであり、従って
Ｃinr ［３］（１）が出力に転送されなければならな
い。 図３はこのための基本的ブロック構成を示す。
Ｃinr ［３］（１）が出力に転送されなければならな
い。 図３はこのための基本的ブロック構成を示す。
【００３４】Ｃinr とＺＨの二つの隣接する入力値は組
み合わされ、以下の方法でＣinr （out ）とＺＨ（out
）の単一の組に縮小される。もしもＺＨの両入力が１
の場合、Ｃinr ［０］とＣinr ［１］とは共に無意味で
あり、これはＺＨ（out ）もまたａ１とすることにより
示される。（ＡＮＤゲートがこれを行う。）もしもＺＨ
［１］＝０の場合は、Ｃinr ［１］はＣinr （out ）を
判定する値なので、これは出力に転送される。もしもＺ
Ｈ［１］＝１の場合はＣinr ［０］が出力に転送され
る。（ＭＵＸがこれを行う。）
み合わされ、以下の方法でＣinr （out ）とＺＨ（out
）の単一の組に縮小される。もしもＺＨの両入力が１
の場合、Ｃinr ［０］とＣinr ［１］とは共に無意味で
あり、これはＺＨ（out ）もまたａ１とすることにより
示される。（ＡＮＤゲートがこれを行う。）もしもＺＨ
［１］＝０の場合は、Ｃinr ［１］はＣinr （out ）を
判定する値なので、これは出力に転送される。もしもＺ
Ｈ［１］＝１の場合はＣinr ［０］が出力に転送され
る。（ＭＵＸがこれを行う。）
【００３５】これは下記のように要約出来る：
【表３】 ＺＨ［１］ ＺＨ［０］ ＺＨ［out ］ 転送 ０ ０ ０ Ｃinr ［１］ ０ １ ０ Ｃinr ［１］ １ ０ ０ Ｃinr ［０］ １ １ １ Ｃinr ［０］
【００３６】最後のＺＨ［１］＝ＺＨ［０］＝１のケー
スでは、転送出力は実際”全く無意味”である。
スでは、転送出力は実際”全く無意味”である。
【００３７】図２は基本的な構成ブロックを再帰的に組
み合わせて、もしもそれが存在するのであれば単一のＺ
Ｈ（全ての入力ＺＨのＡＮＤ）および最上位ＺＨ［ｎ］
＝０からの単一のＣinr のみが存在するまで、項の数を
減らす方法が示されている。
み合わせて、もしもそれが存在するのであれば単一のＺ
Ｈ（全ての入力ＺＨのＡＮＤ）および最上位ＺＨ［ｎ］
＝０からの単一のＣinr のみが存在するまで、項の数を
減らす方法が示されている。
【００３８】ＺおよびＨの値は合計Ａ＋ＢがＫに等しい
かを判定するために使用される。もしも等しくない場合
は、最も左の不合格位置に於ける繰り越し値の値が、Ａ
＋ＢまたはＫのいずれが大きいかを判定する。
かを判定するために使用される。もしも等しくない場合
は、最も左の不合格位置に於ける繰り越し値の値が、Ａ
＋ＢまたはＫのいずれが大きいかを判定する。
【００３９】特長は、この回路は加算を実行してその結
果を大きさ比較器に送るよりもかなり早いことである。
この回路で要求されるビット毎のトランジスタの個数は
一定であり、従って遅れは対数的に増加するのみであ
る。
果を大きさ比較器に送るよりもかなり早いことである。
この回路で要求されるビット毎のトランジスタの個数は
一定であり、従って遅れは対数的に増加するのみであ
る。
【００４０】例１
【表４】 ２９＋７を３３と比較する。 ３３ １００００１ ＿ ＿＿ この要求は ＺＺＺＺＺＨ ２９ ０１１１０１ ＋７ ０００１１１ ＝＝＝＝＝＝ ｋｐｐｇｐｇ Ｈ ０１００００ 〜Ｈ １０１１１１ Ｚ ０１１０１１ 〜Ｚ １００１００ ＿ ＿＿ ＺＺＺＺＺＨ １１１０１０ ＜−−［２］と［０］とで不合格。 Ｃinr=Vxorｐ １１１０１１ 最も左の不合格はビット［２］である。 Ｖ［２］＝０ ｐ［２］＝０ Ｃinr ［２］＝Ｖ［２］ ｘｏｒ ｐ［２］＝０ 要求された繰り越しは０、従ってＡ＋Ｂ＞Ｖである。
【００４１】例２
【表５】 ２９＋７を３８と比較する。 ３８ １００１１０ ＿ ＿ ＿ この要求は ＺＺＨＨＺＺ ２９ ０１１１０１ ＋７ ０００１１１ ＝＝＝＝＝＝ ｋｐｐｇｐｇ Ｈ ０１００００ 〜Ｈ １０１１１１ Ｚ ０１１０１１ 〜Ｚ １００１００ ＿ ＿ ＿ ＺＺＨＨＺＺ １１１００１ ＜−−［２］と［１］とで不合格。 最も左の不合格はビット［２］である。 Ｖ［２］＝１ ｐ［２］＝０ Ｃinr ［２］＝Ｖ［２］ ｘｏｒ ｐ［２］＝１ 要求された繰り越しは１、従ってＡ＋Ｂ＜Ｖである。 以上の説明に関して更に以下の項を開示する。
【００４２】（１）数学的演算の結果を前記数学的演算
を実行することなく判定するための比較器機構であっ
て：二つまたはそれ以上の変数の値を獲得し；前記変数
を予め定められた複数の条件と比較し、それによってそ
の数学的演算の結果が予め定められた値に等しいか否か
を判定し；もしもその比較が正の場合は、その数学的演
算の結果が予め定められた値に等しく終わると判定し；
もしもその比較が負の場合はその数学的演算の結果が予
め定められたとは等しくなく終わると判定し；そしてそ
の比較が負の場合は、その比較の結果を用いてその数学
的演算の結果が、予め定められた値より大きいかまたは
未満であるかを判定するという、以上の手順を含む前記
比較器機構。
を実行することなく判定するための比較器機構であっ
て：二つまたはそれ以上の変数の値を獲得し；前記変数
を予め定められた複数の条件と比較し、それによってそ
の数学的演算の結果が予め定められた値に等しいか否か
を判定し；もしもその比較が正の場合は、その数学的演
算の結果が予め定められた値に等しく終わると判定し；
もしもその比較が負の場合はその数学的演算の結果が予
め定められたとは等しくなく終わると判定し；そしてそ
の比較が負の場合は、その比較の結果を用いてその数学
的演算の結果が、予め定められた値より大きいかまたは
未満であるかを判定するという、以上の手順を含む前記
比較器機構。
【００４３】（２）第１項記載の比較器機構に於いて、
比較手順が変数値と予め定められた条件とを、それらを
比較して等しいことを判定する論理回路に入力する手順
を含む、前記比較器機構。
比較手順が変数値と予め定められた条件とを、それらを
比較して等しいことを判定する論理回路に入力する手順
を含む、前記比較器機構。
【００４４】（３）第２項記載の比較器機構であって、
更に二つのＸＮＯＲゲートを論理回路を具備することを
含む、前記比較器機構。
更に二つのＸＮＯＲゲートを論理回路を具備することを
含む、前記比較器機構。
【００４５】（４）第３項記載の比較器機構であって、
更にＸＮＯＲゲートから出力をＭＵＸに供給することを
含む、前記比較器機構。
更にＸＮＯＲゲートから出力をＭＵＸに供給することを
含む、前記比較器機構。
【００４６】（５）先行のいずれかの項に記載の比較器
機構に於いて、試験が負であったか正であったかを判定
する前記手順が更にＡＮＤゲートを使用することを含
む、前記比較器機構。
機構に於いて、試験が負であったか正であったかを判定
する前記手順が更にＡＮＤゲートを使用することを含
む、前記比較器機構。
【００４７】（６）先行のいずれかの項に記載の比較器
機構に於いて、比較結果を使用する手順が、結果内のビ
ットの値が予め定められた値の同一場所のものと等しく
ない、最上位ビットの大きさ並びに位置を判定し；この
大きさおよび位置を、その結果が予め定められた値より
も大きいかまたは小さいかを判定するために使用する、
ことを含む前記比較器機構。
機構に於いて、比較結果を使用する手順が、結果内のビ
ットの値が予め定められた値の同一場所のものと等しく
ない、最上位ビットの大きさ並びに位置を判定し；この
大きさおよび位置を、その結果が予め定められた値より
も大きいかまたは小さいかを判定するために使用する、
ことを含む前記比較器機構。
【００４８】（７）添付図に図示されまたそれを参照し
て先に基本的に説明した比較器機構。
て先に基本的に説明した比較器機構。
【００４９】（８）数学的演算の結果を前記数学的演算
を実行することなく判定するための比較器であって：二
つまたはそれ以上の変数を予め定められた複数の条件と
比較し、それによってその数学的演算の結果が予め定め
られた値に等しいか否かを判定するための比較装置と；
もしもその比較が正の場合は、その数学的演算の結果が
予め定められた値に等しく終わると判定し、またはもし
もその比較が負の場合はその数学的演算の結果が予め定
められたとは等しくなく終わると判定するための試験装
置と；そして比較結果を用いてその比較が負の場合は、
その比較の結果を用いてその数学的演算の結果が、予め
定められた値より大きいかまたは未満であるかを判定す
るための装置とを含む前記比較器。
を実行することなく判定するための比較器であって：二
つまたはそれ以上の変数を予め定められた複数の条件と
比較し、それによってその数学的演算の結果が予め定め
られた値に等しいか否かを判定するための比較装置と；
もしもその比較が正の場合は、その数学的演算の結果が
予め定められた値に等しく終わると判定し、またはもし
もその比較が負の場合はその数学的演算の結果が予め定
められたとは等しくなく終わると判定するための試験装
置と；そして比較結果を用いてその比較が負の場合は、
その比較の結果を用いてその数学的演算の結果が、予め
定められた値より大きいかまたは未満であるかを判定す
るための装置とを含む前記比較器。
【００５０】（９）第８項記載の比較器に於いて、比較
装置が論理回路を含む前記比較器。
装置が論理回路を含む前記比較器。
【００５１】（１０）第９項記載の比較器に於いて、論
理回路が二つのＸＮＯＲゲートを含む前記比較器。
理回路が二つのＸＮＯＲゲートを含む前記比較器。
【００５２】（１１）第１０項記載の比較器であって、
更にＸＮＯＲゲートからの出力に接続されたＭＵＸを含
む前記比較器。
更にＸＮＯＲゲートからの出力に接続されたＭＵＸを含
む前記比較器。
【００５３】（１２）第８項から第１１項のいずれかに
記載の比較器に於いて、判定装置が結果内のビットの値
が予め定められた値の同一場所のものと等しくない、結
果内の最上位ビットの大きさ並びに位置を判定するため
の回路と、この大きさおよび位置を使用して、その結果
が予め定められた値よりも大きいかまたは小さいかを判
定するための回路とを含む前記比較器。
記載の比較器に於いて、判定装置が結果内のビットの値
が予め定められた値の同一場所のものと等しくない、結
果内の最上位ビットの大きさ並びに位置を判定するため
の回路と、この大きさおよび位置を使用して、その結果
が予め定められた値よりも大きいかまたは小さいかを判
定するための回路とを含む前記比較器。
【００５４】（１３）添付図に図示されまたそれを参照
して先に基本的に説明した比較器。
して先に基本的に説明した比較器。
【００５５】（１４）本発明は改善された比較器機構並
びに比較器に関する。この機構および比較器は算術的演
算が予め定められた値を生成するかの判定を、迅速かつ
容易に試験することを可能とする。この機構はその結果
が予め定められた値と等しいか、またはより大きいかま
たはより小さいかの評価を可能とする。この比較演算は
その算術的演算をＡＬＵの中で実際に実行するよりも更
に迅速である。
びに比較器に関する。この機構および比較器は算術的演
算が予め定められた値を生成するかの判定を、迅速かつ
容易に試験することを可能とする。この機構はその結果
が予め定められた値と等しいか、またはより大きいかま
たはより小さいかの評価を可能とする。この比較演算は
その算術的演算をＡＬＵの中で実際に実行するよりも更
に迅速である。
【図１】本発明の回路の一部の図である。
【図２】本発明に基づく大きさ比較器の構造位置の図で
ある。
ある。
【図３】図１の構造の各ブロックの中に含まれる機能の
図である。
図である。
１２、１４ ＸＮＯＲ １６ ＭＵＸ
Claims (2)
- 【請求項１】 数学的演算の結果を前記数学的演算を実
行することなく判定するための比較器機構であって：二
つまたはそれ以上の変数の値を獲得し；前記変数を予め
定められた複数の条件と比較し、それによってその数学
的演算の結果が予め定められた値に等しいか否かを判定
し；もしもその比較が正の場合は、その数学的演算の結
果が予め定められた値に等しく終わると判定し；もしも
その比較が負の場合はその数学的演算の結果が予め定め
られたとは等しくなく終わると判定し；そしてその比較
が負の場合は、その比較の結果を用いてその数学的演算
の結果が、予め定められた値より大きいかまたは未満で
あるかを判定するという、以上の手順を含む前記比較器
機構。 - 【請求項２】 数学的演算の結果を前記数学的演算を実
行することなく判定するための比較器であって：二つま
たはそれ以上の変数を予め定められた複数の条件と比較
し、それによってその数学的演算の結果が予め定められ
た値に等しいか否かを判定するための比較装置と；もし
もその比較が正の場合は、その数学的演算の結果が予め
定められた値に等しく終わると判定し、またはもしもそ
の比較が負の場合はその数学的演算の結果が予め定めら
れたとは等しくなく終わると判定するための試験装置
と；そして比較結果を用いてその比較が負の場合は、そ
の比較の結果を用いてその数学的演算の結果が、予め定
められた値より大きいかまたは未満であるかを判定する
ための装置とを含む前記比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94196144 | 1994-09-29 | ||
| GB9419614A GB2293665A (en) | 1994-09-29 | 1994-09-29 | A look-ahead scheme. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08185310A true JPH08185310A (ja) | 1996-07-16 |
| JP3696669B2 JP3696669B2 (ja) | 2005-09-21 |
Family
ID=10762062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25146595A Expired - Fee Related JP3696669B2 (ja) | 1994-09-29 | 1995-09-28 | 比較器機構及び比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5739745A (ja) |
| EP (1) | EP0704793B1 (ja) |
| JP (1) | JP3696669B2 (ja) |
| DE (1) | DE69526618T2 (ja) |
| GB (1) | GB2293665A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305679B1 (ko) * | 1999-02-24 | 2001-09-26 | 윤종용 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE191452C (ja) * | ||||
| BE636282A (ja) * | 1962-08-29 | 1900-01-01 | ||
| EP0191452B1 (de) * | 1985-02-11 | 1989-05-10 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zur Überwachung der Summe bzw. Differenz zweier Grössen durch Vergleich mit einer dritten Grösse in binärer Darstellung |
| US4737926A (en) * | 1986-01-21 | 1988-04-12 | Intel Corporation | Optimally partitioned regenerative carry lookahead adder |
| US4924422A (en) * | 1988-02-17 | 1990-05-08 | International Business Machines Corporation | Method and apparatus for modified carry-save determination of arithmetic/logic zero results |
| US4935719A (en) * | 1989-03-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Comparator circuitry |
| US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
-
1994
- 1994-09-29 GB GB9419614A patent/GB2293665A/en not_active Withdrawn
-
1995
- 1995-09-28 DE DE69526618T patent/DE69526618T2/de not_active Expired - Lifetime
- 1995-09-28 EP EP95306861A patent/EP0704793B1/en not_active Expired - Lifetime
- 1995-09-28 JP JP25146595A patent/JP3696669B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-04 US US08/811,333 patent/US5739745A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69526618D1 (de) | 2002-06-13 |
| JP3696669B2 (ja) | 2005-09-21 |
| US5739745A (en) | 1998-04-14 |
| EP0704793B1 (en) | 2002-05-08 |
| EP0704793A3 (ja) | 1996-05-01 |
| DE69526618T2 (de) | 2002-10-31 |
| EP0704793A2 (en) | 1996-04-03 |
| GB9419614D0 (en) | 1994-11-16 |
| GB2293665A (en) | 1996-04-03 |
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|
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