DE69512814T2 - Logikschaltung mit einem programmierbaren logischen Feld für eine synchrone Kodierung von doppelten Wörtern - Google Patents

Description

• Die vorliegende Erfindung bezieht sich im wesentlichen auf eine programmierbare Logikarray-Schaltung und insbesondere auf eine verbesserte Logik- Schaltanordnung zur Durchführung synchroner Dualwort-Dekodierung mittels eines programmierbaren Logikarrays, das anders als beim Stand der Technik aus einer reduzierten Anzahl von Transistoren gebildet wird.
• In US-A-3 974 366 wird eine dem Stand der Technik entsprechende integrierte programmierbare Logikanordnung mit einer UND-Matrix und einer ODER-Matrix zur Durchführung vorbestimmter Logikoperationen sowie mit dynamischen Masseleitungen beschrieben.
• "The design and analysis of VLSI circuits", 1985, Addison-Wesley Publishing Company, Reading, Massachusetts, US, Seite 378 bis 381, von L. A. GLAS- SER et al. beschreibt bekannte Schalttechniken für Arraystrukturen. In dem Absatz auf Seite 379 und 380 heißt es: "In a CMOS implementation, an inverter could be used as a buffer ... Additional decoding is done in the output buffer." [In einer CMOS-Implementierung kann ein Inverter als Puffer genutzt werden ... Zusätzliche Dekodierung erfolgt im Ausgangspuffer]
• In US-A-4 477 739 wird ein MOSFET-RAM-Chip beschrieben, der ein Speicherarray dynamischer Speicherzellen aufweist. Fig. 3 zeigt einen Dekodierer gemäß dem Oberbegriff von Anspruch 1 mit einem Paar Transistoren Q&sub8;, Q&sub1;&sub0;, deren Gates reihenausgewählte Speicher- oder Steuerknoten bilden.
• US-A-5 008 569 behandelt den weiteren relevanten Stand der Technik, einschließlich Regenerationspuffer.
• In den letzten Jahren entstand der Wunsch nach Einbau verschiedener Funktionen in einen einzelnen integrierten Halbleiter-Schaltungschip, insbesondere bei der Auslegung großintegrierter Schaltungen (LSI) oder höchstintegrierter Schaltungen (VLSI). Somit können unterschiedliche Module oder Blöcke, die eindeutige Operationen repräsentieren und entweder teilweise voneinander abhängig oder vollständig voneinander unabhängig sind, jetzt auf derselben integrierten Schaltung ausgebildet sein. Die Aktivierung dieser Module ist durch Steuerbefehle bestimmt, die von diesen Modulen empfangen werden. Jedem Block auf der integrierten Schaltung ist typischerweise ein anderer Steuerbefehl zugeordnet. Da die Anzahl von Modulen auf derselben integrierten Schaltung immer größer wird, erhöht sich gleichermaßen die entsprechende Anzahl von erforderlichen Steuerbefehlen.
• Es ist allgemein bekannt, daß das Dekodieren dieser Steuerbefehle oder Operationscodes (Operations-Codewörter) durch ein programmierbares Logikarray (nachfolgend PLA genannt) erfolgen kann. Somit erhöht sich mit der gestiegenen Anzahl von Steuerbefehlen die Größe des PLA, das die Operations-Codewörter dekodiert, wodurch mehr Platz für die Chips erforderlich wird. Entsprechend wäre es, wenn die programmierbaren Logikarrays auf einer integrierten Schaltung implementiert sind, zwecks Reduzierung der Herstellungs- und Montagekosten wünschenswert, die Anzahl der verwendeten Schaltungskomponenten zu minimieren. Ferner steigt aufgrund der Vergrößerung des PLA die Anzahl von Ausgangsdekodierleitungen, die typischerweise miteinander verbunden sind oder zu anderen Schaltungen in anderen Teilen derselben integrierten Schaltung führen. Folglich besteht ein relativ großer Platzbedarf für die Fertigung der Verbindungen, wodurch sich die Kosten der gesamten integrierten Schaltung erhöhen. Somit wäre es ratsam, die Anzahl von Dekodierleitungen zu reduzieren, damit die Leitungsführung und der Platzbedarf der Chips minimiert werden.
• Ein PLA ist im wesentlichen eine Logikschaltung, die mehrere digitale Eingangssignale empfängt und mehrere digitale Ausgangssignale erzeugt, wo bei jedes digitale Ausgangssignal eine programmierbare Kombination aus der Summe der Produkte der Eingangssignale ist. In herkömmlichen programmierbaren Logikarrays ist eine Zwei"ebenen"struktur bestehend aus zwei separaten Bereichen oder Gruppierungen von Logik-Gates vorgesehen, wobei die Ausgangssignale eines Bereiches den Ausgängen des anderen Bereiches zugeführt werden. Eine grundlegende PLA-Struktur besteht z. B. aus einer UND-Ebene zum Erzeugen mehrerer Produktterme, die das logische UND von ausgewählten Eingangssignalen sind, und einer ODER-Ebene zum Erzeugen der Ausgangssignale durch selektives Verknüpfen der UND-Terme durch eine ODER-Operation. Da die digitalen Eingangssignale zu der PLA aus den Operations-Codewörtern und ihren Komplementen bestehen, die dekodiert werden müssen, bezieht sich das Hauptaugenmerk auf die Struktur der UND-Ebene in dem PLA.
• Fig. 1 zeigt ein Blockschaltbild einer dem Stand der Technik entsprechenden Anordnung der UND-Ebene in dem PLA mit der Bezeichnung "Stand der Technik". Hier ist die UND-Ebene generell mit dem Bezugszeichen 2 versehen, und sie empfängt über die jeweiligen Eingangsleitungen 3 und 4 das digitale Eingangssignal x(7: ) und sein Komplement (7: ). Das Eingangssignal x(7: ) ist ein 8-Bit-Wort, das den zu dekodierenden Steuerbefehl oder das zu dekodierende Operations-Codewort repräsentiert. Das Eingangssignal (7: ) ist das Komplement des Steuerbefehls, d. h. (7) = nicht x(7), (6) = nicht x(6) etc. Die UND-Ebene empfängt ferner ein Vorladesignal auf Leitung 5 und ein Bewertungssignal auf Leitung 6. Während das Vorladesignal- und das Bewertungssignal als zwei unterschiedliche Signale dargestellt sind, sei darauf hingewiesen, daß sie dasselbe Signal sein könnten, da nur eines der beiden Signale (Vorladung und Bewertung) zu einer vorgegebenen Zeit aktiv ist. Somit stehen maximal 256 Ausgangssignale auf Ausgangsleitung 7 zur Verfügung, wenn ein Operations-Codewort eine Länge von acht Bits aufweist. Jedes Ausgangssignal entspricht einem "Bein" in der UND-Ebene 2.
• Fig. 2 zeigt ein detailliertes Schaltschema zweier Beine der UND-Ebene 2 in dem PLA aus Fig. 1 zum Dekodieren zweier Operations-Codewörter und ihrer dazugehörigen befehlsgesteuerten Aktionserzeugungs-Schaltanordnung. Das erste Bein OUT(1A) besteht aus Programmiertransistoren N1-N8, einem Vorladetransistor P1 und einem Bewertungstransistor E1. Das 8-Bit-Eingangssignal x(7: ) wird auf Leitungen 10-24 empfangen, und das Komplementsignal (7: ) wird auf Leitungen 26-40 empfangen. Das Vorlade-/Bewertungssignal (PRCH/EVAL) wird an die Eingangsleitung 42 angelegt, die mit den Gates der Transistoren P1 und E1 verbunden ist. Das erste Bein OUT(1A) wird z. B. zum Dekodieren eines ersten Steuerwortes x&sub1;(7: ) verwendet, binär ausgedrückt als 11 1 oder hexadezimal ausgedrückt als Hex 1A. Das Komplement &sub1;(7: ) oder x&sub1;L(7: ) des ersten Steuerwortes lautet binär ausgedrückt 111 1 1.
• Zum Dekodieren des ersten Steuerwortes x&sub1;(7: ) = 11 1 sind bei den acht Programmiertransistoren N1-N8 die jeweiligen Drain- und Source-Elektroden zwischen dem ersten Ausgangsbein OUT(1A) auf der Ausgangsleitung 44 und einer dynamischen Masseleitung 46 angeschlossen. Die Gate-Elektroden der Transistoren N1-N8 sind zum Empfangen der entsprechenden Eingangsliteralen x&sub1;(7), x&sub1;(6), x&sub1;(5), x&sub1;L(4), x&sub1;L(3), x&sub1;(2), x&sub1;L(1) und x&sub1;( ) auf den jeweiligen Leitungen 10, 12, 14, 32, 34, 20, 38 und 24 angeschlossen. Der Vorladetransistor weist einen P-Kanal-MOS-Transistor auf, dessen Source mit einer oberen Energieversorgungsspannung oder einem oberen Energieversorgungspotential VDD verbunden ist, dessen Drain mit der Ausgangsleitung 44 verbunden ist und dessen Gate zum Empfangen des PRCH/EVAL-Signals auf der Eingangsleitung 42 verbunden ist. Der Bewertungstransistor E1 weist einen N-Kanal-MOS-Transistor auf, dessen Drain mit der dynamischen Masseleitung 46 verbunden ist, dessen Source mit der unteren Energieversorgungsspannung oder einem Referenzmassepotential GND verbunden ist und dessen Gate zum Empfangen des PRCH/EVAL- Signals verbunden ist.
• Während der Vorladephase (das PRCH/EVAL-Signal ist auf einem Low-Logikpegel) wird der Transistor P1 zwecks Ladung der Ausgangsleitung 44 auf einen High-Pegel eingeschaltet und der Transistor E1 abgeschaltet. Während der Bewertungsphase, in der das PRCH/EVAL-Signal auf einem High-Logikpegel ist, werden der Transistor P1 und der Transistor E1 zwecks Verbindens der dynamischen Masseleitung 46 mit dem Referenzmassepotential GND eingeschaltet. Folglich kann der High-Pegel auf der Ausgangsleitung 44 dann über bestimmte Programmiertransistoren entladen werden, deren Gate-Elektrode mit einem High- oder "1"-Logikpegel verbunden ist. In diesem Fall sei jedoch darauf hingewiesen, daß keiner der Programmiertransistoren N1-N8 im ersten Bein eingeschaltet wird, wenn das erste Steuerwort gleich 11 1 ist, da sämtliche Eingangsliterale auf einem Low- oder " "- Logikpegel sind. Daraus folgt, daß der Ausgang OUT(1A) auf der Leitung 42 auf einen High-Pegel geladen bleibt.
• Ähnlich weist das zweite Bein OUT(1B) Programmiertransistoren N11-N18, einen Vorladetransistor P2 und den Bewertungstransistor E1 auf. Es sei darauf hingewiesen, daß der Bewertungstransistor E1 ein gemeinsamer Transistor ist, während für jedes Bein ein separater Vorladetransistor verwendet wird. Das PRCH/EVAL-Signal auf der Leitung 42 ist ebenfalls mit dem Gate des Vorladetransistors P2 verbunden. Das zweite Bein OUT(1B) wird z. B. zum Dekodieren eines zweiten Steuerwortes x&sub2;(7: ) verwendet, binär ausgedrückt als 11 11 (Hex 1B), welches die nächsthöhere Binärzahl gegenüber dem ersten Steuerwort ist. Das Komplement &sub2;(7: ) oder x&sub2;L(7: ) des zweiten Steuerwortes lautet binär ausgedrückt 111 1 .
• Zum Dekodieren des zweiten Steuerwortes 11 11 sind die jeweiligen Drain- und Source-Elektroden der acht Programmiertransistoren N11-N18 zwischen dem zweiten Bein OUT(1B) auf Leitung 48 und der gemeinsamen dynamischen Masseleitung 46 angeschlossen. Die Gate-Elektroden der Transistoren N11-N18 sind zum Empfangen der entsprechenden Eingangsliteralen x&sub2;(7), x&sub2;(6), x&sub2;(5), x&sub2;L(4), x&sub2;L(3), x&sub2;(2), x&sub2;L(1) und x&sub2;L( ) auf den je weiligen Leitungen 10, 12, 14, 32, 34, 20, 38 und 40 angeschlossen. Der Vorladetransistor P2 weist einen P-Kanal-MOS-Transistor auf, dessen Source mit einem oberen Energieversorgungspotential VDD verbunden ist, dessen Drain mit der Ausgangsleitung 48 verbunden ist und dessen Gate zum Empfangen des PRCH/EVAL-Signals auf der Eingangsleitung 42 verbunden ist.
• Während der Vorladephase wird der Transistor P2 zwecks Ladung der Ausgangsleitung 48 auf einen High-Pegel eingeschaltet und der Transistor E1 abgeschaltet. Während der Bewertungsphase werden der Transistor P2 abgeschaltet und der Transistor E1 eingeschaltet. Der High-Pegel auf der Ausgangsleitung 48 wird über bestimmte Programmiertransistoren entladen, deren Gate-Elektrode mit einem High- oder "1"-Logikpegel verbunden ist. Es sei wieder darauf hingewiesen, daß keiner der Programmiertransistoren N11- N18 des zweiten Beins eingeschaltet wird, wenn das zweite Steuerwort x&sub2;(7: ) gleich 11 11 ist, da sämtliche Eingangsliterale auf einem Low- oder " "-Logikpegel sind.
• Damit ein voll dekodiertes PLA ein 8-Bit-Steuerwort empfängt, werden sämtliche 256 Ausgangssignale während der Vorladephase auf einen High-Pegel geladen. Während der Bewertungsphase bleibt nur eines der 256 Ausgangssignale für ein vorgegebenes Steuerwort geladen (wobei bei dem Ausgangsbein sämtliche Programmiertransistoren, deren Gates die Eingangsliterale empfangen, gleich Logik-" " sind), und sämtliche anderen werden entladen.
• Die dazugehörige befehlsgesteuerte Aktionserzeugungs-Schaltanordnung 50 ist operativ mit den Ausgangsleitungen 44 und 48 des PLA verbunden, und zwar zum Erzeugen einer entsprechenden Aktion in Bezug auf ein bestimmtes Steuerwort zu einem späteren Zeitpunkt. Die Erzeugungsschaltung 50 umfaßt einen ersten Puffer 52a, eine erste Latch-Schaltung 54a und eine erste Übertragungs-Gate-Schaltung 56a, die dem ersten Ausgangsbein OUT (1A) zugeordnet sind. Die Erzeugungsschaltung 50 umfaßt ferner einen zweiten Puffer 52b, eine zweite Latch-Schaltung 54b und ein zweites Übertragungs-Gate 54b, die dem zweiten Ausgangsbein OUT(1B) zugeordnet sind. Jeder der ersten und zweiten Puffer 52a und 52b weist einen Inverter INV1 auf. Jede der ersten und zweiten Latch-Schaltungen 54a und 54b weist einen Schalttransistor 58 und Inverter INV2 und INV3 auf. Jede der ersten und zweiten Übergangs-Gate-Schaltungen 56a und 56b weist ein Übertragungs-Gate TG, einen Inverter INV4 und einen Pull-down-Transistor 60 auf.
• Während das PRCH/EVAL-Signal auf der Leitung 42 auf High-Pegel bleibt, geht ein erstes Taktsignal CLK1 nach einer gewissen Verzögerungszeit auf High, so daß die Ausgangssignale des ersten und des zweiten Puffers 52a und 52b in die jeweilige erste und zweite Latch-Schaltung 54a und 54b übermittelt werden. Das erste Taktsignal CLK1 geht dann nach einer weiteren Verzögerungszeit auf Low, und das zweite Taktsignal CLK2 geht auf High. Je nach in der Latch-Schaltung dekodiertem und gespeichertem Steuerbefehl durchläuft das zweite Taktsignal CLK2 die Übertragungs-Gate- Schaltungen, so daß die entsprechende Aktion ACTION(1A) oder ACTION (1B) an den jeweiligen Anschlüssen 62 und 64 erzeugt wird.
• Die vorliegende Erfindung stellt eine Verbesserung gegenüber dem in Fig. 2 gezeigten Stand der Technik dar. Insbesondere erreicht die nachstehend beschriebene Logik-Schaltanordnung dieselbe Funktionalität der UND-Ebene aus Fig. 2 bei Einsatz einer kleineren Anzahl von Transistorkomponenten. Dies wird in der beschriebenen Logik-Schaltanordnung dadurch erreicht, daß die UND-Ebene derart organisiert ist, daß nur die ersten sieben (7) Bits des 8-Bit-Operationscodes dekodiert werden. Das niederwertigste Bit des Operations-Codewortes wird separat und außerhalb der UND-Ebene von einer LSB- Dekodierschaltung dekodiert.
• Entsprechend wird eine verbesserte Logik-Schaltanordnung beschrieben, die relativ leicht und ökonomisch herzustellen und zu montieren ist.
• Es wird eine verbesserte Logik-Schaltanordnung beschrieben, die eine relativ kleine Anzahl von Transistorkomponenten aufweist, wodurch der Platzbedarf für Chips mit integrierter Schaltung und der Energieverbrauch gesenkt werden.
• Es wird eine verbesserte Logik-Schaltanordnung beschrieben, die eine reduzierte Anzahl von Dekodierleitungen aufweist, so daß der Platzbedarf für die Führung der Verbindungen zwischen den Komponenten minimiert wird.
• Entsprechend bezieht sich die vorliegende Erfindung auf die Bereitstellung einer verbesserten Logik-Schaltanordnung mit einem PLA zur Durchführung synchroner Dualwort-Dekodierung gemäß Anspruch 1. Die Logik-Schaltanordnung umfaßt eine UND-Logikebene zum Empfangen mehrerer Steuerbefehlswörter und ihrer Komplemente und zum Durchführen vorbestimmter Logikoperationen sowie zum Erzeugen von Ausgangssignalen auf mehreren Ausgangsleitungen. Jede der mehreren Ausgangsleitungen stellt ein einzelnes Ausgangsbein dar. Die Steuerbefehlswörter sind aus Eingangslogiksignalen gebildet, die jeweils einen Binärcode bestehend aus mehreren Bits mit Ausnahme des niederwertigsten Bits aufweisen. Jedes Ausgangsbein der UND-Logikebene ist aus mehreren N-Kanal-MOS-Transistoren gebildet. Bei jedem der mehreren Transistoren ist der Drain mit einer der mehreren Ausgangsleitungen und die Source mit einer dynamischen Masseleitung verbunden. Bei ausgewählten Transistoren der mehreren Transistoren sind die Gates zum Empfangen entsprechender Bits des Binärcodes verbunden, und bei ausgewählten anderen Transistoren der mehreren Transistoren sind die Gates zum Empfangen einer Komponente der entsprechenden Bits des Binärcodes verbunden.
• Ein Dekodierer für niederwertigste Bits ist mit jedem der mehreren Ausgangsleitungen gekoppelt und reagiert auf das niederwertigste Bit und sein Komplement des Binärcodes zum Dekodieren des niederwertigsten Bits zwecks Erzeugung von einem dem niederwertigsten Bit zugeordneten ersten Aktionssignal oder einem dem Komplement des niederwertigsten Bits zugeordneten zweiten Aktionssignal.
• Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden deutlich anhand der folgenden detaillierten Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen, in denen gleiche Bezugszeichen durchweg entsprechende Teile bezeichnen. Es zeigen:
• Fig. 1 ein Blockschaltbild einer dem Stand der Technik entsprechenden Anordnung der UND-Ebene in einem programmierbaren Logikarray;
• Fig. 2 ein Schaltschema zweier Beine der UND-Ebene in dem PLA aus Fig. 1 und der zugehörigen befehlsgesteuerten Aktionserzeugungs-Schaltanordnung;
• Fig. 3 ein Blockschaltbild einer Logik-Schaltanordnung der UND-Ebene gemäß der vorliegenden Erfindung;
• Fig. 4 ein detailliertes Schaltschema eines einzelnen Beines der UND- Ebene in dem PLA aus Fig. 3 und der dazugehörigen befehlsgesteuerten Aktionserzeugungs-Schaltanordnung.
• Fig. 3 zeigt ein Blockschaltbild einer verbesserten Logik-Schaltanordnung 62 zur Durchführung einer synchronen Dualwort-Dekodierung mittels eines programmierbaren Logikarrays (PLA) gemäß der vorliegenden Erfindung. Die Schaltanordnung der vorliegenden Erfindung umfaßt eine UND-Ebene 64, die auf jeweiligen Eingangsleitungen 66 und 68 digitale Eingangssignale x(7 : 1) und ihre Komplemente (7 : 1) empfängt. Das Eingangssignal x(7 : 1) besteht aus den sieben (7) höchstwertigen Bits (MSBs) eines 8-Bit-Wortes, das den zu dekodierenden Steuerbefehl oder das zu dekodierende Operations-Codewort darstellt. Das Eingangssignal (7 : 1) besteht aus den sieben MSBs des Komplementes des Operations-Codewortes. Die UND-Ebene 64 empfängt ferner auf Leitung 70 ein Vorlade-/Bewertungssignal PRCH/EVAL.
• Die UND-Ebene des PLA kann derart organisiert sein, daß nur die sieben höchstwertigen Bits des 8-Bit-Operations-Codewortes dekodiert werden, damit die bisherige Anzahl von Transistorelementen beträchtlich reduziert wird. Das niederwertigste Bit (LSB) des Steuerwortes wird separat und außerhalb der UND-Ebene dekodiert, so daß eine geeignete Aktion erzeugt wird, wie nachfolgend genauer erläutert. Da das Dekodieren in der UND- Ebene 64 vom 8-Bit-Wort beim Stand der Technik aus Fig. 1 auf 7-Bit-Wörter aus Fig. 3 reduziert worden ist, wurde die Anzahl von Ausgangssignalen entsprechend von 256 auf 128 Ausgangssignale auf Leitung 72 für ein voll dekodiertes PLA reduziert. Somit wurde die Führung der Anschlußdrähte zu einer anderen Schaltanordnung aufgrund der Halbierung der erforderlichen Ausgangssignal-Dekodierleitungen beträchtlich verbessert. Jede Ausgangsleitung entspricht einen "Bein" in der UND-Ebene 62.
• Fig. 4 zeigt ein detailliertes Schaltschema eines einzelnen Beines der UND- Ebene 64 in dem PLA aus Fig. 3 zur Durchführung einer Dualwort-Dekodierung und einer dazugehörigen befehlsgesteuerten Aktionserzeugungs- Schaltanordnung. Das einzelne Ausgangsbein OUTIA/1B weist Programmiertransistoren N111-N117, einen Vorladetransistor P111 und einen Bewertungstransistor E111 auf. Das 7-Bit-Eingangssignal x(7 : 1) wird auf Leitungen 110-122 empfangen, und das Komplementsignal (7 : 1) wird auf Leitungen 128-138 empfangen. Das PRCH/EVAL-Signal wird an die Leitung 70 angelegt, die mit den Gates der Transistoren P111 und E111 verbunden ist. Das einzelne Ausgangsbein wird zum Dekodieren sowohl des ersten als auch des zweiten Steuerwortes Hex 1A und Hex 1B verwendet, die dieselben beiden Wörter sind, welche von dem ersten und dem zweiten Bein der UND- Ebene 2 aus Fig. 2 dekodiert worden sind.
• Zur Durchführung der Dualwort-Dekodierung dieser Steuerwörter Hex 1k und Hex 1B sind bei sieben Programmiertransistoren N111-N117 die jeweiligen Drain- und Source-Elektroden zwischen dem einzelnen Bein OUT1A/1B auf Leitung 148 und einer dynamischen Masseleitung 146 angeschlossen. Die Gate-Elektroden der Transistoren N111-N117 sind zum Empfangen der entsprechenden sieben Eingangsliteralen x&sub1;(7), x&sub1;(6), x&sub1;(5), x&sub1;L(4), x&sub1;L(3), x&sub1;(2) und x&sub1;L(1) auf den jeweiligen Leitungen 110, 112, 114, 132, 134, 120 und 138 angeschlossen. Der Vorladetransistor P111 weist einen P-Kanal- MOS-Transistor auf, dessen Source mit einer oberen Energieversorgungsspannung oder einem oberen Energieversorgungspotential VDD verbunden ist, dessen Drain mit der Ausgangsleitung 148 verbunden ist und dessen Gate zum Empfangen des PRCH/EVAL-Signals auf der Eingangsleitung 70 verbunden ist. Der Bewertungstransistor E111 weist einen N-Kanal-MOS- Transistor auf, dessen Drain mit der dynamischen Masseleitung 146 verbunden ist, dessen Source mit der unteren Energieversorgungsspannung oder einem Referenzmassepotential GND verbunden ist und dessen Gate zum Empfangen des PRCH/EVAL-Signals verbunden ist.
• Während des Betriebes, d. h. während der Vorladephase, wenn das PRCH/- EVAL-Signal auf dem Low-Logikpegel ist, wird der Transistor P111 zwecks Ladung der Ausgangsleitung 148 auf einen High-Pegel eingeschaltet und der Transistor E111 abgeschaltet. Während der Bewertungsphase, in der das PRCH/EVAL-Signal auf einem High-Logikpegel ist, wird der Transistor P111 abgeschaltet und der Transistor E111 zwecks Verbindens der dynamischen Masseleitung 146 mit dem Referenzmassepotential GND eingeschaltet. Folglich kann der High-Pegel auf der Ausgangsleitung 148 dann über bestimmte Programmiertransistoren entladen werden, dessen Gate-Elektrode mit einem High- oder "1"-Logikpegel verbunden ist. Es sei jedoch darauf hingewiesen, daß keiner der Programmiertransistoren N111-N117 im Ausgangsbein OUTIA/1B eingeschaltet wird, wenn der Steuerbefehl entweder Hex 1A oder Hex 1B lautet, da sämtliche Eingangsliterale auf einem Low- oder " "-Logik pegel sind. Daraus folgt, daß der Ausgang OUT1A/1B auf der Leitung 148 geladen bleibt.
• Damit ein voll dekodiertes PLA die ersten sieben höchstwertigen Bits des 8- Bit-Steuerwortes empfängt, werden sämtliche 128 Ausgangssignale während der Vorladephase auf einen High-Pegel geladen. Während der Bewertungsphase bleibt nur eines der 128 Ausgangssignale geladen. Das zu der Dekodierung der Steuerwörter Hex 1A und Hex 1B gehörige Ausgangsbein OUT 1A/1B bleibt z. B. geladen, und sämtliche anderen Ausgangssignale werden entladen.
• Die Logik-Schaltanordnung 62 umfaßt ferner eine dazugehörige befehlsgesteuerte Erzeugungs-Schaltanordnung 150, die operativ mit der Ausgangsleitung 148 der UND-Ebene des PLA 64 verbunden ist, und zwar zum Erzeugen einer entsprechenden ACTION(1A) oder ACTION(1B) in Bezug auf ein bestimmtes Steuerwort zu einem späteren Zeitpunkt. Die Erzeugungs- Schaltanordnung 150 umfaßt einen Puffer 152, eine LSB-Dekodierschaltung 153, eine erste und eine zweite Latch-Schaltung 154a und 154b und eine erste und eine zweite Übertragungs-Gate-Schaltung 156a und 156b. Es sei darauf hingewiesen, daß der Puffer 152 einen Inverter INV1 aufweist und die Latch-Schaltungen 154a und 154b und die Übertragungs-Gate-Schaltungen 156a und 156b mit denen in der Erzeugungsschaltung aus Fig. 2 identisch sind.
• Die LSB-Dekodierschaltung 153 weist einen Inverter INV5, Übertragungs- Gates TG2 und TG3 und Pull-up-Transistoren 160, 161 auf. Die Ausgangsleitung 148 ist mit dem Eingang des Inverters INV1 verbunden, und der Ausgang des Inverters INV1 ist mit Steuerknoten 166, 168 der Übertragungs-Gates TG2 und TG3 sowie mit dem Eingang des Inverters INV5 verbunden. Der Ausgang des Inverters INV5 ist mit Steuerknoten 170, 172 der Übertragungs-Gates TG2 und TG3 verbunden. Das das niederwertigste Bit darstellende Eingangsliteral x( ) ist mit einer Eingangsleitung 174 verbun den, die zu der Signaleingangsleitung 176 des Übertragungs-Gates TG2 führt. Die Signalausgangsleitung 178 des Übertragungs-Gates TG2 führt zu der ersten Latch-Schaltung 154a. Ähnlich ist das das Komplement des niederwertigsten Bits darstellende Eingangsliteral xL( ) mit einer Eingangsleitung 180 verbunden, welche zu der Signaleingangsleitung 182 des Übertragungs-Gates TG3 führt. Die Signalausgangsleitung 184 des Übertragungs- Gates TG3 führt zu der zweiten Latch-Schaltung 154b.
• Wenn das Steuerwort entweder Hex 1A oder Hex 1B lautet, wird der High- Pegel auf der Ausgangsleitung 148 vom Inverter INV1 invertiert, welcher zum Einschalten der Übertragungs-Gates TG2 und TG3 der LSB-Dekodierschaltung 153 dient. Wenn das Steuerwort Hex 1A lautet, durchläuft das niederwertigste Bit x&sub1;( ) = 1 das Übertragungs-Gate TG2. Alternativ durchläuft das Komplement des niederwertigsten Bits x&sub2;L( ) = 1 das Übertragungs-Gate TG3, wenn das Steuerwort Hex 1B lautet. Während das PRCH/EVAL-Signal noch auf dem High-Pegel ist, geht das erste Taktsignal CLK1 nach einer gewissen Verzögerungszeit auf High, so daß entweder das niederwertigste Bit oder das Komplement des niederwertigsten Bits in die entsprechende Latch-Schaltung 154a und 154b übermittelt wird. Das erste Taktsignal CLK1 geht dann nach einer gewissen Verzögerungszeit auf Low, und ein zweites Taktsignal CLK2 geht auf High. Je nach in den Latch- Schaltungen gespeichertem Steuerbefehldekodierer durchläuft das zweite Taktsignal CLK2 das Übertragungs-Gate, das eingeschaltet wird, so daß eine entsprechende Aktion ACTION(1A) oder ACTION(1B) an den jeweiligen Anschlüssen 162 und 164 erzeugt wird.
• Der Vergleich der Anzahl von zum Erzeugen der beiden Aktionen ACTION (1A) und ACTION(1B) erforderlichen Anzahl von Transistoren aus Fig. 4 mit dem Stand der Technik aus Fig. 2 zeigt, daß die Anzahl von Transistoren für die beiden Aktionen um 13 reduziert worden ist. Es sei darauf hingewiesen, daß diese Einsparung an Transistoren darauf zurückzuführen ist, daß das Steuerwort ein 8-Bit-Wort ist. Wenn ein Steuerwort ein 16-Bit-Wort ist, ist eine noch größere Einsparung möglich. Anhand des 16-Bit-Wortes wird ersichtlich, daß die Anzahl von Transistoren für die beiden Aktionen bei Anwendung einer ähnlichen Analyse um 29 reduziert würde.
• Die vorstehende detaillierte Beschreibung zeigt somit, daß die vorliegende Erfindung eine verbesserte Logik-Schaltanordnung zur Durchführung synchroner Dualwort-Dekodierung mittels eines programmierbaren Logikarrays bereitstellt, das mit einer reduzierten Anzahl von Transistoren gebildet ist. Dies kann dadurch realisiert werden, daß eine UND-Ebene derart organisiert wird, daß nur die sieben höchstwertigen Bits des 8-Bit-Operations-Codewortes dekodiert werden. Ferner wird eine LSB-Dekodierschaltung zum Dekodieren des niederwertigsten Bits des Steuerwortes verwendet.
• Obwohl die zur Zeit als bevorzugt angesehene Ausführungsform der vorliegenden Erfindung dargestellt und beschrieben worden ist, ist es für Fachleute auf dem Gebiet offensichtlich, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß dadurch vom Umfang der Erfindung abgewichen wird. Ferner können viele Modifikationen derart erfolgen, daß eine besondere Situation oder ein besonderes Material den Prinzipien der Erfindung angepaßt werden, ohne daß dadurch vom Umfang der Erfindung abgewichen wird. Daher soll die vorliegende Erfindung nicht auf die beschriebene besondere Ausführungsform als die beste Art und Weise der Durchführung der Erfindung beschränkt werden, sondern die Erfindung soll sämtliche Ausführungsformen umfassen, die in den Rahmen der beiliegenden Ansprüche fallen.

Claims (8)

1. Logik-Schaltanordnung, einschließlich eines programmierbaren Logikarrays zur Durchführung synchroner Dualwort-Dekodierung, mit:

einer UND-Logikebenenvorrichtung (64) zur Aufnahme mehrerer Steuerbefehlswörter und deren Komplemente und Durchführung entsprechender vorbestimmter Logikoperationen, und zum Erzeugen von Ausgangssignalen auf mehreren Ausgangsleitungen, von denen jede einen einzelnen Ausgang definiert; wobei

die Steuerbefehlswörter aus Eingangslogiksignalen mit je einem Binärcode bestehend aus mehreren Bits mit Ausnahme eines niederwertigsten Bits gebildet sind;

jeder Ausgang der UND-Logikebenenvorrichtung aus mehreren N- Kanal-MOS-Transistoren (N111-N117) gebildet ist, das Drain jedes der mehreren Transistoren mit einer (148) der mehreren Ausgangsleitungen und die Source jedes der mehreren Transistoren mit einer Masseleitung (146) verbunden sind, das Gate ausgewählter der mehreren Transistoren mit entsprechenden Bits des Binärcodes verbunden ist und das Gate anderer ausgewählter der mehreren Transistoren derart verbunden ist, daß das Komplement der entsprechenden Bits des Binärcodes empfangen wird; und mit

einer LSB-Dekodiervorrichtung (153), die mit jeder (148) der mehreren Ausgangsleitungen gekoppelt ist und auf das niederwertigste Bit und sein Komplement des Binärcodes zum Dekodieren jeder der mehreren Ausgangsleitungen und das niederwertigste Bit reagiert zum Erzeugen von entweder einem dem niederwertigsten Bit zugeordneten ersten Aktionssignal oder einem dem Komplement des niederwertig sten Bits zugeordneten zweiten Aktionssignal, wobei die LSB-Dekodiervorrichtung aufweist:

eine erste Übertragungs-Gate-Vorrichtung (TG2), die zum Erzeugen des ersten Aktionssignals an einem Ausgang auf das niederwertigste Bit reagiert, und eine zweite Übertragungs-Gate-Vorrichtung (TG3), die zum Erzeugen des zweiten Aktionssignals an einem Ausgang auf das Komplement des niederwertigsten Bits reagiert,

dadurch gekennzeichnet, daß die LSB-Dekodiervorrichtung einen Puffer (152) aufweist und der Puffer von einem Inverter (152) mit einem Eingang gebildet ist, der direkt mit der einen (148) der mehreren Ausgangsleitungen und einem Ausgang gekoppelt ist, wobei der Steueranschluß der ersten Übertragungs-Gate-Vorrichtung (TG2) direkt mit dem Ausgang des Inverters (152) verbunden ist, und der Steueranschluß der zweiten Übertragungs-Gate-Vorrichtung (TG3) direkt mit dem Ausgang des Inverters (152) verbunden ist, und ferner dadurch gekennzeichnet, daß die Masseleitung (146) eine dynamische Masseleitung ist.

2. Logik-Schaltanordnung nach Anspruch 1, die ferner eine Vorrichtung (P111) zum Vorladen jeder der mehreren Ausgangsleitungen auf einen High-Pegel während einer Vorladephase eines Vorlade-/Bewertungssignals aufweist.

3. Logik-Schaltanordnung nach Anspruch 2, wobei die Vorladevorrichtung einen P-Kanal-MOS-Transistor (P111) aufweist, dessen Source mit einem oberen Energieversorgungspotential verbunden ist, dessen Drain mit einer entsprechenden einen der mehreren Ausgangsleitungen verbunden ist und dessen Gate zum Empfangen des Vorlade-/Bewertungssignals verbunden ist.

4. Logik-Schaltanordnung nach Anspruch 3, die ferner eine Vorrichtung (E111) zum Koppeln der dynamischen Masseleitung an ein unteres Energieversorgungspotential aufweist zum Entladen der aus mehreren ausgewählten einen Ausgangsleitung während einer Bewertungsphase des Vorlade-/Bewertungssignals.

5. Logik-Schaltanordnung nach Anspruch 4, wobei die Koppelvorrichtung einen N-Kanal-MOS-Transistor (E111) aufweist, dessen Drain mit der dynamischen Masseleitung verbunden ist, dessen Source mit dem unteren Energieversorgungspotential verbunden ist und dessen Gate zum Empfangen des Vorlade-/Bewertungssignals verbunden ist.

6. Logik-Schaltanordnung nach Anspruch 1, wobei jede der ersten und zweiten Übertragungs-Gate-Vorrichtungen einen P-Kanal-Transistor und einen N-Kanal-Transistor aufweist, eine der Übertragungswegelektroden des P-Kanal-Transistors mit einer der Übertragungswegelektroden des N-Kanal-Transistors verbunden ist und die andere der Übertragungswegelektroden des P-Kanal-Transistors mit der anderen Übertragungswegelektrode des N-Kanal-Transistors verbunden ist.

7. Logik-Schaltanordnung nach Anspruch 6, die ferner eine erste Latch- Vorrichtung (154a) aufweist, die mit dem Ausgang der ersten Übertragungs-Gate-Vorrichtung gekoppelt ist und zum Speichern des ersten Aktionssignals auf ein erstes Taktsignal (CLK1) reagiert, und eine dritte Übertragungs-Gate-Vorrichtung (TG) aufweist, die zum Übertragen eines zweiten Taktsignals (CLK2) auf einen Ausgang der ersten Latch-Vorrichtung reagiert.

8. Logik-Schaltanordnung nach Anspruch 7, die ferner eine zweite Latch- Vorrichtung (154b) aufweist, die mit dem Ausgang der zweiten Übertragungs-Gate-Vorrichtung gekoppelt ist und zum Speichern des zweiten Aktionssignals auf das erste Taktsignal reagiert, und eine vierte Übertragungs-Gate-Vorrichtung (TG) aufweist, die zum Übertragen des zweiten Taktsignals auf einen Ausgang der zweiten Latch- Vorrichtung reagiert.