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Die
vorliegende Erfindung bezieht sich auf die gleichzeitig anhängige Anmeldung
mit dem Titel "A
FLASH EPROM TRANSISTOR ARRAY AND METHOD FOR MANUFACTURING THE SAME" (Flash Eprom Transistor
Anordnung und Verfahren zur Herstellung derselben), die gleichzeitig
mit der vorliegenden Anmeldung eingereicht wurde, Erfinder Shone, et
al., und die derzeit und zum Zeitpunkt der Erfindung demselben Anmelder
gehört.
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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf die Flash EPROM Speichertechnologie
und genauer gesagt auf eine verbesserte Flash EPROM Speicherarchitektur
und Datenzellenstruktur.
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Beschreibung des verwandten
Standes der Technik
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Flash
EPROMs sind eine wachsende Klasse nicht flüchtiger integrierter Speicherschaltkreise.
Die Flash EPROMs haben die Fähigkeit,
eine Speicherzelle in dem Chip elektrisch zu löschen, zu programmieren und
zu lesen. Die Speicherzelle in einem Flash EPROM wird unter Verwendung
sogenannter Floating Gate-Transistoren (Transistor mit "potentialfreiem" bzw. "schwebendem" Gate) gebildet,
in welche die Daten in einer Zelle gespeichert werden, indem das
Floating Gate geladen oder entladen wird. Das Floating Gate besteht
aus einem leitfähigen
Material, typischerweise aus Polysilizium, das gegenüber dem
Kanal des Transistors durch eine dünne Oxidschicht oder ein anderes
Isoliermaterial isoliert ist und das auch gegenüber dem Steuergate oder der Wortleitung
des Transistors durch eine zweite Schicht aus einem Isoliermaterial
isoliert ist.
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Daten
werden in der Speicherzelle gespeichert, indem das Floating Gate
geladen oder entladen wird. Das Floating Gate wird durch einen "Fowler-Nordheim-Tunnelmechanismus" geladen, indem eine
große
positive Spannung zwischen dem Gate und der Source oder der Drain
bereitgestellt wird. Dies bewirkt, dass Elektronen durch den dünnen Isolator
hindurch in das Floating Gate injiziert werden. Alternativ kann
auch ein Lawineninjektionsmechanismus verwendet werden, indem Potentiale
angelegt werden, um Elektronen mit hoher Energie in dem Kanal der
Zelle zu induzieren, die durch den Isolator in das Floating Gate
injiziert werden. Wenn das Floating Gate geladen wird, wird die
Schwellwertspannung, die bewirkt, dass die Speicherzelle leitfähig wird, über die
Spannung hinaus erhöht,
die während
eines Lesevorganges an der Wortleitung angelegt wird. Wenn also
eine geladene Zelle während
eines Lesevorganges adressiert wird, leitet die Zelle nicht. Der
nichtleitende Zustand der Zelle kann als eine binäre 1 oder 0
interpretiert werden, je nach der Polarität der Abfrageschaltung.
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Das
Floating Gate wird dann entladen, um den entgegengesetzten Speicherzustand
bereitzustellen. Diese Funktion wird typischerweise durch einen
F-N-Tunnelmechanismus zwischen dem Floating Gate und der Source
oder der Drain des Transistors, oder zwischen dem Floating Gate
und dem Substrat ausgeführt.
Beispielsweise kann das Floating Gate über die Source entladen werden,
indem eine große
positive Spannung von der Source zum Gate bereitgestellt wird, während man
die Drain auf einem erdfreien bzw. "Floating" Potential lässt.
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Die
zum Laden und Entladen des Floating Gate verwendeten hohen Spannung
bringen beträchtliche
Einschränkungen
für die
Modelle bzw. den Entwurf von Flashspeichereinrichtungen mit sich, insbesondere
wenn die Zellabmessungen und die Prozessspezifikationen in ihrer
Größe reduziert
werden. Einzelheiten hinsichtlich der Struktur und Funktion von
Flash EPROMs nach dem Stand der Technik findet man beim Studium
der folgenden US Patente, welche den Hintergrund der verwandten
Technologie lehren.
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Bergemont,
et al.,
U.S. Patent No. 5,012,446 ,
ausgegeben am 30. April 1991; Mukherjee, et al.,
U.S. Patent No. 4,698,787 , ausgegeben am
6. Oktober 1987 und Holler, et al.,
U.S.
Patent No. 4,780,423 , augegeben am 25 Oktober 1988.
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Zusätzliche
fortgeschrittene Technologie, welche integrierte Flash EPROM-Schaltkreise
betrifft, ist dargelegt in der
Europäischen Patentanmeldung
Nr. 90104002.2 von Belleza, veröffentlicht am 12. September
1990, Woo et al., "A
Novel Memory Cell Using Flash Array Contactless EPROM (FACE) Technology" (neue Speicherzelle,
welche kontaktlose EPROM (FACE) Technologie eines Flash Arrays verwendet),
IEDM 1990, veröffentlicht
durch IEEE, Seiten 91-94. Außerdem
Woo et al., "A Poly-Buffered "FACE" Technology for High
Density Memories" (mehrfach
gepufferte "FACE"-Technologie für hochdichte
Speicherung), 1991 SYMPOSIUM ON VLSI TECHNOLOGY, Seiten 73-74. Eine "konktaktlose" EPROM Array-Architektur
nach dem Stand der Technik wird beschrieben in Kazerounian et al., "Alternste Metal Virtual
Ground EPROM Array Implemented in A 0.8 μM Process for Very High Density
Applications" (alternatives
EPROM Array mit metallischer virtueller Masse, implementiert in
einem A 0,8 μM
Prozess für Anwendungen
sehr hoher Dichte), IEDM, veröffentlicht
durch IEEE 1991, Seiten 11.5.1-11.5.4.
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Wie
durch die Publikationen in dem Patent von Bergemont et al. und in
den Veröffentlichungen von
Belleza, Woo et al. und Kazerounian nachgewiesen wurde, gibt es
ein zunehmen des Interesse an einem nichtflüchtigen Speichermodell mit
kontaktlosem Array. Sogenannte kontaktlose Arrays weisen ein Array
von Speicherzellen auf, die als eingegrabene Diffusion miteinander
verbunden sind und die eingegrabene Diffusion ist nur periodisch über Kontakte mit
einer metallischen Leitung verbunden. Frühere Flash EPROM-Modelle, wie
z. B. das System von Mukherjee et al. erforderten einen "halben" Metallkontakt für jede Speicherzelle.
Da Metallkontakte eine beträchtliche
Fläche
auf einem integrierten Schaltkreis benötigen, sind sie ein Haupthindernis bei
der Erzeugung einer Speichertechnologie mit hoher Dichte. Weiterhin
wird, wenn die Einrichtungen immer kleiner werden, die Flächenreduzierung
durch die Abstände
des Metalls über
den Kontakten benachbarter Drain- und Source Bitleitungen begrenzt, welche
verwendet werden, um auf die Speicherzellen in dem Array zuzugreifen.
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Es
ist daher wünschenswert,
eine Flash EPROM Zelle, eine Architektur und ein Verfahren zur Herstellung
derselben bereitzustellen, die zu einem hochdichten, nichtflüchtigen
Speicherschaltkreis führen
und welche einige der mit den hohen Programmier- und Löschspannungen
verknüpften
Probleme überwinden.
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Die
EP0552531 beschreibt kontaktlose Flash
EPROM Zell- und Array-Modelle und Verfahren zum Herstellen derselben
auf der Basis einer Drain-Source-Drain Konfiguration, in welcher
eine einzelne Source-Diffusion durch zwei Spalten von Transistoren
gemeinsam verwendet wird. Ein länglicher
erster Drain-Diffusionsbereich, ein länglicher Source-Diffusionsbereich
und ein länglicher
zweiter Drain-Diffusionsbereich sind in einem Halbleitersubstrat
entlang im Wesentlichen paralleler Linien ausgebildet. Feldoxidbereiche
lässt man
auf gegenüberliegenden
Seiten der ersten und zweiten Drain-Diffusionsbereiche wachsen.
Floating Gates und Steuergatewortleitungen werden orthogonal zu
der Drain-Source-Drainstruktur ausgebildet, um zwei Spalten von
Speicherzellen zu bilden, die einen gemeinsam verwendeten Sourcebereich
haben. Der gemeinsam verwendete Sourcebereich ist über einen
unteren Blockauswahltransistor mit einem virtuellen Masseanschluss
verbunden. Jeder Drain-Diffusionsbereich ist über einen oberen Blockauswahltransistor
mit einer globalen Bitleitung verbunden. Die Zellstruktur verwendet
zwei metallische globale Bitleitungen, die sich im Wesentlichen
parallel zu den Drain-, Source- und Drain-Diffusionsbereichen erstrecken, und
einen virtuellen Masseleiter, welcher eine Mehrzahl von Spalten
von Transistoren über
einen horizontalen Leiter mit einem virtuellen Masseanschluss verbindet,
wie z. B. durch eine eingegrabene Diffusionsleitung verbindet.
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Die
EP0529862 beschreibt einen
nichtflüchtigen
Speicher, welcher Speicherzellen, die in einer Matrix angeordnet
sind, Wortleitungen zur Reihenauswahl, Teil-Bitleitungen, Teil-Spaltenleitungen,
einen Spaltenauswahlschaltkreis, einen Bitleitungsauswahlschaltkreis
und ei nen Spaltenleitungsauswahlschaltkreis aufweisen. Die Wortleitungen
werden verwendet als Gates, die für die Reihen von Speicherzellen
gemeinsam vorhanden sind, wobei eine Gruppe von Teil-Bitleitungen
und Teil-Spaltenleitungen durch den Spaltenauswahlschaltkreis ausgewählt wird,
eine gradzahlige oder ungradzahlige Teil-Bitleitung aus jeder Gruppe
ausgewählt
und mit durch den Bitleitungsauswahlschaltkreis mit irgendeiner
der Hauptbitleitungen verbunden wird und eine gradzahlige oder ungradzahlige
Teil-Spaltenleitung aus jeder Gruppe ausgewählt und durch den Spaltenleitungsauswahlschaltkreis
mit irgendeiner der Hauptspaltenleitungen verbunden wird.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
vorliegende Erfindung stellt ein integriertes Flash EPROM Speicherschaltkreismodul
bereit, wie es in Anspruch 1 definiert ist.
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Die
vorliegende Erfindung stellt neue, kontaktlose Flash EPROM Zell-
und Drain-Modelle bereit, die zu einem dichten, segmentierbaren
Flash EPROM Chip führen.
Die Flash EPROM Zelle beruht auf einer einzigartigen Drain-Source-Drain
Konfiguration, in welcher ein einzelner Source-Diffusion durch zwei
Spalten von Transistoren gemeinsam verwendet wird. Außerdem wird
eine neue Speicherschaltkreisarchitektur, die für die Flash EPROM Zellen der
vorliegenden Erfindung geeignet ist, bereitgestellt.
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Gemäß einer
Ausführungsform
wird also ein Flash EPROM Transistor Array bereitgestellt. Ein länglicher
erster Drain-Diffusionsbereich, ein länglicher Source-Diffusionsbereich
und ein länglicher zweiter
Drain-Diffusionsbereich werden in einem Halbleitersubstrat entlang
im Wesentlichen paralleler Linien ausgebildet. Feldoxidbereiche
lässt man
auf gegenüberliegenden
Seiten der ersten und zweiten Drain-Diffusionsbereiche aufwachsen.
Floating Gates und Steuergate-Wortleitungen werden orthogonal bzw.
senkrecht zu der Drain-Source-Drainstruktur ausgebildet, um zwei
Spalten aus Speicherzellen bereitzustellen, die einen gemeinsam
verwendeten Sourcebereich haben. Der gemeinsam verwendete Sourcebereich
ist mit einem virutellen Masseanschluss verbunden. Die Drain-Diffusionsbereiche
sind über
Auswahltransistoren mit globalen Bitleitungen verbunden. Die Zellenstruktur
verwendet eine metallische, globale Bitleitung, die sich im Wesentlichen
parallel zu den Drain-, Source- und Drain-Diffusionsbereichen für zwei Spalten
von Zellen erstreckt, und eine virtuelle Masseversorgung, die eine
Mehrzahl von Spalten von Transistoren durch einen horizontalen Leiter,
wie z. B. eine eingegrabene Diffusionsleitung, mit einem virtuellen
Masseanschluss verbindet. Demnach ist nur ein Wiederholabstand für Metallkon takte
für die
beiden Spalten von Flash EPROM Zellen in jeder Drain-Source-Drain
Struktur erforderlich.
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Gemäß einer
Ausführungsform
der Erfindung wird also ein integriertes Flash EPROM Schaltkreismodul
auf einem Halbleitersubstrat bereitgestellt. Das Modul umfasst ein
Speicherarray, welches zumindest M Reihen und 2N Spalten aus Flash EPROM
Zellen hat. M Wortleitungen, die jeweils mit den Flash EPROM Zellen
in einer der M Reihen der Flash EPROM Zellen verbunden sind, und
N globale Bitleitungen sind darin enthalten. Eine Dateneingabe-
und Ausgabeschaltung ist mit den N globalen Bitleitungen verbunden,
welche das Lesen und Schreiben von Daten in dem Speicher Array gewährleisten. Eine
Auswahlschaltung, die mit den 2N Spalten aus Flash EPROM Zellen
und mit den N globalen Bitleitungen verbunden ist, stellt eine wahlweise
Verbindung von zwei Spalten der 2N Spalten mit jeder der N globalen
Bitleitungen bereit, so dass ein Zugriff auf die 2N Spalten aus
Flash EPROM Zellen durch die Dateneingabe- und Ausgabeschaltung über N globale
Bitleitungen bereitgestellt wird. Außerdem kann die Struktur erweitert
werden, um das gemeinsame Verwenden einer metallischen Bitleitung
für mehr
als zwei Spalten von Zellen bereitzustellen.
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Gemäß einer
anderen Ausführungsform
umfasst das Array eine Mehrzahl von Segmenten von Drain-Source-Drain
Strukturen, wie oben beschrieben. Die Auswahlschaltung umfasst in
dieser Ausführungsform
eine Segmentauswahlschaltung, die mit zwei lokalen Bitleitungen
verbunden ist, welche durch die Drain-Diffusionsbereiche in dem
Segment bereitgestellt werden. Die Segmentauswahlschaltung stellt
eine selektive Verbindung für
die ersten und zweiten Spalten von Zellen innerhalb eines gegebenen
Segmentes mit einer der N globalen Bitleitung bereit. Wenn also
die Drain-Diffusionsbereiche lokale Bitleitungen vorsehen, so umfasst
die Auswahlschaltung einen ersten Transistor, der einen ersten Anschluss
in dem ersten Drain-Diffusionsbereich der
Struktur hat und einen zweiten Anschluss hat, der mit einem Kontakt
mit einer der N globalen Bitleitungen verbunden ist. Der zweite
Transistor hat einen ersten Anschluss, der mit dem zweiten Drain-Diffusionsbereich
der Struktur verbunden ist, und einen zweiten Anschluss, der mit
dem Kontakt verbunden ist. Die ersten und zweiten Transistoren werden
unabhängig
durch linke und rechte Auswahlleitungen gesteuert, die parallel
zu den Wortleitungen verlaufen.
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Das
Array wird weiterhin durch Reduzierung der Anzahl von erforderlichen
Wortleitungstreibern kompakt gemacht. Gemäß dieser Ausführungsform steuert
jeder Wortleitungstreiber eine Mehrzahl von Wortleitungen parallel
an.
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Gemäß einer
weiteren Ausführungsform
hat das Halbleitersubstrat einen ersten Leitfähigkeitstyp, einen ersten Well
in dem Substrat, der von einem zweiten Leitfähigkeitstyp ist, und einen
zweiten Well des ersten Leitfähigkeitstyps
in dem ersten Well. Die Flash EPROM Zellen sind in dem zweiten Well
hergestellt, um das Anlegen eines negativen Potentials an zumindest
entweder der Source oder der Drain während eines Ladebetriebs des
Floating Gate in den Zellen zu ermöglichen. Dies reduziert im
Wesentlichen die Größe der hohen
positiven Spannung, die in dem Gate angelegt werden muss, um F-N-Tunneln zu
induzieren für
Zellen, die geladen werden müssen. Das
Array verwendet gemäß der Erfindung
auch ein negatives Potential an dem Gate der zu entladenden Zelle.
Dies reduziert die Größe des Potentials
beträchtlich,
welches an der Drain angelegt werden muss, um für das Entladen der Zelle ein
F-N-Tunneln zu induzieren. Die niedrigeren Werte der Spannungen.
die verwendet werden, erleichtern die Spezifikationen für die Komponenten
des integrierten Schaltkreises, welche die Programmier- und Löschspannungen
handhaben, was die Einrichtung ökonomischer
und leichter herzustellen macht. Gleichzeitig wird die Erhaltbarkeit
des Speichers verbessert, indem die Erzeugung "heißer
Löcher" während des Programmierbetriebs
reduziert wird.
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Gemäß einem
Aspekt der vorliegenden Erfindung ist das Array so ausgestattet,
dass der "gelöschte" Zustand einem geladenen
Floating Gate entspricht, so dass die gelöschte Zelle nichtleitend ist, wenn
sie adressiert wird, und der "programmierte" Zustand ergibt sich
aus dem Entladen der Zelle, so dass die programmierte Zelle leitend
ist, wenn sie adressiert wird. Dies ermöglicht, dass ein Löschvorgang
ohne Vorprogrammierung erfolgen kann.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung umfasst das Array redundante Reihen
von Flash EPROM Zellen. Die redundanten Reihen werden verwendet,
um eine Reihe in dem Hauptarray zu ersetzen, die durch eine einzelne Wortleitung
oder einen Satz von Wortleitungen adressiert wird, welche mit einem
einzigen Treiber verbunden sind. Da der entladene Zustand einem programmierten
Zustand entspricht und wegen der Verwendung der negativen Potentiale
zum Programmieren und Löschen
wird, wie oben dargelegt, die Reihenredundanz ermöglicht.
Flash EPROM Zellen nach dem Stand der Technik konnten Reihenredundanzen
nicht verwenden wegen der Störung,
die durch die fehlerhafte Reihe in dem Hauptarray verursacht wurde.
Insbesondere gingen, da die fehlerhafte Reihe nicht von den Programmier-
und/oder Löschpotentialien
in dem Hauptarray isoliert werden konnten, die Zellen in der fehlerhaften
Reihe weiterhin in einen übermäßig gelöschten Zustand
und trugen so zu einem Leckstrom auf dem Array bei und verursachten
schließlich
einen Ausfall von Spalten.
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Demnach
kann ein integriertes Flash EPROM Schaltkreismodul gemäß der vorliegenden Erfindung
unter Verwendung eines Prozesses mit zwei Wells hergestellt werden,
wobei das Halbleitersubstrat den ersten Leitfähigkeitstyp in dem Halbleitersubstrat
aufweist, ein erster Well eines zweiten Leitfähigkeitstyps in dem Substrat
vorgesehen ist und ein zweiter Well des ersten Leitfähigkeitstyps
in dem ersten Well vorgesehen ist. Ein Array aus Flash EPROM Zellen
wird in dem zweiten Well ausgebildet, wenn das Array 2N Spalten
aus Flash EPROM Zellen und M Reihen umfasst. Die 2N Spalten von
Flash EPROM Zellen weisen N Paare von Spalten von Flash EPROM Zellen
auf, wobei jedes Paar von Spalten eine Mehrzahl von Segmenten umfasst.
Jedes Segment in der Mehrzahl weist einen ersten Drain-Diffusionsbereich
auf, der länglich
in einer ersten Richtung in dem zweiten Well verläuft, einen Source-Diffusionsbereich,
der länglich
in der ersten Richtung in dem zweiten Well verläuft und von dem ersten Drain-Diffusionsbereich
beabstandet ist, und einen zweiten Drain-Diffusionsbereich, der
länglich
in der ersten Richtung in dem zweiten Well verläuft und von dem Source-Diffusionsbereich
beabstandet ist. Dieses liefert eine Drain-Source-Drain Struktur,
die zwei Spalten von Flash EPROM Zellen innerhalb eines gegebenen
Segmentes bereitstellt.
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Eine
erste Isolierschicht wird über
dem Substrat, über
den ersten und zweiten Kanalbereichen zwischen den Drain-Source-Drain
Strukturen und über
der Source und den Drain-Diffusionsbereichen angeordnet.
Floating Gate Elektroden werden über der
ersten Isolierschicht für
die zwei Spalten von Zellen in dem Segment aufgebracht. Die zweite
Isolierschicht wird über
den Floating Gate Elektroden angeordnet. Dies führt dazu, das jedes Segment
einen ersten Satz von Flash EPROM Zellen in einer ersten aus einem
Paar von Spalten und einen zweiten Satz von Flash EPROM Zellen in
einer zweiten aus dem Paar von Spalten umfasst.
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M
Wortleitungen, die jeweils mit den Flash EPROM Zellen in der einen
der M Reihen von Flash EPROM Zellen angeschlossen sind, sind ebenfalls enthalten.
Teile eines Teilsatzes der M Wortleitungen sind jeweils mit einer
Flash EPROM Zelle in dem ersten Satz in einem gegebenen Segment
und einer Flash EPROM Zelle in dem zweiten Satz in einem gegebenen
Segment verbunden. Demnach schneidet jede Wortleitung zwei Zellen
in jedem Paar von Spalten innerhalb eines gegebenen Segmentes.
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Das
Array umfasst N globale Bitleitungen. Eine Dateneingangs- und Ausgangsschaltung
ist mit den N globalen Bitleitungen verbunden, um das Lesen und
Schreiben von Daten (unter Verwendung einer Programmier- und/oder
Löschsequenz)
in den 2N Spalten von Flash EPROM Zellen zu gewährleisten.
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Die
Auswahlschaltung ist mit den ersten und zweiten Drain-Diffusionsbereichen
in jedem der Mehrzahl von Segmenten verbunden, was eine Verbindung
der 2N Spalten von Flash EPROM Zellen mit den N globalen Bitleitungen
liefert. Die Auswahlschaltung gewährleistet eine selektive Verbindung von
zwei Spalten der 2N Spalten mit jeder der N globalen Bitleitungen,
sodass ein Zugriff auf die 2N Spalten von Flash EPROM Zellen durch
die Dateneingangs- und Ausgangsschaltung über die N globalen Bitleitungen
bereitgestellt wird.
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Demnach
ist eine einzigartige Array Architektur bereitgestellt worden mit
einer Konfiguration einer virtuellen Masse, um eine hohe Packungsdichte
zu erzielen. Die Grundeinheit des Speicherarrays umfasst Segmente
von zwei Spalten von Zellen in einer Drain-Source-Drain Konfiguration.
Die resultierende Array Struktur bringt weniger Programmier- und
Löschstörungsprobleme
für die
benachbarten, nicht ausgewählten
Bitleitungen mit sich. Sie reduziert auch die Komplexität des V-Decoder
Modells im Vergleich zu einer Arraystruktur, die als ein Source-Drain-Source-Drain-Array
ausgestattet ist.
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In
dem Arraylayout haben zwei Zellen gemeinsam einen Wiederholabstand
des Metalles (von Metallkontakten), was die Modelleinschränkungen des
metallischen Wiederholabstandes weiter erleichtert. Das Decodieren
für die
zwei Spalten von Zellen, die mit einer gegebenen Metallleitung verbunden sind,
wird durch linke und rechte Auswahltransistoren gewährleistet,
die jeweils mit jedem Drain-Source-Drain Segment verbunden sind.
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Andere
Aspekte und Vorteile der vorliegenden Erfindung erkennt man bei
Betrachtung der Figuren, der genauen Beschreibung und der Ansprüche, welche
sich anschließen.
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KURZBESCHREIBUNG DER FIGUREN
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1 ist
ein schematisches Diagramm eines integrierten Flash EPROM Schaltkreismoduls
gemäß der Erfindung.
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2 ist
ein schematisches Diagramm eines Flash EPROM Arrays mit einer Drain-Source-Drain Konfiguration
und virtueller Masse.
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3 ist
ein schematisches Diagramm einer alternativen Ausführungsform
der vorliegenden Erfindung mit zwei Spalten von Flash EPROM Zellen,
welche eine einzige metallische Bitleitung gemeinsam verwenden.
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4 ist
ein schematisches Blockdiagramm eines segmentierbaren Flash EPROM
Arrays mit redundanten Reihen für
die Korrektur von fehlerhaften Reihen in dem Hauptarray.
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4A ist
ein Flussdiagramm eines Seitenprogrammiervorganges gemäß der vorliegenden
Erfindung.
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4B ist
ein vereinfachtes Schema, welches eine Programmierverifizierschaltung
gemäß der vorliegenden
Erfindung zeigt.
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5A-5H veranschaulichen
die Schritte beim Herstellen eines ersten Typs einer Flash EPROM
Zelle gemäß der vorliegenden
Erfindung, mit einem erweiterten Floating Gate für ein verbessertes Kopplungsverhältnis.
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6A-6G veranschaulichen
die abschließenden
sechs Schritte in einer Sequenz, die so beginnt, wie es in den 5A-5D dargestellt
ist, und zwar für
das Implementieren einer alternativen Ausführungsform der Flash EPROM
Zellen gemäß der vorliegenden
Erfindung.
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7 ist
eine perspektivische Ansicht des Layouts eines Flash EPROM Segmentes
gemäß der vorliegenden
Erfindung.
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8-14 sind
Maskenlayouts für
das Implementieren des Flash EPROM Segmentes nach 7,
wobei:
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8 das
Layout einer ersten Diffusion und einer Feldoxidisolation in dem
Substrat darstellt,
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9 den
Bereich eines Zellimplantats vom p+ Typs zum Erhöhen der Schwellwertspannung
in den Zellen des Arrays darstellt,
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10 das
Layout einer ersten Polysiliziumschicht darstellt,
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11 das
Layout einer zweiten Polysiliziumschicht darstellt,
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12 das
Layout einer dritten Polysiliziumschicht darstellt,
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13 das
Positionieren von Metallkontakten darstelle,
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14 das
Layout in den darüberliegenden Metallleitungen
für das
Teilarray darstellt.
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GENAUE BESCHREIBUNG
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Eine
genaue Beschreibung der bevorzugten Ausführungsform der vorliegenden
Erfindung wird im Bezug auf die Figuren gegeben, wobei 1 eine Übersicht
des Layouts eines integrierten Flash EPROM Schaltkreismoduls gemäß der vorliegenden Erfindung
zeigt. Das integrierte Schaltkreismodul nach 1 umfasst
demnach ein Flash EPROM Speicherarray 100, welches mit
einer Mehrzahl redundanter Speicherzellen 101 verbunden
ist, die verwendet werden, um fehlerhafte Zellen in dem Hauptarray
zu ersetzen, wie es im Stand der Technik bekannt ist. Eine Mehrzahl
von Referenzzellen 102 wird verwendet mit Abfrageverstärkern 107 für das differenzielle
Abfragen des Zustandes der Zellen in dem Speicherarray.
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Mit
dem Speicherarray 100 sind Wortleitungen und Blockauswahldecoder 104 für die horizontale
Decodierung in dem Speicherarray verbunden. Außerdem sind mit dem Speicherarray 100 der
Spaltendecoder und der virtuelle Masseschaltkreis 105 zum vertikalen
Decodieren in dem Array verbunden. Mit dem Spaltendecoder und dem
virtuellen Masseschaltkreis 105 sind die Strukturen 103 zur
Eingabe von Programmierdaten verbunden. Die Abfrageverstärker 107 und
die Programmierdateneingabestrukturen 103 stellen demnach
die Dateneingangs- und Ausgangsschaltung bereit, die mit dem Speicherarray
verbunden ist.
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Der
integrierte Flash EPROM Schaltkreis arbeitet typischerweise in einem
Nurlesebetrieb, einem Programmierbetrieb und einem Löschbetrieb.
Dafür ist
eine Betriebsartsteuerschaltung 106 mit dem Array 100 verbunden.
Schließlich
wird während
der Programmier- und Löschbetriebe
ein negatives Potential entweder an dem Gate oder der Source und der
Drain der Speicherzellen angelegt. Dafür werden ein negativer Spannungsgenerator 108 und
ein positiver Spannungsgenerator 109 verwendet, um die verschiedenen
Referenzspannungen für
das Array zuzuführen.
Der Generator 108 für
negative Spannung und der Generator 109 für positive
Spannung werden durch die Stromversorgungsspannung VCC getrieben
bzw. angesteuert.
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2 veranschaulicht
zwei Segmente innerhalb eines größeren integrierten
Schaltkreises. Die Segmente sind in etwa entlang der gestrichelten
Linie geteilt und umfassen ein Segment 51A, welches sich im
Wesentlichen oberhalb der gestrichelten Linie 50 befindet,
und ein Segment 51B, welches sich im Wesentlichen unterhalb
der gestrichelten Linie 50 befindet. Ein erstes Paar 52 von
Spalten in den Segment 51A ist spiegelbildlich zu einem
zweiten Paar von Spalten 53 in dem Segment 51B entlang
eines gegebenen globalen Bitleitungspaares (z. B. Bitleitung 70, 71)
angeordnet. Wenn man entlang des Bitleitungspaares nach oben geht,
sind die Speichersegmente umgeklappt, so dass sie die virtuellen
Masseleiter 54A, 54B (eingegrabene Diffusion)
und die Metall-zu-Diffusionskontakte 55, 56, 57, 58 gemeinsam verbinden.
Die virtuellen Masseleiter 54A, 54B erstrecken
sich in horizontaler Richtung durch Metall-zu-Diffusionskontakte 60A, 60B über das
Array zu einer vertikalen Metallleitung 59 für die virtuelle Masse.
Die Segmente wiederholen sich auf gegenüberliegenden Seiten in der
metallischen virtuellen Masseleitung 59, so dass benachbarte
Segmente eine metallische virtuelle Masseleitung 59 gemeinsam
verwenden. Das Segmentlayout nach 2 erfordert
demnach zwei metallische Kontaktabstände pro Spalte aus zwei Transistorzellen
für die
globalen Bitleitungen und einen metallischen Kontaktabstand pro
Segment für
die metallische virtuelle Masseleitung 59.
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Jedes
der Paare von Spalten (z. B. 52, 53) entlang eines
gegebenen Bitleitungspaares weist einen Satz von EPROM Zellen auf.
Die Zellen 75-1, 75-2, 75-N weisen einen
ersten Satz von Flash EPROM Zellen in einer ersten aus einem Paar 77 von Spalten
auf. Zellen 76-1, 76-2, 76-N weisen einen zweiten
Satz von Flash EPROM Zellen in der zweiten Spalte des Paares 77 von
Spalten auf.
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Der
erste Satz von Zellen und der zweite Satz von Zellen verwenden eine
gemeinsame, eingegrabene Diffusions-Sourceleitung 78. Die
Zellen 75-1, 75-2, 75-N sind mit einer
eingegrabenen Diffusions-Drainleitung 79 verbunden. Die
Zellen 76-1, 76-2, 76-N sind mit der
eingegrabenen Diffusions-Drainleitung 80 verbunden. Eine
Auswahlschaltung, welche den oberen Auswahltransistor 81 und den
oberen Auswahltransistor 82 aufweist, verbindet die entsprechenden
Drain-Diffusionsleitungen 79, 80 mit metallischen
globalen Bitleitungen 83 bzw. 84. Der Transistor 81 hat
also eine Source, die mit der Drain-Diffusionsleitung 79 verbunden
ist, und eine Drain, die mit einem Metallkontakt 57 verbunden
ist. Der Transistor 82 hat eine Source, die mit der Drain-Diffusionsleitung 80 verbunden
ist und eine Drain, die mit dem Metallkontakt 58 verbunden
ist. Die Gates der Transistoren 81 und 82 werden
durch das Signal TBSELA gesteuert, um die
jeweiligen Spalten der Flash EPROM Zellen mit den globalen Bitleitungen 83 und 84 zu
verbinden.
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Die
Source-Diffusionsleitung 78 ist mit der Drain des Auswahltransistors 85 verbunden.
Die Source des Auswahltransistors 85 ist mit einer Diffusionsleitung 54A für virtuelle
Masse verbunden. Das Gate des Transistors 85A wird durch
das Signal BBSELA gesteuert.
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Weiterhin
kann ein Sektor von zwei oder mehr Segmenten, wie in 2 dargestellt,
Wortleitungssignale gemeinsam verwenden, wegen der zusätzlichen
Decodierung, welche durch die oben und unteren Blockauswahlsignale
TBSELA, TBSELB,
BBSELA und BBSELB bereitgestellt
wird. Gemäß einem Aspekt
der Erfindung verwenden acht Segmente Wortleitungstreiber gemeinsam,
was einen Sektor in einer Tiefe von acht Segmenten bereitstellt.
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Wie
man erkennen kann, stellt die Architektur gemäß der vorliegenden Erfindung
ein in Sektoren aufgeteiltes Flash EPROM Array bereit. Dies ist vorteilhaft,
da die Source und Drain von Transistoren in nicht ausgewählten Segmenten
während
eines Lese-, Programmier- oder Lösch-Zyklus gegenüber den Strömen und
Spannungen auf den Bitleitungen und virtuellen Masseleitungen isoliert
werden können. Während eines
Lesevorganges wird demnach das Abfragen bzw. Erfassen verbessert,
weil Leckstrom von Segmenten, die nicht ausgewählt sind, keinen Beitrag zu
dem Strom auf den Bitleitungen liefert. Während der Programmier- und
Löschvorgänge sind die
Spannungen der virtuellen Masseleitung und der Bitleitungen von
den nicht ausgewählten
Segmenten isoliert. Dies ermöglicht
einen sektorweisen Löschvorgang,
entweder Segment für Segment
oder vorzugsweise Sektor für
Sektor, wenn die Segmente innerhalb eines gegebenen Sektors Wortleitungstreiber
gemeinsam verwenden.
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Es
versteht sich, dass die unteren Blockauswahltransistoren (beispielsweise
Transistoren 65A, 65B in einer gegebenen Implementierung
möglicherweise
nicht erforderlich sind, wie in 3 unten
dargestellt. Außerdem
können
diese Blockauswahltransistoren ein unteres Blockauswahlsignal mit
einem benachbarten Segment gemeinsam verwenden. Alternativ können die
unteren Blockauswahltransistoren (beispielsweise 65A, 65B)
durch einzelne Isolationstransistoren ersetzt werden, die neben
den virtuellen Masseanschlüssen 60A, 60B angeordnet
sind.
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3 veranschaulicht
eine alternative Architektur des Flash EPROM Arrays gemäß der vorliegenden
Erfindung, in welcher zwei Spalten von Flash EPROM Zellen eine einzige
metallische Bitleitung gemeinsam verwenden. 3 zeigt
4 Paare von Spalten in dem Array, wobei hier das Paar von Spalten
Flash EPROM Zellen in einer Drain-Source-Drain Konfiguration umfasst.
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Das
erste Paar 120 von Spalten umfasst eine erste Drain-Diffusionsleitung 121,
eine Source-Diffusionsleitung 122 und eine zweite Drain-Diffusionsleitung 123.
Wortleitungen WL0 bis WL63 liegen jeweils über den Floating Gates einer
Zelle in einer ersten aus dem Paar von Spalten und einer Zelle in
der zweiten aus dem Paar von Spalten. Wie in der Figur dargestellt,
umfasst ein erstes Paar 120 von Spalten eine Spalte, welche
die Zellen 124, 125, 126 und 127 umfasst.
Nicht dargestellt sind Zellen, die mit den Wortleitungen WL2 bis
WL61 verbunden sind. Die zweite aus dem Paar 120 von Spalten
umfasst die Zellen 128, 129, 130 und 131.
Entlang derselben Spalten des Arrays ist ein zweites Paar 135 von
Spalten dargestellt. Es hat eine ähnliche Architektur wie das
Paar 120 von Spalten mit Ausnahme der Tatsache, dass es
spiegelbildlich dazu angeordnet ist.
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Wie
man also erkennen kann, umfasst der Transistor in dem ersten aus
dem Paar von Spalten, wie z. B. der Zelle 125, eine Drain
in der Drain-Diffusionsleitung 121 und eine Source in der
Source-Diffusionsleitung 122. Ein Floating Gate liegt über dem Kanalbereich
zwischen der ersten Drain-Diffusionsleitung 121 und der
Source-Diffusionsleitung 122. Die Wortleitung WL1 liegt über dem
Floating Gate der Zelle 125, um eine Flash EPROM Zelle
bereitzustellen.
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Das
Spaltenpaar 120 und das Spaltenpaar 135 verwenden
eine durch Diffusion hergestellte virtuelle Masse 136 des
Arrays (ARVSS). Die Source-Diffusionsleitung 122 des Spaltenpaares 120 ist demnach
mit der Massediffusion 136 (durch Diffusion hergestellte
Masse) verbun den. In ähnlicher
Weise ist die Source-Diffusionsleitung 137 des Spaltenpaares 135 mit
der Diffusionsmasse 136 verbunden.
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Wie
oben erwähnt,
verwendet jedes Paar 120 von Spalten von Zellen eine einzelne
metallische Bitleitung gemeinsam. Ein rechter Blockauswahltransistor 138 und
ein linker Blockauswahltransistor 139 sind demnach vorgesehen.
Der Transistor 139 umfasst eine Drain in der Drain-Diffusionsleitung 121, eine
Source, die mit einem Metallkontakt 140 verbunden ist und
ein Gate, das mit dem Steuersignal BLTR1 auf Leitung 141 verbunden
ist. In ähnlicher Weise
umfasst der rechte Blocktransistor eine Source in der Drain-Diffusionsleitung 123,
eine Drain, die mit dem Metallkontakt 140 verbunden ist,
und ein Gate, das mit dem Steuersignal BLTR0 auf Leitung 142 verbunden
ist. Die Auswahlschaltung einschließlich der Transistoren 138, 139 stellt
also eine selektive Verbindung der ersten Drain-Diffusionsleitung 121 und
einer zweiten Drain-Diffusionsleitung 123 mit
der metallischen Leitung 143 (MTBL0) über den metallischen Kontakt 140 bereit.
Wie man erkennen kann, umfasst das Spaltenpaar 135 den
linken Blockauswahltransistor 141 und den rechten Auswahltransistor 145,
die in ähnlicher
Weise mit einem Metallkontakt 146 verbunden sind. Der Kontakt 146 ist
mit derselben metallischen Bitleitung 143 verbunden wie
der Kontakt 140, welcher mit dem Spaltenpaar 120 verbunden
ist. Die Metallleitung kann durch eine zusätzliche Auswahlschaltung durch
mehr als zwei Spalten von Zellen gemeinsam verwendet werden.
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Die
in den 2 und 3 dargestellte Architektur beruht
auf einer Drain-Source-Draineinheit, welche
zwei Spalten von Zellen bildet, die gegenüber benachbarten Drain-Source-Draineinheiten isoliert sind,
um Leckstrom von bzw. zwischen benachbarten Spalten von Zellen zu
vermeiden. Die Architektur kann auf Einheiten mit mehr als zwei
Spalten erweitert werden, mit entsprechenden Toleranzen für Leckstrom
in der Abfrageschaltung oder durch andere Steuerungen bzw. Kontrollen
bezüglich
des Leckstroms von nicht ausgewählten
Zellen. Beispielsweise könnten
vierte und fünfte
Diffusionsleitungen innerhalb eines gegebenen isolierten Bereiches
hinzugefügt
werden, um eine Drain-Source-Drain-Source-Drain-Struktur zu erzeugen,
die vier Spalten von Zellen bereitstellt.
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Die
Spaltenpaare sind in horizontaler und vertikaler Richtung angeordnet,
um ein Array aus Flash EPROM Zellen bereitzustellen, das M Wortleitungen
und 2N Spalten aufweist. Das Array erfordert nur N metallische Bitleitungen,
von denen jeweils eine mit einem Paar von Spalten aus Flash EPROM Zellen über die
Auswahlschaltung verbunden ist, wie oben beschrieben wurde.
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Auch
wenn die Figuren nur vier Spaltenpaare 120, 135, 150 und 151 zeigt,
welche mit zwei metallischen Bitleitungen 143 und 152 (MTBL0-MTBL1) verbunden
sind, kann das Array sowohl in horizontaler als auch in vertikaler
Richtung nach Bedarf wiederholt werden, um ein Flash EPROM Speicherarray in
großem
Maßstab
bereitzustellen. Die Spaltenpaare 120 und 150,
die eine Wortleitung gemeinsam verwenden, wiederholen sich also
in horizontaler Richtung, um ein Segment des Arrays bereitzustellen. Segmente
wiederholen sich auch in vertikaler Richtung. Eine Gruppe von Segmenten
(beispielsweise acht Segmente), welche entsprechende Wortleitungen
haben, die mit einem gemeinsamen Wortleitungstreiber verbunden sind,
können
als ein Sektor des Arrays betrachtet werden.
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Das
Layout des Arrays ist kompakt wegen der Konfiguration mit der virtuellen
Masse, des reduzierten Erfordernisses für den metallischen Wiederholabstand
in dem Layout und weiterhin aufgrund der Fähigkeit, Wortleitungstreiber
durch eine Mehrzahl von Reihen in verschiedenen Segmenten gemeinsam
zu verwenden. Die Wortleitung WL36' kann also einen Wortleitungstreiber
mit der Wortleitung WL36 gemeinsam verwenden. In einem bevorzugten
System verwenden acht Wortleitungen einen einzelnen Wortleitungstreiber
gemeinsam. Demnach wird nur der Wiederholabstand von einer Wortleitungstreiberschaltung
für jeweils
einen Satz von acht Reihen von Zellen benötigt. Die zusätzliche
Decodierung, welche durch linke und rechte Auswahltransistoren bereitgestellt
wird (139, 138 für das Segment 120),
ermöglicht die
Konfiguration mit einer gemeinsam verwendeten Wortleitung. Die Konfiguration
mit einer gemeinsam verwendeten Wortleitung hat den Nachteil, dass
während
eines Sektorlöschvorgangs
acht Reihen von Zellen alle dieselbe Wortleitungsspannung empfangen,
was eine Wortleitungsstörung
in Zellen hervorruft, die nicht gelöscht werden sollen. Wenn dies
für ein
gegebenen Array ein Problem darstellt, könnte dieses Störungsproblem
beseitigt werden, indem sichergestellt wird, dass alle Sektorlöschvorgänge eine Decodierung
für Segmente
einschließlich
aller Reihen von Zellen durchführen,
die mit den gemeinsam verwendeten Wortleitungstreibern verbunden
sind. Für
acht Wortleitungen, die einen einzigen Treiber gemeinsam verwenden,
ist womöglich
ein Löschen eines
minimalen Sektors von acht Segmenten wünschenswert.
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4 ist
ein schematisches Blockdiagramm eines Flash EPROM Arrays, welches
gewisse Merkmale der vorliegenden Erfindung zeigen soll. Das Flash
EPROM Speichermodul, das in 4 dargestellt
ist, umfasst demnach ein Haupt-Flash EPROM Array einschließlich der
Sektoren 170-1, 170-2, 170-3, 170-N,
wobei jeder Sektor acht Segmente (beispielsweise SEG0-SEG7) aufweist. Eine
Mehrzahl von Sätzen
gemeinsam verwendeter Wortleitungstreiber 171-1, 171-2, 171-3, 171-N werden
verwendet, um die gemeinsam verwendeten Wortleitungen der acht Segmente
in den jeweiligen Sektoren anzusteuern. Wie unter Bezug auf die
gemeinsam verwen deten Wortleitungstreiber 171-1 dargestellt ist,
gibt es 64 gemeinsam verwendete Treiber für den Sektor 170-1.
Jeder der 64 Treiber führt
einen Ausgangswert auf Leitung 172 zu. Jedes dieser Ausgangssignale
wird verwendet, um acht Wortleitungen in entsprechenden Segmenten
des Sektors 170-1 zu treiben bzw. anzusteuern, wie es schematisch
in der Figur durch die Aufteilung in acht Sätze von 64 Linien bzw. Leitungen
dargestellt ist.
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Außerdem sind
mit dem Array eine Mehrzahl von Blockauswahltreibern 173-1, 173-2, 173-3, 173-N verbunden.
Die Blockauswahltreiber treiben jeweils ein linkes und rechtes Blockauswahlsignal
für jedes
Segment. Wenn die Segmente implementiert sind, wie in 3 dargestellt,
wird ein Blockauswahlsignal BLTR1 und BLTR0 für jeden Satz von 64 Wortleitungen
zugeführt.
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Zusätzlich gibt
es N globale Bitleitungen in dem Flash EPROM Array. Die N Bitleitungen
werden verwendet, um Zugriff auf die 2N Spalten von Flash EPROM
Zellen in dem Array für
den Dateneingabeschaltkreis und die Abfrageverstärker 191 zu gewähren. Die
N Bitleitungen 174 sind mit einem Spaltenauswahldecoder 175 verbunden.
In ähnlicher
Weise sind die Blockauswahltreiber 173-1 bis 173-N mit
einem Blockdecoder 176 verbunden. Die gemeinsam verwendeten
Wortleitungstreiber 171-1 bis 171-N sind mit den
Reihen der Decodierer 177 verbunden. Der Spaltenauswahldecodierer 175,
der Blockdecodierer 176 und der Reihendecodierer 177 empfangen Adresssignale
auf der Adresseingabeleitung 178.
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Mit
dem Spaltenauswahldecodierer 175 ist ein Seitenprogrammierpuffer 190 verbunden.
Der Seitenprogrammierpuffer 190 umfasst N Zwischenspeicher,
einen für
jede der N Bitleitungen. Demnach kann eine Datenseite als N Bits
breit betrachtet werden, wobei jede Reihe von Zellen zwei Seiten,
Seite 0 und Seite 1, breit ist. Seiten in einer gegebenen Reihe
werden ausgewählt
unter Verwendung der linken und rechten Decodierung, die oben beschrieben wurde.
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Auswählbare Spannungsquellen 179 werden verwendet,
um die Referenzpotentiale für
den Nurlese-Programmier- und Löschbetrieb
für das
Flash EPROM Array zuzuführen,
wie es im Prinzip in der Figur dargestellt ist, und zwar über die
Wortleitungstreiber 171-1 bis 171-N und über die
Bitleitungen.
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Die
virtuellen Masseleitungen in dem Array sind mit dem virtuellen Massetreiber 181 verbunden, der
an das Array angeschlossen ist. Außerdem sind Referenzspannungsquellen 199 für den p-well
und den n-well mit den entsprechenden Wells des Arrays verbunden.
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Wie
man also in 4 erkennen kann, werden die
64 Wortleitungstreiber, wie z. B. die Wortleitungstreiber 171-1 mit
512 (64 × 8)
Reihen in dem Array verwendet. Die zusätzliche Decodierung, die durch
die Blockauswahltreiber (z. B. 173-1) bereitgestellt wird,
ermöglicht
das Layout mit der gemeinsamen Wortleitung.
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Die
Architektur des Flash EPROM Arrays gemäß der vorliegenden Erfindung
ermöglicht
eine Reihenredundanz, wie es schematisch in 4 dargestellt
ist. Die W Bitleitungen erstrecken sich demnach von dem Hauptarray über die
Leitung 182 hinweg zu einem redundanten Array, welches
Sektoren 183-1 und 183-2 umfasst. Das redundante
Array wird durch die redundanten Wortleitungstreiber 184-1 und 184-2 angesteuert.
In ähnlicher
Weise sind redundante Blockauswahltreiber 185-1 und 185-2 mit
dem redundanten Array verbunden.
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Wenn
während
einer Überprüfung eine
Zelle auf einer gegebenen Reihe als fehlerhaft festgestellt wird,
so können
die sieben anderen Reihen, welche den Wortleitungstreiber gemeinsam
verwenden, durch entsprechende Reihen in dem redundanten Array 183-1 und 183-2 ersetzt
werden. Das System würde
also eine inhaltsadressierbare Speicherzelle 198 (CAM-Zelle)
mit einem redundanten Decodierer 186 umfassen, welcher
die Adressdaten empfängt. Wie
es im Stand der Technik bekannt ist, werden während einer Überprüfung fehlerhafte
Reihen in dem Hauptarray identifiziert und die Adresse dieser Reihen
wird in der CAM-Zelle 198 gespeichert. Wenn die Adresse
ADDR IN auf Leitung 178 zu der Adresse passt, die in der
CAM-Zelle 198 gespeichert ist, so wird ein Übereinstimmungssignal
auf Leitung 187 erzeugt. Das Übereinstimmungssignal schaltet
die gemeinsam verwendeten Wortleitungstreiber 171-1 bis 171-N in
dem Hauptarray ab. Der redundante Decodierer 186 steuert
die redundanten Wortleitungstreiber 184-1 und 184-2 an und treibt
die redundanten Blockauswahltreiber 185-1 und 185-2,
so dass sie die passende Ersatzreihe auswählen.
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Die
redundante Reihendecodierung kann auch mit einer redundanten Spaltendecodierung
verknüpft
sein, wie es im Stand der Technik bekannt ist, um ein Flash EPROM
Array mit einer wesentlich größeren Herstellungsausbeute
bereitzustellen.
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Der
Spaltenauswahldecodierer 175 ist mit den Seitenprogrammierzwischenspeichern 190 verbunden,
einschließlich
zumindest eines Zwischenspeichers für jede der N Bitleitungen.
Außerdem
ist der Spaltenauswahldecodierer 175 mit dem Dateneingabeschaltkreis
und den Abfrageverstärkern 191 verbunden.
Gemeinsam stellen diese Schaltkreise eine Dateneingabe- und Ausgabeschaltung
für die Verwendung
mit dem Flash EPROM Array bereit.
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Die
redundante Reihendecodierung stellt auch die Fähigkeit zum Korrigieren von
Kurzschlüssen
zwischen benachbarten Wortleitungen bereit. Insbesondere dann, wenn
zwei Wortleitungen kurzgeschlossen sind, müssen zwei Wortleitungen durch entsprechende
zwei Wortleitungen in dem redundanten Array ersetzt werden. In dem
beschriebenen Beispiel, in welchem acht Wortleitungen einen gemeinsamen
Wortleitungstreiber verwenden, werden zwei Sätze von acht Wortleitungen
verwendet, um entsprechende zwei Sätze von acht Wortleitungen
in dem Hauptarray zu ersetzen. Demnach können die zwei kurzgeschlossenen
Wortleitungen in dem Hauptarray durch Reihenredundanz repariert
werden.
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Die
Zellen sind für
einen Sektorlöschvorgang ausgestattet,
der ein Laden des Floating Gate (Elektronen treten in das Floating
Gate ein) bewirkt, so dass beim Abfragen einer gelöschten Zelle
die Zelle nicht leitfähig
ist und der Ausgang des Abfrageverstärkers high ist. Die Architektur
ist außerdem
für eine
Seitenprogrammierung konfiguriert, welche das Entladen eines Floating
Gate umfasst (Elektronen verlassen das Floating Gate), so dass beim
Abfragen eine programmierte Zelle leitend ist.
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Die
Betriebsspannungen für
den Programmiervorgang sind positive 5 Volt an der Drain einer Zelle,
die auf einen niedrigen (Daten = 0) Schwellwertzustand programmiert
werden soll, negative 10 Volt an dem Gate und 0 Volt oder schwebend
(potentialfrei) an dem Sourceanschluss. Das Substrat oder der p-well 200,
die in den 5G und 6F dargestellt
sind, ist bzw. sind geerdet. Dies führt zu einem Fowler-Nordheim-Tunnelmechanismus
für die
Entladung des Floating Gates.
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Der
Löschvorgang
wird ausgeführt
durch Anlegen negativer 6 Volt an der Drain, positiver 12 Volt an
dem Gate oder negativer 6 Volt an der Source. Der p-well 200 wird
mit negativen 6 Volt vorgespannt. Dies führt zu einem Fowler-Nordheim-Tunnelmechanismus
für das
Laden des Floating Gate. Die Lesepotentiale betragen 1,2 Volt an
der Drain, 5 Volt an dem Gate und 0 Volt an der Source.
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Dieses
bewirkt die Fähigkeit
der Durchführung
eines Sektorlöschvorganges
unter Verwendung von Wortleitungsdekodierung für das Auswählen von zu löschenden
Zellen. Der Löschstörzustand
für nicht ausgewählte Zellen
innerhalb eines Segmentes führt zu –6 Volt
an der Drain, 0 Volt an dem Gate und –6 Volt an der Source. Dieses
liegt deutlich innerhalb der Toleranzen der Zellen, diesen Potentialen
standzuhalten, ohne irgendeine beträchtliche Störung der Ladung in der Zelle
zu verursachen.
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In ähnlicher
Weise betragen die Programmierstörungszustände für Zellen,
die dieselbe Bitleitung in demselben Segment gemeinsam verwenden, 5
Volt an der Drain, 0 Volt an dem Gate und 0 Volt oder Floating bzw.
potentialfrei an der Source. Es gibt keine Steuerspannung zwischen
Gate und Drain in diesem Zustand und dies stört die Zelle nicht nennenswert.
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Für Zellen,
welche dieselbe Wortleitung gemeinsam verwenden jedoch nicht dieselbe
Bitleitung oder eine adressierte Zelle haben, die in einem high-Zustand
bleiben soll, ist der Störungszustand
0 Volt an der Drain, –10
Volt an dem Gate und 0 Volt oder Floating an der Source. Auch dieser
Zustand führt
nicht zu einer nennenswerten Verschlechterung bzw. Beeinflussung
der Ladung in den nicht ausgewählten
Zellen.
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Die
Technologie mit zwei Wells ist kritisch, insofern als die negative
Spannung an den Drain- und Source-Diffusionsbereichen (nicht) angelegt
werden kann. Ohne die negativen Spannungen an der Source und an
der Drain muss das Gatepotential für eine Zelle mit einem 50%
Kopplungsverhältnis,
was etwa 9 Volt an dem Übergang
Floating Gate/Drain erfordert, etwa 18 Volt betragen. Diese sehr
hohen Spannungen an integrierten Schaltkreisen erfordern speziell
ausgelegte Schaltkreise und eine spezielle Prozesstechnologie. In ähnlicher
Weise ermöglicht
die negative Spannung an dem Gate geringere positive Potentiale
an der Drain für
einen Programmiervorgang.
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4A ist
ein Flussdiagramm, welches den Programmstrom für den Flash-EPROM Schaltkreis nach 4 darstellt.
Der Prozess beginnt mit Löschen
des Sektors (beispielsweise Sektor 170-1) in welchen Daten
programmiert werden sollen (Block 600). Nach dem Löschen des
Sektors wird ein Löschverifiziervorgang
ausgeführt
(Block 601). Als nächstes
wird die Seitenzahl, entweder 0 oder 1, und die Segmentnummer, 1-8,
durch den Hostprozessor in Reaktion auf die Eingabeadressen eingestellt
(Block 602).
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Nach
dem Einstellen der Seitennummer und der Segmentnummer wird der Seitenpuffer
mit den Daten für
die Seite geladen (Block 603). Dieser Seitenpuffer kann
mit den gesamten N Datenbits geladen sein oder mit einem einzelnen
Datenbyte, je nachdem, wie es zu einem speziellen Programmiervorgang
passt. Als nächstes
wird ein Verifiziervorgang ausgeführt, für den Fall, dass der Benutzer
kein Vorablöschen
ausführt,
um festzustellen, welche Zellen eine Programmierung benötigen (Block 604). Nach
dem Laden des Seitenpuffer werden die Programmierpotentiale an dem
Segment angelegt, welches programmiert wird (Block 605).
Nach dem Programmiervorgang wird ein Verifiziervorgang ausgeführt, in
welchem die Seite verifiziert wird. In dem Verifiziervorgang werden
die Bits in dem Seitenpuffer, welche den erfolgreich program mierten
Zellen entsprechen, abgeschaltet (Block 606). Als nächstes stellt
der Algorithmus fest, ob alle Seitenbits in dem Seitenpuffer abgeschaltet
sind (Block 607). Wenn sie nicht alle abgeschaltet sind,
so stellt der Algorithmus fest, ob eine maximale Anzahl erneuter
Versuche durchgeführt
worden ist (Block 610), und, wenn dies nicht der Fall ist,
so geht er in einer Schleife zu Block 605 zurück, um die
Seite erneut zu programmieren, so dass die fehlerhaften Bits erneut
programmiert werden. Die Bits, welche den Test bestehen, werden nicht
erneut programmiert, da die entsprechenden Bits in dem Seitenpuffer
während
des Verifiziervorganges auf 0 gesetzt wurden. Wenn die maximale Anzahl
von erneuten Versuchen bei Block 610 durchgeführt worden
sind, so wird der Algorithmus beendet und zeigt einen nicht erfolgreichen
Vorgang an.
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Wenn
in Block 607 alle Seitenbits abgeschaltet sind, so stellt
der Algorithmus fest, ob der Sektor abgeschlossen ist, d. h. ob
beide Seiten des Sektors beschrieben werden müssen und ob beide abgeschlossen
sind (Block 608). Dies ist ein durch die CPU festgelegter
Parameter. Wenn der Sektor nicht abgeschlossen ist, so geht der
Algorithmus in einer Schleife zurück zu Block 602 und
aktualisiert die entsprechende Seitenzahl oder Segmentzahl.
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Wenn
der Sektor in Block 608 beendet worden ist, so ist der
Algorythmus erledigt (Block 609).
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Wie
unter Bezug auf Block 605 gemäß 4A erwähnt wurde,
umfasst die Programmierverifizierschaltung das bitweise Zurücksetzen
der Daten in dem Seitenpuffer, welcher die Löschverifizierung durchläuft. Eine
Struktur, wie sie in vereinfachter Form in 4B dargestellt
ist, ist demnach in dem Flash EPROM enthalten. Die Abfrageverstärker 650 des
Arrays sind mit einem Vergleicherschaltkreis 651 verbunden.
Die Eingänge
in den Vergleicherschaltkreis sind die Zwischenspeicher 652 der
Seitenpuffer. Demnach wird ein Datenbyte von den Abfrageverstärkern mit
einem entsprechenden Byte aus dem Seitenpuffer verglichen. Bestanden/Fehler-Signale für das Byte
werden an eine Bitzurücksetzung
auf dem Seitenpuffer 652 zurückgeleitet. Demnach werden
Bits, welche die Überprüfung bestehen,
in dem Seitenpuffer zurückgesetzt.
Wenn alle Bits auf dem Seitenpuffer zurückgesetzt worden sind oder
eine voreingestellte Anzahl von erneuten Versuchen des Programmiervorganges
durchgeführt
worden ist, so ist der Programmiervorgang abgeschlossen.
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Die 5A-5H veranschaulichen
Herstellschritte eines Flash-EPROM Arrays. 5A-5G sind
nicht maßstabsgetreu
wiedergegeben. 5H ist eine näherungsweise
maßstabsgetreue
Zeichnung für
das Bereitstellen einer Ansicht für die sich ergebenden Struktur.
Die 6A-6G liefern einen alternativen
Ansatz für das
Herstellen der Flash EPROM Zelle, welche dieselben anfänglichen
Schritte umfasst, wie sie in den 5A-5D dargestellt
sind. Ebenso wie bei 5H ist auch 6G eine
näherungsweise
maßstabsgetreue
Zeichnung der sich ergebenden Struktur. Die 7 und 8-14 werden
verwendet, um das Layout eines Testarrays aus drei Wortleitungen
mal sechs Spalten für
das unter Bezug auf die 5A-5H und 3 beschriebene
Beispiel zu beschreiben.
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Der
Prozess gemäß den 5A-5H wird
als erstes beschrieben. Die Zelle wird hergestellt unter Verwendung
einer 0,6 Mikrometer Doppelmetall-, dreifach Well-CMOS Technik (zwei
Wells in dem Array, ein drittes für eine periphere Schaltung)
und einer dreifach Polysilizium Technologie. Die primären beim
Herstellen der Zelle verwendeten Schritte sind in den 5A-5H dargestellt. 5A veranschaulicht
den ersten Schritt in dem Prozess. Beginnend mit einem Siliziumsubstrat 200 (oder
einem Bereich auf dem Substrat) aus einem p-Typ wird ein tiefer
Well 198 vom n-Typ mit einer Tiefe von etwa 6 Mikrometern
ausgebildet. Als nächstes
wird ein etwa 3 Mikrometer tiefer p-well 199 innerhalb
des n-well ausgebildet.
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Der
tiefe n-well 198 wird ausgebildet, indem zunächst ein
Dotiermittel vom n-Typ in das Substrat implantiert wird, wobei der
n-well-Bereich durch eine Photoresistmaske definiert wird. Nach
der Implantierung wird die Photomaske entfernt und das Substrat wird
bei hoher Temperatur eine relativ lange Zeit getempert, um das n-Typ
Dotiermittel hineinzutreiben und zu aktivieren, um den tiefen Well
zu bilden. Dann wird ein ähnlicher
Prozess ausgeführt,
um einen p-well innerhalb des tiefen n-wells auszubilden bzw. zu
implementieren.
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In
dem nächsten
Schritt wird ein wohlbekannter LOGOS-Feldoxidationsvorgang verwendet, um
relativ dicke Feldoxidbereiche 201 und 202 aufwachsen
zu lassen, die in einer Richtung senkrecht zu der Seite länglich ausgebildet
sind. Außerdem lässt man
eine Opferoxidschicht aufwachsen, die dann entfernt wird, um die
Oberfläche
des p-well 199 für
die nachfolgenden Schritte vorzubereiten.
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Wie
in 5B dargestellt ist, lässt man ein dünnes Tunneloxid 203 mit
etwa 90 Å Dicke
aufwachsen. Wie in 5C dargestellt, wird eine erste Schicht
Polysilizium 204 von etwa 800 Å, oben auf dem Tunneloxid 203 abgeschieden.
Dann wird eine dünne
Nitridschicht 205 von etwa 200 Å, oben auf der Polysiliziumschicht 204 abgeschieden.
Wie in 5D dargestellt, wird ein Photomaskenprozess verwendet,
um die Floating Gates und die n+-Source und Drain-Diffusionsbereiche
zu definieren. Die Photomaskenschichten 206, 207 werden
festgelegt, um die Floating Gate-Bereiche in der ersten Polysiliziumschicht 204 zu
schützen.
Die erste Polysiliziumschicht 204 und die Nitridschichten 205 werden
weggeätzt
mit Ausnahme der Stellen, die durch die Masken 206 und 207 geschützt sind,
um die Drain-Source- und Drainbereiche freizulegen. Als nächstes werden
Dotiermittel vom n-Typ in dem p-well 199 implantiert, wie
es durch die Pfeile 208 innerhalb der freigelegten Bereiche
angezeigt wird. Diese Bereiche sind daher von selbst mit dem Floating
Gate in der Polysiliziumschicht 204 ausgerichtet und auch
mit den für die
Isolationsbereiche 201 und 202.
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Wie
in 5E dargestellt ist, wird das Substrat getempert,
um die Dotiermittel zu aktivieren und die Drain-Diffusionsbereiche 213 und 214 bzw
den Source-Diffusionsbereich 215 zu definieren. Außerdem lässt man
Drainoxide 216, 217 und Sourceoxide 218 von
etwa 200 Å Dicke
zusammen mit Oxiden 225 und 256 aufwachsen, welche
die Seiten der Polysiliziumschicht 204 das Floating Gate
abdecken.
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Im
nächsten
Schritt wird die Nitridschicht 205 auf dem Floating Gate
entfernt und dann wird eine zweite Schicht 219 aus Polysilizium
(Poly Zwei) über der
ersten Schicht abgeschieden. Die zweite Schicht 219 ist
etwa 800 Å dick
und wird oben auf der Polysiliziumschicht Eins abgeschieden. Diese
Schicht wird mit einem Dotiermittel von n-Typ implantiert bzw. dotiert.
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Wie
in 5F dargestellt, wird ein Photomaskenprozess verwendet,
um das Muster von Poly Zwei festzulegen, welches seinerseits den
effektiven Floating Gate Bereich festlegt, wie man ihn von dem Steuergate
aus erkennt, welches in der Polysiliziumschicht Drei abgeschieden
wird. Der effektive Floating Gate Bereich bzw. die effektive Floating
Gate Fläche
wird durch die Poly-Zwei-Schicht
vergrößert, so
dass das Kopplungsverhältnis
groß genug
ist und vorzugsweise größer als
50% ist. Während
der anschließenden
Hochtemperaturtemperschritte verteilen sich die Dotiermittel vom
n-Typ gleichförmig
zwischen den Schichten Poly Zwei und Poly Eins, was zu einem Kontakt
mit einem niedrigen Widerstand zwischen den beiden Schichten führt.
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Wie
in 5G dargestellt ist, lässt man eine ONO-Schicht 220 oben
auf der Poly-Zwei-Schicht aufwachsen.
Die ONO-Schicht ist etwa 180 Å dick. Schließlich wird
eine dritte Schicht 221 aus Polysilizium (Poly Drei) oben
auf der ONO abgeschieden und, nach der Abscheidung von Wolframsilizid
wie es in 5H dargestellt ist, geätzt, um
die Wortleitung für die
Speicherzellen zu definieren.
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5H veranschaulicht
die Schicht aus Wolframsilizid 234 über der Poly-Drei-Schicht 221, die
verwendet wird, um die Gleitfähigkeit
der Wortleitungen zu verbessern. 5H ist
eine näherungsweise
maßstabsgetreue
Skizze der Struktur und der sich ergebenden Zelle. Gemäß dem Prozess
nach den 5A-5H wird
der Drain-Diffusionsbereich 213 in einem Bereich zwischen
dem Feldoxid 202 und der Poly-Eins-Schicht des Floating
Gate 230 gebildet, der in etwa 0,6 Mikrometer breit ist.
In ähnlicher
Weise ist der Poly Eins-Teil des Floating Gates 130 etwa
0,6 Mikrometer breit. Der Source-Diffusionsbereich zwischen den
Floating Gate Bereichen 230 und 233 ist näherungsweise
1,0 Mikrometer breit. Der Drain-Diffusionsbereich 214 ist
näherungsweise
0,6 Mikrometer breit.
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Der
1,0 Mikrometer breite Source-Diffusionsbereich 215 ist
etwas breiter ausgebildet, um Ausrichttoleranz für den Abscheidungsprozess des
Poly Zwei zu gewähren.
Bei einem besser gesteuerten bzw. kontrollierbaren Ausrichtvorgang
kann in die Breite des Source-Diffusionsbereiches 215 vermindert
werden.
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Die
vertikalen Abmessungen der verschiedenen Elemente sind näherungsweise
maßstabsgetreu wie
in 5H dargestellt. Das Tunneloxid 203 unter der
dem Poly Eins-Teil der Floating Gate Elektrode 230 oder 232 ist
näherungsweise
90 Å dick.
Die Poly Eins-Abscheidung 230 hat näherungsweise eine Dicke von
800 Å.
Der Oxidbereich 216 über
den Drain-Diffusionsbereich 213 und
in ähnlicher
Weise auch die Oxide, die sich über
dem Source-Diffusionsbereich 315 und
dem Drain-Diffusionsbereich 214 befinden, lässt man
auf etwa 2000 bis 2500 Å,
Dicke anwachsen, jedoch liegen sie im fertigen Zustand im Bereich
von 1000 bis 1500 Å.
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Das
Seitenwandoxid 226 auf dem Poly Eins-Teil des Floating
Gates 230 ist im Bereich von 600 Å dick. Wie man in der Skizze
sehen kann, geht sie in das thermische Oxid 216 über dem
Source- oder Drain-Diffusionsbereich über, soweit dies angemessen
ist.
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Die
Dicke der zweiten Poly-Abscheidung 231 beträgt näherungsweise
800 Å.
Die Dicke der ONO-Schicht 220 beträgt etwa 180 Å. Die dritte
Poly-Schicht 221 ist näherungsweise
2500 Å dick.
Die Wolfram Silizidschicht 234 ist etwa 2000 Å dick.
Der Feldoxidbereich 202 in dem fertigen Produkt hat eine Dicke
in dem Bereich von 6500 bis 5000 Å.
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5H veranschaulicht
ein Merkmal des Prozesses nach den 5A-5H.
Wie man erkennen kann, deckt in 5G die
zweite Poly-Abscheidung 253 den Drain-Diffusionsbereich 314 nur teilweise
ab. In 5H wird eine alternative Maske verwendet,
um den Poly Zwei-Teil des Floating Gate über dem Drain-Diffusionsbereich
bis zur teilweisen Überlappung
mit dem Feldoxidbereich 202 zu erweitern. Diese Variabilität in dem
Prozess ermöglicht, dass
das Kopplungsverhältnis
des Floating Gate variiert wird, so wie es zu den Erfordernissen
eines bestimmten Modells bzw. Entwurfes passt, indem seine Länge über den
Feldoxidbereich hinaus erweitert wird.
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Metallisierungs-
und Passivierungsschichten (nicht dargestellt) werden über den
Schaltkreis nach 5H abgeschieden.
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Wie
man also in 5H erkennen kann, wird eine
Floating Gate Struktur für
ein Flash EPROM Segment in einer Drain-Source-Drain Konfiguration bereitgestellt,
welche aus einer ersten Schicht aus Polysilizium 230 und
einer zweiten Schicht aus Polysilizium 231 besteht. Die
erste Schicht Poly 230 wird verwendet für die Selbstausrichtung der
Source- und Drain-Diffusionsbereiche.
Die zweite Schicht Poly 231 wird verwendet, um die Floating
Gate Oberfläche zu
erweitern, um das Kopplungsverhältnis
der Zelle zu vergrößern.
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In
der Drain-Source-Drain Konfiguration kann man erkennen, dass das
Floating Gate, dass aus der Poly Eins-Schicht 230 und der
Poly Zwei-Schicht 231 für
die Zelle auf der linken Seite und das Floating Gate, welches aus
der Poly Eins-Schicht und der Poly Zwei-Schicht 233 für die Zelle
auf der rechten Seite der Figur besteht, im Wesentlichen spiegelbildlich
zueinander sind. Dies erlaubt eine Erweiterung des Floating Gates
hinaus über
die Drain-Diffusionsbereiche in der Drain-Source-Drain Konfiguration,
ohne im Wesentlichen über dem
gemeinsam verwendeten Source-Diffusionsbereich einen Kurzschluss
zu erzeugen.
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Die
Zellentechnologie und das Layout haben eine Anzahl von Vorteilen.
Das Tunneloxid wächst auf,
bevor eine Source-Drain-Implantierung des Arrays erfolgt. Damit
werden Oxidverdickungs- und Dotierungsverarmungseffekte minimal
gemacht. Die Source- und Drainimplantierungen der Speicherzelle sind
selbst ausgerichtet auf das Poly-Eins-Muster. Die Kanallänge in der
Zelle kann damit gut kontrolliert bzw. gesteuert werden.
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Es
kann auch ein erleichterter Maßstab
hinsichtlich der Metallauslegung mit dem Flash Array verwendet werden,
insbesondere in der Architektur nach 3. Der Source
Blocktransistor geht in die Speicherzellen-Source-Drain-Diffusion
in dem Zellenlayout über
bzw. verschmilzt mit diesen. Dieser Überlappungsbereich stellt eine
Verbindung zwischen diesen beiden Diffusionsbereichen dar. Das Feldoxid
wird verwendet, um die Bitleitungspaare gegenüber benachbarten Bitleitungen
zu isolieren. Innerhalb des Bitleitungspaares ist die Struktur flach bzw.
eben.
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Außerdem wird
für die
in den 5A-5H dargestellte
Zelle der effektive Gatekopplungsbereich, gesehen von dem Steuergate, durch
die Fläche
der zweiten Poly-Schicht be stimmt. Deshalb kann ein relativ großes Gatekopplungsverhältnis erzielt
werden, indem man in die zweite Schicht aus Poly über die
eingegrabenen Diffusions- oder Feldoxidbereiche hinaus ausdehnt,
um das geringe Gatekopplungsverhältnis
zu kompensieren, welches durch die erste Poly-Schicht allein geliefert werden
würde.
Weiterhin kann man durch Erweiterung der Länge in der Ausdehnung der zweiten Schicht
aus Poly hinaus bis über
die Diffusionsbereiche und Isolationsbereiche unterschiedliche Gatekopplungsverhältnisse
in einfacher Weise erzielen, um unterschiedliche Produktanwendungen
zu erfüllen.
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Eine
alternative Zellstruktur ist in den 6A-6G dargestellt.
Diese Struktur beginnt mit denselben Herstellungsschritten, wie
sie in den 5A-5D oben
dargestellt sind. Wie man also in 6A sehen
kann, geht die Sequenz von der Struktur nach 5D weiter,
indem zunächst
die Masken 206 und 207 entfernt werden, und dann
eine Nitridschicht 250 über
dem Bereich abgeschieden wird. Die Nitridschicht bedeckt die Seiten
des Floating Gate Poly 204, wie es in der Figur dargestellt
ist. Im nächsten
Schritt wird, wie in 6B dargestellt, ein anisotropes Ätzen verwendet,
um die abgeschiedene Nitridschicht 250 zu entfernen, mit
Ausnahme derjenigen Bereiche der Schicht auf der Oberseite und den
Seiten des Floating Gate Polysiliziums 204.
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Das Ätzen hinterlässt möglicherweise
eine kleine Menge an Nitrid an den Kanten der Feldoxidbereiche 201, 202.
Dies ist jedoch für
den Prozess nicht wichtig.
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Nach
dem anisotropen Ätzen
des Nitrids wird der Wafer getempert, um die Dotiermittel hineinzutreiben,
so dass sie Drain-Diffusionsbereiche 213 und 214 und
den Source-Diffusionsbereich 215 bilden.
Außerdem
lässt man
die thermischen Oxide 216, 217 und 218 über den
Drain-Diffusionbereichen bzw. über
dem Source-Diffusionsbereich aufwachsen. Die Nitridschichten 205 und 250 schützen das Polysilizium 204 des
Floating Gate gegen eine Oxidausbildung.
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Im
nächsten
Schritt werden, wie in 6C dargestellt ist, die Nitridreste
der Schicht 205 und der Schicht 250 von der Struktur
entfernt, wodurch dann die Floating Gate Elemente 204 von
Poly Eins freigelegt werden.
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Im
nächsten
Schritt wird, wie in 6D dargestellt, eine zweite
Poly-Abscheidung 219 auf der Struktur abgeschieden. Die
zweite Schicht Poly 219 wird bis zu einer Dicke von etwa
1500 bis 2000 Å abgeschieden
und mit einem Dotiermittel vom n-Typ implantiert bzw. dotiert.
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Wie
in 6E dargestellt ist, werden Abstandshalter 240 und 241 aus
Polysilizium entlang der Kanten des Poly-Eins-Musters ausgebildet,
wobei ein sich selbst ausrichtendes bzw. steuerndes Plasma-Ätzen der
Poly Zwei-Schicht verwendet wird.
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Während der
anschließenden
Hochtemperaturschritte verteilen die Dotiermittel vom n-Typ in der Poly
Zwei-Abscheidung sich gleichmäßig zwischen den
Poly Eins- und den Poly Zwei-Elementen
und stellen einen guten elektrischen Kontakt her.
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Wie
in 6F dargestellt ist, wird eine ONO-Schicht 220 über den
Floating Gate Strukturen abgeschieden, die auf dem Poly Eins-Element 242 und
den Poly Zwei-Abstandhaltern 240 und 241 ausgebildet
worden sind. Außerdem
kann ein Bereich aus Polysilizium 243 neben dem Feldoxidbereich 201 in
diesem Prozess hinterlassen werden. Es gibt jedoch keinen elektrischen
Kontakt in diesem Bereich und dies sollte keinen Einfluss auf die
Arbeitsweise der Vorrichtung haben. Nach der Abscheidung der ONO-Schicht 220 wird
eine dritte Poly-Schicht 221 mit einer Dicke von etwa 2500 Å abgeschieden,
um die Wortleitungen für
die Einrichtung zu bilden.
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6G veranschaulicht
den letzten Schritt in dem Prozess des Abscheidens einer Schicht
aus Wolframsilizid 234 mit einer Dicke von etwa 2000 Å über der
Poly-Drei-Wortleitung 221, um die Leitfähigkeit der Struktur zu verbessern.
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6G ist
außerdem
eine näherungsweise maßstabsgetreue
Skizze der Struktur. Wie man erkennen kann, sind demnach die Drain-Diffusionsbereiche 213 und 214 in
einem Bereich von etwa 0,6 Mikrometern Breite zwischen einem Feldoxid 202 und dem
Floating Gate 204 ausgebildet. Die Poly Eins-Abscheidung 204 des
Floating Gate haben eine Dicke von etwa 0,15 Mikrometern. Außerdem beträgt der Source-Diffusionsbereich 115,
welcher zwischen den Poly Eins-Floating
Gates ausgebildet wird, etwa 0,6 Mikrometer. Der im Vergleich zu
dem nach 5H schmalere Diffusionsbereich 215 ist
bei diesem Ansatz möglich
wegen der sich selbst ausrichtenden Natur der Poly Zwei-Abstandhalter 240 und 241.
Es ist bei einem Layout mit einer Struktur wie in 6G nicht
notwendig, Toleranzen für
Fehlausrichtungen der Maske bereitzustellen, wie sie erforderlich sind
für die
Ausrichtung der Maske zur Ausbildung der Poly Zwei-Floating Gate
Erstreckungen nach 5H. Dies macht die Struktur
nach 6G eskalierbar, wenn die Maße des Prozesses weiter schrumpfen,
ohne das Erfordernis, Toleranzen für Maskenfehlausrichtung zuzulassen.
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Die
Dicken der Bereiche in den vertikalen Maßen sind ähnlich denen nach 5H.
Jedoch ist die Poly Eins-Abscheidung 242 etwa 1500 bis
1600 Å dick.
Die Abstandhalter 240 und 241 erstrecken sich
um etwa 2000 Å über die
Source- und Drain-Diffusionsbereiche hinaus. In einem alternativen
Prozess zum Herstellen einer Struktur, wie sie in 6G dargestellt
ist, wird die zweite Nitridschicht 250 nicht abgeschieden.
Statt dessen lässt
man während
des Temperschrittes nach 6B Oxid
auf der Seite der Poly Eins-Abscheidung aufwachsen. Diese Oxide
auf den Seiten des Polysiliziums können weggeätzt werden, so dass in den
nachfolgenden Schritten ein Kontakt zwischen Poly Eins und Poly
zwei bereitgestellt werden kann. Das Ätzen des Oxids an der Seite
des Poly Eins-Teiles des Floating Gates bringt jedoch auch das Risiko
des Ätzens
des Oxides zwischen dem Floating Gate und dem Substrat mit sich.
Wenn dieser Bereich zu stark geätzt
wird, so kann während der
Poly Zwei-Abscheidung auf dem Substrat ein Kurzschluss auftreten.
Die in den 6A-6G dargestellte
Prozedur ist deshalb für
viele Anwendungen möglicherweise
die bevorzugte.
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Das
in der beschriebenen Struktur verwendete Polysilizium für das Floating
Gate kann durch amorphes Silizium ersetzt werden.
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Für ein besseres
Verständnis
des Layouts des integrierten Schaltkreises der vorliegenden Erfindung
werden die 7 bis 14 verwendet,
um das Layout eines Testarrays zu beschreiben, welches eine Größe von 6
Spalten mal 3 Wortleitungen hat. 7 ist eine
zusammengesetzte Ansicht, die man besser unter Bezug auf die Layoutansichten
der 8-14 versteht. Wie man in 7 erkennen kann,
umfasst das Testarray 5 Feldisolationsbereiche 400, 401, 402, 403 und 404.
Das Layout dieser Isolationsbereiche kann man gemäß 8 erkennen,
wo die Feldoxidbereiche mit den Bezugzeichen 400-404 markiert
sind, und der schraffierte Bereich 405 entspricht einem
aktiven Bereich innerhalb des Wells 199 vom p-Typ nach 5G.
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9 zeigt
das Layout eines Implantationsmittels vom p-Typ, welches verwendet
wird, um die Schwellwertspannung VT der Speicherzellen zu erhöhen. Das
Implantationsmittel in dem Bereich 406 bewirkt eine höhere anfängliche
VT für
die Speicherzellen in dem Block als für die Auswahltransistoren (in
Bereichen, welche durch die Linien 436 und 437 in 7 eingekreist
sind).
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Das
Array umfasst auch die Steuerleitungen 407 und 408 aus
Poly Drei für
die rechten und bzw. linken Auswahltransistoren für jedes
der drei Segmente. 7 zeigt auch drei Wortleitungen 409, 410 und 411,
die über
drei Segmenten des Arrays liegen. Die erste Schicht Poly ist in 7 durch
die fett bzw. dick gezeichnete Linie 415 dargestellt und
ist außerdem
noch besser in 10 zu erkennen. Es gibt Segmente 416, 417, 418, 419, 420 und 421 in
der ersten Poly-Schicht, wie in 10 dargestellt,
die für eine
Selbstausrichtung der linken und rechten Auswahltransistoren verwendet
werden. Diese Segmente werden später
entfernt, nachdem die Source- und Drainbereiche der Zellen ausgebildet
worden sind. 10 veranschaulicht also die
Maske bzw. Maskierung für
die Poly Eins-Abscheidung. Poly Eins wird innerhalb des durch die
Linie 415 definierten Bereiches und in den das Layout von 10 umgebenden Bereichen
abgeschieden und geätzt,
um die erste Schicht Poly der Floating Gates nach 5G bereitzustellen.
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11 zeigt
das Maskenmuster für
die zweite Schicht aus Polysilizium für die in 5G dargestellte
Zelle. Die Bereiche 412, 413 und 414 erkennt man
auch in 7. Die Bereiche 422 und 423 entsprechen
Segmenten in der Polysiliziumschicht für das Floating Gate über den
Feldisolationsbereichen 401 und 403 in 7.
Poly Zwei (die zweite Polysiliziumschicht) wird später in einem
Muster ausgelegt, um das erweiterte Floating Gate nach 5G bereitzustellen.
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12 zeigt
von der dritten Polysiliziumschicht (Poly Drei) die Steuerleitungen 407 und 408 und
die Wortleitungen 409, 410 und 411.
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13 zeigt
die Metallkontakte 424, 425, 426, 427, 428 und 429 in
dem Testarray. Der Kontakt 424 wird verwendet, um die Steuerleitung 408 von Poly
Drei zu kontaktieren. Der Kontakt 428 wird verwendet, um
einen metallischen Kontakt zu der Steuerleitung 407 von
Poly Drei herzustellen. Die Kontakte 425, 426 und 427 werden
verwendet, um von dem Diffusionsbereich der Auswahltransistoren
zu den metallischen globalen Bitleitungen, welche über dem Array
liegen (in 7 nicht dargestellt) einen Kontakt herzustellen.
Der Kontakt 429 wird verwendet, um eine Verbindung zu den
Source-Diffusionen des Arrays herzustellen. Das Layout der Metallleitungen
ist in 14 dargestellt. Wie man erkennen
kann, sind sie mit den Kontakten 425, 426 und 427 ausgerichtet und
liegen über
den Segmenten in dem Array. Die metallische Bitleitung 430 ist
demnach mit dem Kontakt 425 verbunden, die metallische
Bitleitung 431 ist mit dem Kontakt 426 verbunden
und die metallische Bitleitung 432 ist mit dem Kontakt 427 verbunden. Die
metallischen Anschlussflächen 433 und 434 sind mit
Kontakten 428 bzw. 424 verbunden. Die metallische
Anschlussfläche 435 ist
mit dem Kontakt 429 verbunden.
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In
der Abfolge ist dann in 8 ein Feldisolations- und Diffusionsschritt
dargestellt. Als nächstes wird
ein VT-Erhöhungs-Implantierungsschritt
in dem Bereich 406 ausgeführt, der in 9 dargestellt
ist. Als nächstes
wird die Polysiliziumschicht für
das Floating Gate aufgelegt. Zusätzlich
werden die Segmente 416 bis 421 mit Poly Eins
ausgelegt, um die Kanäle
für die
linken und rechten Blockauswahltransistoren bereitzustellen. Dann
wird eine Source-Drainimplantierung
(Dotierung) ausgeführt,
um die Drain-Source-Drain Struktur und die eingegra benen Diffusionen
für die
linken und rechten Blockauswahltransistoren und den virtuellen Masseanschluss
zu bilden. Nach dieser Implantierung wird die Poly Zwei-Schicht
abgeschieden, wie es in 11 dargestellt
ist. Poly Zwei ist in einem Muster ausgelegt, wie es oben beschrieben
ist, um die erweiterten Floating Gates bereitzustellen. Eine Isolierschicht
wird über Poly
Zwei angeordnet und die dritte Schicht aus Polysilizium wird in
einem Muster abgeschieden, wie es in 12 dargestellt
ist. Schließlich
wird eine Isolationsschicht über
der Poly Drei-Schicht abgeschieden, die Metallkontakte werden hergestellt
und die metallischen Bitleitungen werden über dem Array abgeschieden.
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Wie
man in 7 sehen kann, liegt der linke Auswahltransistor
unter der Steuerleitung 408 in den Bereich, welcher durch
die Linie 436 eingekreist ist. In ähnlicher Weise liegt der rechte
Auswahltransistor für
das erste Segment unter der Steuerleitung 407 in dem durch
die Linie 437 umkreisten Bereich. Der Kontakt 425 erreicht
einen Diffusionsbereich 438. Der Diffusionsbereich ist
durch den maskierten Bereich 440, der durch die Abscheidung
von Poly Eins definiert wurde, gegenüber einem Diffusionsbereich 439 isoliert.
In ähnlicher
Weise ist der Diffusionsbereich 438 von dem Diffusionsbereich 441 durch
den maskierten Bereich 442 isoliert, welcher durch die Abscheidung
von Poly Eins maskiert wurde. Demnach wird ein Auswahltransistor
für die
linke Spalte über
dem durch den Bereich 442 definierten Kanal bereitgestellt.
Der Diffusionsbereich 441 liegt innerhalb des Drain-Diffusionsbereiches
für das
Segment oder ist mit diesem verbunden. In ähnlicher Weise liegt der Diffusionsbereich 439 innerhalb
des rechten Drain-Diffusionsbereiches für das Segment oder ist mit
diesem verbunden.
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Der
Strompfad von dem Kontakt 425 zu dem linken Diffusionsbereich
für das
Segment wird durch die Pfeillinie 443 dargestellt. Wie
man erkennen kann, wird dieser Pfad durch den Transistorkanal in dem
Bereich 442 unterbrochen. Die Steuerleitung 408 stellt
demnach eine Verbindung des linken Drain-Diffusionsbereiches mit
dem Kontakt 425 bereit. Der Strompfad für den rechten Blockauswahltransistor
wird durch die Pfeillinie 444 dargestellt. Wie man erkennen
kann, wird dieser Pfad durch den Kanal in dem Bereich 440 unterbrochen.
Die beiden Auswahltransistoren in den Bereichen 436 und 437 stellen
demnach eine wahlweise Verbindung des Kontaktes 425 entweder
mit dem linken oder mit dem rechten Diffusionsbereich bereit. Auf
diese Weise werden wahlweise zwei Spalten von Flash EPROM Zellen über den
Kontakt 425 mit einer einzelnen metallischen Bitleitung
verbunden.
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Wie
Fachleute erkennen, wird die Maskensequenz der 8-14 für die in 6G dargestellte
Zelle verändert,
was die Schritte der Abscheidung von Poly Zwei betrifft. Das grundlegende
Layout des Arrays bleibt jedoch unverändert.
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Dementsprechend
sind eine neue Flash EPROM Zelle und eine entsprechende Arrayarchitektur
bereitgestellt worden. Die Architektur bietet ein sehr dichtes Kernarray,
welches man durch ein einzigartiges Zelllayout erhält, wobei
zwei nebeneinanderliegende lokale Drain-Bitleitungen sich eine gemeinsame Source-Bitleitung
teilen. Außerdem
ist das Layout optimiert worden, um die Verwendung einer einzigen
metallischen Leitung für
jeweils zwei Spalten von Zellen in dem Array zu ermöglichen.
Schließlich
ist das Layout weiterhin reduziert durch gemeinsam verwendete Wortleitungen,
so dass der Wiederholabstand für
die Wortleitungstreiber die Größe des Hauptarrays
nicht beeinflusst bzw. nicht beeinträchtigt. Ein Sektorlöschen ist
möglich
unter Verwendung der segmentierbaren Architektur der vorliegenden Erfindung.
Außerdem
ist eine Reihenredundanz für Flash
EPROMs, welche diese Struktur verwenden. verfügbar.
Unter Verwendung dieser Technologien kann man ein Flash Speicher
Array mit hoher Leistungsfähigkeit
und Zuverlässigkeit
erzielen.
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Ein
n-Kanal-Beispiel des Flash EPROM Arrays ist offenbart worden. Fachleute
erkennen jedoch, dass äquivalente
p-Kanalschaltkreise unter Verwendung von im Stand der Technik bekannten Techniken
implementiert werden können.
Weiterhin ist die Architektur bezüglich Flash EPROM Zellen entwickelt
worden. Viele Aspekte der Architektur können aber an eine Vielfalt
von Speicherschaltkreisarrays angepasst werden.
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Die
vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung ist
für Zwecke der
Veranschaulichung und Beschreibung präsentiert worden. Sie soll weder
erschöpfend
sein noch die Erfindung auf die genau dargestellten Ausführungsformen
beschränken.
Offensichtlich liegen viele Modifikationen und Variationen für Fachleute
auf diesem Gebiet auf der Hand. Der Schutzempfang der Erfindung
soll durch die folgenden anhängenden
Ansprüche
definiert sein.