DE69324088T2 - Dicht versiegeltes Gehäuse für elektronische Systeme und Verfahren zu seiner Herstellung - Google Patents

Dicht versiegeltes Gehäuse für elektronische Systeme und Verfahren zu seiner Herstellung

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Description

  • Die Erfindung bezieht sich auf Hochintensitäts-Verbindungsschaltungen (HDI Schaltungen von High Density Interconnect Circuits) und insbesondere ist sie auf hermetisch gekapselte HDI Schaltungskonfigurationen und auf ein Verfahren zu ihrer Herstellung gerichtet.
  • HDI Schaltungen weisen mehrere miteinander verbundene Schaltungschips auf, die auf einem Substrat angebracht sind, wo die Chips durch ein metallisiertes Muster, das auf einer Polymer-Deckschicht hervorgerufen ist, miteinander verbunden sind. Derartige HDI Schaltungen sind von Eichelberger u. a. in einem gemeinsam übertragenen US-Patent 4,783,695 beschrieben, das am 8. November 1988 erteilt wurde und durch diese Bezugnahme in die vorliegende Offenbarung eingeschlossen wird. Üblicherweise wird das metallisierte Muster durch ein Computergesteuertes Laser-Lithographiesystem gebildet, wie es in dem gemeinsam übertragenen US-Patent 4,835,704, erteilt am 30. Mai 1989, beschrieben ist. Üblicherweise enthält eine Hochintensitäts-Verbindungsstruktur zwischen 30 bis 50 oder sogar mehr Integrierte Schaltungschips, die auf einem einzigen HDI Substrat zusammengesetzt und miteinander verbunden sind, das eine Breite und Länge von etwa 50 Millimeter (mm) und eine Dicke von etwa 1,27 mm hat.
  • Diese HDI Struktur kann zur Reparatur oder Auswechselung von einer fehlerhaften Komponente herausgenommen und dann wieder eingebaut werden, ohne signifikantes Risiko für das richtige Funktionieren (d. h. guter) Komponenten, die in dem System enthalten sind. Die Einfachheit der Reparierbarkeit ist eine wichtige Überlegung, wo 50 oder mehr Chips, die jeweils bis zu $ 2.000 kosten, auf einem einzigen Substrat zusammengefasst sein können. Beispielhafte Prüf- und Reparaturtechniken sind von Eichelberger u. a. in den US-Patentschriften 4,878,991, 4,884,122 und 4,937,203 beschrieben, die am 7. November 1989, 28. November 1989 bzw. 26. Juni 1990 erteilt wurden.
  • Eine wichtige Aufgabe der HDI Technologie besteht darin, HDI Schaltungskonfigurationen oder Packungen zu erzeugen, die in ungünstigen Umgebungen, wie beispielsweise unter Bedingungen hoher Feuchtigkeit arbeiten können. Eine andere Aufgabe besteht darin, HDI Schaltungskonfigurationen mit einem hohen Grad an Zuverlässigkeit zu erzeugen. Die vorgenannten Anforderungen werden erfüllt, indem HDI Schaltungskonfigurationen mit Mitteln zum Verhindern der Infiltration von Feuchtigkeit in die verschiedenen integrierten Schaltungskomponenten der HDI Schaltungskonfigurationen geschaffen werden. Durch hermetisches Kapseln der HDI Schaltungspackungen wird verhindert, daß äußere Verunreinigungen oder andere nachteilige Materialien, wie beispielsweise Feuchtigkeit, empfindliche Komponenten oder Verbindungen erreichen. Hermetisches Kapseln verhindert auch, daß HDI Schaltungepackungen, die innerhalb von Spezifikationen gebaut sind, sich weiter verschlechtern, wenn sie ungünstigen Umgebungen ausgesetzt sind. Dieser hohe Grad an Zuverlässigkeit ist insbesondere wichtig bei solchen Systemen, die in im Orbit kreisenden Satelliten oder in elektronischen Vorrichtungen verwendet werden, die in Umgebungen hoher Feuchtigkeit arbeiten.
  • Es sind verschiedene Maßnahmen entwickelt worden, um elektronische Komponenten von HDI Packungen hermetisch zu kapseln; beispielsweise indem die HDI Packung in einem gekapselten Metallmantel angeordnet wird. Eine derartige Technik ist in EP- A-0,435,530 beschrieben, wo eine HDI Struktur hermetisch gekapselt wird, indem eine hermetische Metallschicht über der äußersten dielektrischen Schicht von der HDI Struktur elektroplattiert wird. Abgesehen von seinen relativ hohen Kosten vergrößert ein Metallmantel Masse und Gewicht, wobei einige der ausgeprägten Vorteile aufgehoben werden, die mit der Verwendung von einer HDI Packung verbunden sind. Das vorgenannte Konzept ist in dem gemeinsam übertragenen EP-A-547807 signifikant verbessert worden, wo ein Packungsdeckel, der aus KovarR Metalllegierung hergestellt ist, gekapselt wird, indem er gegen einen Lötmitteldichtungsring erwärmt wird, der an einem Substrat befestigt ist, in dem mehrere integrierte Schaltungschips angeordnet sind. In einer noch anderen Schutztechnik wird eine HDI Packung mit einer Feuchtigkeitstrennschicht aus Titanoxid oder Siliciumoxid umgeben. Feuchtigkeitstrennschichten aus polymeren Filmen sind ebenfalls versucht worden; die Erfahrung hat jedoch gezeigt, daß ein Polymermaterial empfindlich ist gegenüber einer Feuchtigkeitsinfiltration auf der molekularen Ebene.
  • Es ist deshalb eine Aufgabe der Erfindung, ein Verfahren zur Herstellung einer verbesserten, hermetisch gekapselten HDI Schaltungskonfiguration zu schaffen, das einfach ist und ein minimales Risiko für eine Beschädigung an den miteinander verbundenen Komponenten von der HDI Schaltungskonfiguration darstellt.
  • Es ist eine weitere Aufgabe der Erfindung, ein elektrisches Schaltungsmodul mit verbesserter Gesamtsicherheit zu schaffen.
  • Eine andere Aufgabe der Erfindung besteht darin, ein Verfahren zum hermetischen Kapseln (Dichten) einer elektrischen Schaltungsanordnung zu schaffen, die unempfindlich gegenüber außenseitigem Druck ist, wie es eine mit einem Deckel gekapselte Anordnung von Natur aus ist.
  • Es ist noch eine weitere Aufgabe der Erfindung, eine leichtgewichtige, hermetisch gekapselte HDI Schaltungskonfiguration mit festen und nachgiebigen Trennschichten zu schaffen, die eine durch thermische Expansion bedingte Fehlanpassung zwischen den Trennschichten und dem darunterliegenden Substrat von der leichtgewichtigen, hermetisch gekapselten HDI Schaltungskonfiguration aufnehmen.
  • Eine noch weitere Aufgabe der Erfindung besteht darin, eine leichtgewichtige, hermetisch gekapselte HDI Schaltungskonfiguration zu schaffen, die mit minimalen Risiken für die miteinander verbundenen integrierten Schaltungschips, die darin eingeschlossen sind, repariert werden kann.
  • Die Erfindung ist auf ein hermetisch gekapseltes (abgedichtetes) gepacktes elektronisches System gemäß Anspruch 1 und auf ein Verfahren zum hermetischen Kapseln (Dichten) eines gepackten elektronischen Systems gemäß Anspruch 10 gerichtet.
  • Es werden nun Ausführungsbeispiele der Erfindung anhand von Beispielen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • Fig. 1 eine teilweise geschnittene Seitenansicht von einem hermetisch gekapselten gepackten elektronischen System ist;
  • Fig. 2A eine teilweise geschnittene Seitenansicht an der Anfangsstufe der Substratfertigung gemäß einem Aspekt der Erfindung ist; und
  • Fig. 2B eine teilweise geschnittene Seitenansicht von einem Aspekt der Erfindung bei Abschluß der Substratfertigung gemäß der Erfindung ist.
  • Fig. 1 stellt im Querschnitt ein hermetisch gekapseltes, gepacktes, elektronisches System dar, wie beispielsweise eine hermetisch gekapselte Integrierte Multichip-Schaltungspackung 1. Die Packung 1 enthält ein Substrat 110, das gemäß der Erfindung auch als die Grundlage der fertigen hermetischen Packung dient. Gemäß dem HDI Fertigungsverfahren kann das Substrat 110 beispielsweise eine Dicke von etwa 0,635 bis etwa 2,54 mm (25 bis 100 Mils) haben und kann aus Aluminiumoxid (Al&sub2;O&sub3;) oder Aluminiumnitrid (AlN) gebildet sein; Aluminiumoxid ist bevorzugt. Wie in Fig. 1 gezeigt ist, enthält ein Teil von einer gewünschten Oberfläche des Substrats 110, d. h. eine Komponententragende Oberfläche, einen Hohlraum 112 und einen Hohlraum 114. Auf Wunsch kann jedoch das Substrat 110 mit einem einzigen Hohlraum oder mit mehr als zwei Hohlräumen versehen sein. Eine Anzahl von elektrischen Schaltungskomponenten, z. B. Integrierte Schaltungschips 124 und 126 mit Verbindungskissen 128 darauf, sind in den Hohlräumen 112 bzw. 114 angeordnet.
  • Die Hohlräume 112 und 114 können dadurch gebildet werden, daß mit einem blanken Substrat begonnen wird, das eine gleichförmige Dicke und eine gewünschte Größe aufweist. Es wird übliches Laser- oder Ultraschall-Fräsen angewendet, um die vorgenannten Hohlräume 112 und 114 zu erzeugen, in denen verschiedene elektronische Komponenten, wie beispielsweise Integrierte Schaltungschips sehr großer Packungsdichte (VLSI) angeordnet werden sollen. Wo eine relativ dickere oder relativ dünnere elektronische Komponente angeordnet werden soll, wird der entsprechende Hohlraumboden entsprechend tiefer oder flacher gemacht.
  • Die gewünschte Oberfläche des Substrats 110 ist weiterhin mit mehreren Modulkontaktkissen 116 versehen, die elektrisch leitfähige Materialien, wie beispielsweise Gold, Aluminium, Kupfer oder Wolfram, aufweisen. Wolfram ist bevorzugt. Die Kontaktkissen 116 sind vorzugsweise im Siebdruck hergestellt und dann zusammen mit dem Substrat 110 in einem Verfahren gebrannt, das nachfolgend unter Bezugnahme auf Fig. 2A mit weiteren Einzelheiten beschrieben wird.
  • Fig. 1 zeigt weiterhin einen Trennstützrahmen 118, der auf der gewünschten Oberfläche von dem Substrat 110 angeordnet und vorzugsweise als ein rechteckiger Bildrahmen geformt ist. Der Trennstützrahmen 118 ist auf den Modulkontaktkissen 116 angeordnet und dient als eine Begrenzung, die die Kontaktkissen 116 in äußere Abschnitte 120, d. h. Abschnitte außerhalb des Umfanges des Rahmens 118, und innere Abschnitte 122 unterteilt, d. h. Abschnitte innerhalb des Umfanges des Rahmens 118. Der Trennstützrahmen 118 ist vorzugsweise aus Glas gebildet, kann aber alternativ Glas und Keramik aufweisen. Größe und Form des Trennstützrahmens 118 sind so, daß die Hohlräume 112, 114 und die inneren Abschnitte 122 der Kontaktkissen 116 innerhalb seines Umfanges angeordnet sind. Der Trennstützrahmen 118 ist mit minimaler Dicke versehen, vorzugsweise etwa 50 bis etwa 250 um (etwa 2 bis etwa 10 Mils), um eine richtige Aufbringung von dielektrischen Polymerfilmen 130 und 136 sicherzustellen, die nachfolgend beschrieben werden. Der Trennstützrahmen 118 ist vorzugsweise im Siebdruck hergestellt und wird dann gemeinsam mit dem Substrat 110 gebrannt.
  • Die äußeren Abschnitte 120 von dem Modulkontaktkissen 116 sind vorzugsweise mit einem korrosionsbeständigen Überzug 117 aus einem Material, wie beispielsweise Gold, versehen. Einzelne Leiter 115 von einem üblichen Leiterrahmen (nicht gezeigt) sind an den äußeren Abschnitten 120 von dem Trennstützrahmen 118 befestigt. Es wird deutlich, daß vor einer tatsächlichen Anbringung des paketartigen elektronischen Systems 1 auf einer gedruckten Schaltkarte der übliche Leiterrahmen von einzelnen Leitern 115 abgetrennt wird.
  • Die Böden der Hohlräume 112 und 114 sind mit einer thermoplastischen Klebeschicht 123 bzw. 125 versehen. Die Klebeschichten 123 und 125 sind vorzugsweise aus UltemR Polyätherimid gebildet, das von der General Electric Company, Pittsfield, Massachusetts, erhältlich ist. Nach dem Anordnen verschiedener elektronischer Komponenten, wie beispielsweise Chips 124 und 126, in den Hohlräumen 112 bzw. 114 wird die gesamte Struktur auf den Erweichungspunkt von Polyätherimid von etwa 217ºC bis etwa 235ºC erhitzt und dann abgekühlt, um die Chips 124 und 126 thermoplastisch mit den Hohlräumen 112 bzw. 114 zu verbinden (bonden).
  • An dieser Stufe sind die oberen Oberflächen von allen elektronischen Komponenten, wie beispielsweise den Chips 124 und 126, und der ungefräste Abschnitt von der gewünschten Oberfläche des Substrats 110 im wesentlichen koplanar. Dann wird eine vielschichtige HDI Überzugsstruktur 133 aufgebaut, um die elektronischen Komponenten, wie beispielsweise die Chips 124 und 126, zu einem tatsächlichen funktionierenden System elektrisch zu verbinden. Um den Aufbau der HDI Überzugsstruktur 133 zu beginnen, wird ein dielektrischer Polymerfilm 130, vorzugsweise aus KaptonR-Polyimid gebildet, das von E. I. duPont de Nemours and Company, Wilmington, Delaware hergestellt wird und eine Dicke von etwa 12,5 bis etwa 75 um (etwa 0,5 bis etwa 3 Mil) hat, vorbehandelt, um die Anhaftung zu unterstützen. Der dielektrische Polymerflim 130 kann aus thermoplastischem oder hitzehärtbarem Material gebildet sein. Die eine Seite von dem dielektrischen Polymerfilm 130 wird mit Ultem Polyätherimidharz oder irgendeiner anderen geeigneten thermoplastischen Harzschicht (nicht gezeigt) überzogen und dann mit den Deckflächen der Chips 124 und 126 und mit der gewünschten Oberfläche von dem Substrat 110 verbunden bzw. gebondet, das in dem Trennstützrahmen 118 eingeschlossen ist. Das Ultem Polyätherimidharz dient als ein thermoplastischer Kleber, um den Film 130 in seiner Lage zu halten. Vorzugsweise wird das vorgenannte Verbinden (Bonden) unter Vakuumbedingungen durchgeführt, um einen Lufteinschluß zwischen dem Film 130 und dem Substrat 110 zu verhindern, wodurch die Anhaftung zwischen den zwei verbessert wird.
  • Als nächstes werden der dielektrische Polymerfilm 130 und der Klebeüberzug (nicht gezeigt) unter dem Film 130 perforiert, vorzugsweise durch ein Laserbündel, um Durchgangsöffnungen 132 zu bilden, die mit wenigstens einigen der Verbindungskissen 128 auf den Chips 124 und 126 und den inneren Abschnitten 122 von den Modulkontaktkissen 116 ausgerichtet sind. Beispielhafte Laser-Bohrtechniken sind von Eichelberger u. a. in den gemeinsamen übertragenen US-Patenten 4,714,516, erteilt am 22. Dezember 1987, und 4,894,115, erteilt am 16. Januar 1990, und von Loughran u. a. in einem gemeinsam übertragenen US-Patent 4,764,485, erteilt am 16. August 1988, beschrieben.
  • Der Aufbau der HDI Überzugsstruktur 133 setzt sich damit fort, daß ein Muster von metallisierten Verbindungsleitern 134 auf dem dielektrischen Polymerfilm 130 abgeschieden wird, um für eine elektrische Verbindung zwischen wenigstens einigen der Verbindungskontaktkissen 128 und inneren Abschnitten 122 von den Modulkontaktkissen 116 durch Durchgangsöffnungen 132 zu sorgen. Die Verbindungsleiter 134 können mit einem Muster versehen werden, um einzelne Leiter zu bilden, während sie über dem Film 130 aufgebracht werden, oder sie können als eine durchgehende Schicht aufgebracht und dann mit einem Muster versehen werden, wobei übliche Photolack- und Ätztechniken verwendet werden. Jedoch wird der Photolack vorzugsweise einem Laser bündel ausgesetzt, das relativ zu dem Substrat 110 abgetastet wird, um ein genau ausgerichtetes Muster der Leiter 134 zu bilden. Die metallisierten Verbindungsleiter 134 weisen ferner eine Schicht aus Titan (nicht gezeigt) in direktem Kontakt mit dem dielektrischen Polymerfilm 130 und eine Schicht aus Kupfer (nicht gezeigt) auf, die auf der Titanschicht abgeschieden ist. Beispielhafte Techniken zur Bildung von Verbindungsleitern sind von Wojnarowski u. a. in den gemeinsam übertragenen US-Patenten 4,780,177, erteilt am 25. Oktober 1988, und 4,842,677, erteilt am 27. Juni 1989, und von Eichelberger u. a. in dem gemeinsam übertragenen US-Patent 4,835,704, erteilt am 30. Mai 1989, beschrieben. Jede Fehlpositionierung von den einzelnen elektronischen Komponenten, wie beispielsweise den Chips 124 und 126 und deren Verbindungskissen 128, wird durch die Verwendung von einem adaptiven Laserlithographiesystem kompensiert, das in dem vorgenannten US-Patent 4,835,704 beschrieben ist.
  • Ein zusätzlicher dielektrischer Polymerfilm 136 mit Durchgangsöffnungen 138 darin und einem Muster aus Verbindungsleitern 140 darauf werden nach Wunsch auf dem Film 130 und den Leitern 134 ausgeführt, um für den Rest der gewünschten elektrischen Verbindungen unter den Kissen 128 zu sorgen. Der Fachmann wird erkennen, daß noch weitere dielektrische Polymerfilme mit den notwendigen Mustern der Verbindungsleiter darauf (nicht gezeigt) nach Wunsch auf dem Film 136 und den Leitern 140 vorgesehen sein können. Die dielektrischen Polymerfilme 130 und 136 überdecken die Fläche, die von dem Trennstützrahmen 118 und der Innenseite des Rahmens 118 umschlossen ist, die näher an den inneren Abschnitten 122 liegt.
  • Als nächstes wird eine Polymertrennschicht 142, vorzugsweise aus einem Kapton-Polyimidfilm und mit einer Dicke von etwa 12,5 bis etwa 250 um (etwa 0,5 bis etwa 10 Mil) auf dem dielektrischen Polymerfilm 136 aufgeschichtet. Die vorgenannten Anhaftungstechniken werden vorzugsweise angewendet, um die Schicht 142 auf den Film 136 aufzuschichten bzw. zu laminieren. Die Polymertrennschicht 142 überdeckt die gesamte Fläche, die in dem Trennstützrahmen 118 einschließlich des Films 136 einge schlossen ist, und den Trennstützrahmen 118 überdeckt sie teilweise. Abschnitte von der Polymertrennschicht 142, die sich über den Trennstützrahmen 118 hinaus erstrecken, werden entfernt, vorzugsweise durch Abtragung durch einen Excimer-Laser. Um die hermetische Kapselung, die durch die Erfindung geliefert wird, zu verbessern, sind die Ränder der dielektrischen Polymerfilme 130, 136 und der Polymertrennschicht 142 mit einer glatten Abschrägung versehen, vorzugsweise durch einen Excimer- Laser.
  • Das gepackte elektronische System 1 enthält ferner eine Metalltrennschicht 144, die auf der Polymertrennschicht 142 angeordnet ist: Die Metalltrennschicht 144 bildet zusammen mit der Polymertrennschicht 142 die hermetische Kapselung für das gepackte elektronische System 1. Die Metalltrennschicht 144 ist vorzugsweise mit einer gesamten Dicke von etwa 12,5 bis etwa 50 um (etwa 0,5 Mil bis etwa 2 Mil) versehen und wird vorzugsweise von einer Reihe von Metallschichten gebildet, wie es nachfolgend beschrieben wird. Allgemein kapselt die Metalltrennschicht 144 vollständig die Fläche, die in dem Trennstützrahmen 118 eingeschlossen ist, und den Rahmen 118 überdeckt sie teilweise. Somit ist kein Teil von der Polymertrennschicht 142 einschließlich ihrer Ränder der Atmosphäre ausgesetzt.
  • Die freiliegende Seite der Schicht 142 wird vor der Abscheidung der Metalltrennschicht 144 für eine Anhaftung günstiger gemacht. Die Metalltrennschicht 144 weist vorzugsweise eine Chromschicht 145 mit einer Dicke von etwa 750 Angstrom (Å) bis etwa 1500 Å, vorzugsweise 1000 Å, auf, die direkt auf der für eine Anhaftung begünstigten Polymertrennschicht 142 abgeschieden wird. Es werden übliche Abscheidungstechniken, wie beispielsweise Zerstäuben bzw. Sputtering, chemische Dampfabscheidung oder elektrolose Metallabscheidung verwendet, um die Chromschicht abzuscheiden; Zerstäubungstechniken sind bevorzugt. Die Metalltrennschicht 144 weist ferner eine Kupferschicht 149 mit einer Dicke von etwa 0,75 bis etwa 2 Mikrometer, vorzugsweise etwa 1 Mikrometer, auf. Es werden übliche Abscheidungstechniken, wie beispielsweise Zerstäuben bzw. Sputte ring, chemische Dampfabscheidung oder elektrolytische Metallabscheidung verwendet, um die Kupferschicht abzuscheiden; elektrolytische Metallabscheidung wird bevorzugt.
  • Da das Vorhandensein von Verunreinigungen auf der freiliegenden Oberfläche der Polymertrennschicht 142 unvermeidbar ist, werden unweigerlich mehrere Fehlstellen 146 in der Metalltrennschicht 144 hervorgerufen, wodurch einige Abschnitte der Polymertrennschicht 142 trotzdem gegenüber der Atmosphäre ausgesetzt bleiben. Deshalb wird das gepackte elektronische System 1 mit einer Schutzschicht 147 auf der Metalltrennschicht 144 versehen, um Fehlstellen 146 in der Schicht 144 zu überbrücken. Die Schutzschicht 147 wird im allgemeinen von einem anorganischen, korrosionsbeständigen Material gebildet, vorzugsweise einem Lotmaterial. Für die Schutzschicht 147 geeignete Lotmaterialien sind Legierungen aus Gold/Zinn, Silber/Zinn und Zinn/Rubidium; eine Gold/Zinn-Legierung ist bevorzugt. Das Lotmaterial wird auf der Metalltrennschicht 144 durch übliche Mittel abgeschieden, wie beispielsweise chemische Dampfabscheidung, Elektroplattieren und ähnliches, wobei Elektroplattieren bevorzugt wird. Die Dicke der Schutzschicht 147 ist von der Größe (d. h. Fläche) der einzelnen Fehlstellen 146 abhängig und sollte grob gleich der Fehlstellengröße sein. Im allgemeinen beträgt die Dicke der Schutzschicht 147 weniger als etwa 25 um (1 Mil).
  • Um die überbrückende Wirkung der Schutzschicht 147 weiter zu verbessern, kann sie in üblicher Weise lokal erwärmt werden, wie beispielsweise durch Infrarot-Erwärmung, Heißdraht- Erwärmung, gerichtete Heißgas-Rückströmung oder Laser-Rückströmung, wie beispielsweise einen Excimer-Laser, zur Rückströmungsschicht 147, wobei die Excimer-Laser-Erwärmung bevorzugt wird.
  • Wenn es gewünscht wird, kann das gepackte elektronische System 1 mit einer vorbestimmten Anzahl von Stiftverbindern versehen sein. Wie in Fig. 1 zu sehen ist, ist das Substrat 110 mit einem Loch 148 versehen. Ein üblicher Verbinderstift 150 aus Metall wird dann in einer Hülse 152 aus einem dielektrischen Polymermaterial, wie beispielsweise Ultem-Polyätherimid, eingebettet, die in dem Loch 148 angeordnet ist. Ein Metalltrennüberzug 154 wird auf der freiliegenden Seite von dem Verbinderstift 150 vorgesehen, um eine hermetische Dichtung bzw. Kapselung für die Stiftverbinder auszubilden, die im allgemeinen in gepackten elektronischen Systemen verwendet werden. Der Metalltrennüberzug 154 ist aus den gleichen Materialien hergestellt wie die Materialtrennung 144, und es werden die gleichen vorgenannten Verfahren angewendet, um den Metalltrennüberzug 154 abzuscheiden.
  • Fig. 2A und 2B zeigen den Aspekt der Erfindung, bei dem ein Teil von den Modulkontaktkissen 216 in einem Substrat 210 vergraben ist. Nur äußere Abschnitte 218 und innere Abschnitte 220 der Modulkontaktkissen 216 sind freiliegend. Fig. 2B zeigt die letzte Stufe in einem Substratfertigungsverfahren, wobei das Substrat 210, die äußeren Abschnitte 218 und die inneren Abschnitte 220 des Modulkontaktkissens und ein vergrabener erster Abschnitt 217 und vergrabene zweite Abschnitte 219 der Modulkontaktkissen 216 einen gemeinsam gebackenen Körper bilden, der auch einen Trennstützrahmen 222 enthält.
  • Es wird ein übliches keramisches Vielschicht-Fertigungsverfahren verwendet, wobei das fertiggestellte Substrat 210 (Fig. 2A) von einer bestimmten laminierten Struktur von grünen Keramikbändern ausgeht. Das grüne keramische Band enthält im allgemeinen Weichmacher und Binder. Nach dem gemeinsamen Backen der vorgenannten laminierten Struktur von grünen keramischen Bändern wird eine monolithische Struktur erzeugt. Das Substrat 210 gemäß Fig. 2B wird von dem gleichen Material gebildet wie das Substrat 110 in dem vorgenannten gepackten elektronischen System gemäß Fig. 1.
  • Ausgehend von einer ersten grünen Substratschicht 210A, wie sie in Fig. 2A gezeigt ist, wird ein erster Abschnitt 217 von den Modulkontaktkissen 216 vorzugsweise im Siebdruck auf der gewünschten Oberfläche von der ersten grünen Substrat schicht 210A hergestellt. Eine zweite grüne Substratschicht 210B mit notwendigen Löchern, die für Durchgangslöcher und zur Übereinstimmung gestanzt sind, wird ähnlichen Verfahrensschritten unterworfen. Die zweiten Abschnitte 219, äußeren Abschnitte 218 und inneren Abschnitte 220 der Modulkontaktkissen 216 und auch der Trennstützrahmen 222 werden im Siebdruck auf der zweiten grünen Substratschicht 210B hergestellt. Die vorgenannten Siebdruckschritte werden vorzugsweise unter Vakuumbedingungen ausgeführt.
  • Die erste grüne Substratschicht 210A und die zweite grüne Substratschicht 210B werden miteinander verbunden, um eine laminierte Substratstruktur zu bilden, die dann gemeinsam in einem Sinterungsofen gebacken werden, der eine gesteuerte Atmosphäre und Temperatur verwendet, um über einer Zeitperiode das monolithische Substrat 210 (Fig. 2B) zu erzeugen. Eine Anfangsstufe ist bei einer relativ niedrigeren Temperatur eine Binderausbrennstufe, die eine relativ poröse keramische Struktur zur Folge hat. Die Temperatur wird dann erhöht, um schließlich eine dichte keramische Struktur hervorzurufen, wodurch ein hermetisches gemeinsam gebranntes Substrat erzeugt wird. Da Abschnitte von den Modulkontaktkissen 216 in dem Substrat 210 vergraben sind, ist der Trennstützrahmen 222 elektrisch von den Kissen 216 isoliert. Somit kann der Trennstützrahmen 222 aus Glas, Glas/Keramik oder Metall, wie beispielsweise Kovar und Molybdän, sein. Das entstehende Substrat 210 wird dann mit gewünschten Hohlräumen versehen, wie beispielsweise mit einem Hohlraum 214.
  • Die anderen Komponenten des Ausführungsbeispiels gemäß Fig. 2B, die aber in Fig. 2B nicht gezeigt sind, sind die gleichen wie diejenigen, die in bezug auf Fig. 1 offenbart und durch das gleiche Verfahren gefertigt sind, das vorstehend offenbart wurde.
  • Es wird deutlich, daß zwar die vorstehende Erläuterung allgemein auf eine hermetisch gekapselte elektronische Packung gerichtet ist, die mehrere elektronische Komponenten, wie bei spielsweise Integrierte Schaltungschips, verwendet, aber das System und das Verfahren ist in gleicher Weise auf Situationen anwendbar, in denen eine einzige elektronische Komponente vorhanden ist. Das hermetisch gekapselte, gepackte, elektronische System gemäß der Erfindung enthält eine leichtgewichtige, biegsame und elastische hermetische Dichtung bzw. Kapselung, die ohne Beschädigung üblichen Grob- und Feinleckprüfungen unterzogen werden kann. Sowohl der Aufbau als auch die Verfahren, wie sie hier beschrieben sind, sind ökonomisch und auf einfache Weise erzielbar durch vereinfachte Fertigungsschritte. Ferner wird deutlich, daß die hier beschriebenen Bearbeitungsverfahren für signifikante Vorteile in bezug auf die physikalischen und elektrischen-Charakteristiken der entstehenden Schaltungspackungen sorgen.

Claims (20)

1. Hermetisch gekapseltes gepacktes elektronisches System enthaltend:
ein Substrat (110, 210);
mehrere Modulkontaktkissen (116, 216), die auf einer gewünschten Oberfläche des Substrats angeordnet sind;
einen Trennstützrahmen (118, 222), der auf der gewünschten Oberfläche angeordnet ist, wobei der Rahmen einen Umfang hat, der jedes der mehreren Modulkontaktkissen in einen inneren Abschnitt (122, 220) und einen äußeren Abschnitt (120, 218) teilt;
mehrere elektronische Komponenten (124, 126), die Verbindungskissen (128) darauf aufweisen, wobei alle Komponenten innerhalb des Umfangs von dem Trennstützrahmen angeordnet sind;
einen dielektrischen Polymerfilm (130), der über den elektronischen Komponenten liegt und diese überbrückt, wobei der dielektrische Polymerfilm mehrere Durchgangsöffnungen (132) darin aufweist, wobei jede Durchgangsöffnung mit wenigstens einigen der Verbindungskissen und den inneren Abschnitten von den Modulkontaktkissen ausgerichtet sind;
ein Muster von Verbindungsleitern (134), die auf dem dielektrischen Polymerfilm angeordnet sind und sich durch zugeordnete Durchgangsöffnungen erstrecken, um für eine elektrische Verbindung zwischen wenigstens einigen der Verbindungskissen und den inneren Abschnitten von den Modulkontaktkissen zu sorgen;
ein Polymertrennschicht (142), die auf dem dielektrischen Polymerfilm angeordnet ist, um so eine in dem Trennstützrahmen eingeschlossene Fläche vollständig zu überdecken und auch den Trennstützrahmen um seinen gesamten Umfang herum teilweise zu überdecken;
eine Metalltrennschicht (144), die auf der Polymertrennschicht angeordnet ist und an dem Trennstützrahmen um seinen gesamten Umfang herum anhaftet, um so eine gekapselte Fläche vollständig zu überdecken, die in der Polymertrennschicht und dem Trennstützrahmen eingeschlossen ist; und
eine Schutzschicht (147), die auf der Polymertrennschicht angeordnet ist und irgendwelche Fehlstellen überbrückt, die in der Metalltrennschicht vorhanden sein können, um so das Volumen hermetisch zu kapseln, das von dem Substrat, dem Trennstützrahmen, der Metalltrennschicht und der Schutzschicht begrenzt ist, dadurch gekennzeichnet, daß die Modulkontaktkissen (216) einen Abschnitt (217) aufweisen, der in dem Substrat vergraben ist.
2. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei das Substrat Aluminiumoxid oder Aluminiumnitrid aufweist.
3. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei der Trennstützrahmen Glas oder eine Zusammensetzung aus Glas und Keramik aufweist.
4. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei der dielektrische Polymerfilm ein thermoplastisches oder hitzehärtbares Material aufweist.
5. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei das Verbindungsmuster ferner eine Schicht aus Titan in Kontakt mit dem dielektrischen Polymerfilm und eine Schicht aus Kupfer auf der Titanschicht aufweist.
6. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei die Metalltrennschicht ferner eine Schicht (145) aus Chrom in Kontakt mit der Polymertrennschicht und eine Schicht (149) aus Kupfer auf der Chromschicht aufweist.
7. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei die Schutzschicht eine Legierung aus Gold und Zinn oder aus Silber und Zinn oder aus Rubidium und Zinn aufweist.
8. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei benachbarte Umfangsränder von dem dielektrischen Polymerfilm und der Polymertrennschicht gleichmäßig abgeschrägt sind.
9. Hermetisch gekapseltes gepacktes elektronisches System nach Anspruch 1, wobei die elektronischen Komponenten jeweils ein entsprechendes Integriertes Schaltungschip aufweisen.
10. Verfahren zum hermetischen Kapseln einer Multichip-Integrierten-Schaltungspackung (1), enthaltend die Schritte:
Abscheiden eines ersten Abschnittes (217) von mehreren Modulkontaktkissen (116, 216) auf einer ersten grünen keramischen Substratschicht (210A) und eines zweiten Abschnittes (219) von den mehreren Modulkontaktkissen auf einer zweiten grünen keramischen Substratschicht (210B);
Verbinden der ersten und zweiten grünen keramischen Substratschichten, so daß ein Segment von den mehreren Modulkontaktkissen zwischen der ersten grünen keramischen Substratschicht und der zweiten grünen keramischen Substratschicht vergraben ist;
Abscheiden eines Trennstützrahmens (118, 222) auf einer gewünschten Oberfläche von der zweiten grünen keramischen Substratschicht, so daß die mehreren Modulkontaktkissen in äußere (120, 218) und innere Abschnitte (122, 220) unterteilt werden;
gemeinsames Backen der ersten und zweiten grünen keramischen Substratschichten, um daraus ein Substrat (110, 210) zu bilden;
Anordnen mehrerer Integrierter Schaltungschips (124, 126) mit Verbindungskissen (128) darauf auf einer gewünschten Oberfläche, wobei die Integrierten Schaltungschips innerhalb des Umfanges des Trennstützrahmens angeordnet sind;
Aufbringen eines dielektrischen Polymerfilms (130), um die mehreren Integrierten Schaltungschips und die gewünschte Oberfläche innerhalb des Umfangs des Trennstützrahmens zu überdecken und zu binden;
Perforieren des dielektrischen Polymerfilms, um Durchgangsöffnungen (132) darin auszubilden, wobei die Öffnungen mit wenigstens einigen der Verbindungskissen und inneren Abschnitten der Modulkontaktkissen ausgerichtet sind, Abscheiden eines Musters von Verbindungsleitern (134) auf dem dielektrischen Polymerfilm, um eine elektrische Verbindung zwischen wenigstens einigen der Verbindungskissen und den inneren Abschnitten von den Modulkontaktkissen auszubilden;
Schichten einer Polymertrennschicht (142) auf den dielektrischen Polymerfilm, um die Fläche, die innerhalb des Trennstützrahmens eingeschlossen ist, vollständig zu überdecken und den Trennstützrahmen teilweise zu überdecken;
Abscheiden einer Metalltrennschicht (144) auf der Polymertrennschicht, um die Fläche, die innerhalb der Polymertrennschicht eingeschlossen ist, vollständig zu überdecken und den Rand des Trennstützrahmens im wesentlichen zu überdecken; und
Abscheiden einer Schutzschicht (147) auf der Metalltrennschicht, um so irgendwelche Fehlstellen zu überbrücken, die in der Metalltrennschicht vorhanden sein können.
11. Verfahren nach Anspruch 10, wobei der Trennstützrahmen eines der aus Glas und Metall bestehenden Gruppe aufweist.
12. Verfahren nach Anspruch 10, wobei der Schritt des Abscheidens der mehreren Modulkontaktkissen ferner enthält, daß ein korrosionsbeständiger leitfähiger Überzug (117) auf den äußeren Abschnitten von den Modulkontaktkissen abgeschieden wird.
13. Verfahren nach Anspruch 10, wobei der Schritt des Abscheidens der mehreren Modulkontaktkissen ein Siebdrucken der Metallkontaktkissen auf der gewünschten Oberfläche aufweist.
14. Verfahren nach Anspruch 10, wobei der Schritt des Abscheidens des Trennstützrahmens ein Siebdrucken des Trennstützrahmens auf der gewünschten Oberfläche aufweist.
15. Verfahren nach Anspruch 10, wobei der Trennstützrahmen aus Glas gebildet wird.
16. Verfahren nach Anspruch 10, wobei der Schritt des Schichtens einer Polymertrennschicht auf den dielektrischen Polymerfilm den Schritt enthält, daß Abschnitte von der Polymertrennschicht entfernt werden, die sich über den Umfang des Trennstützrahmens hinaus erstrecken.
17. Verfahren nach Anspruch 16, enthaltend den Schritt, daß die Ränder des dielektrischen Polymerfilms und der Polymertrennschicht gleichmäßig abgeschrägt werden.
18. Verfahren nach Anspruch 16, wobei der Schritt des Entfernens von Teilen der Polymertrennschicht den Schritt enthält, daß Abschnitte von der Polymertrennschicht mit einem Excimer-Laser abgetragen werden.
19. Verfahren nach Anspruch 10, wobei der Schritt des Abscheidens einer Metalltrennschicht eine Zerstäubungs- bzw. Sputterabscheidung oder eine chemische Dampfabscheidung der Metalltrennschicht auf der Polymertrennschicht aufweist.
20. Verfahren nach Anspruch 10, wobei die Schutzschicht erwärmt wird, um die Überbrückung der Fehlstellen in der Metalltrennschicht zu verbessern.
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06209058A (ja) * 1993-01-12 1994-07-26 Mitsubishi Electric Corp 半導体装置及びその製造方法，並びにその実装方法
US5593927A (en) * 1993-10-14 1997-01-14 Micron Technology, Inc. Method for packaging semiconductor dice
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5552232A (en) * 1994-12-21 1996-09-03 International Business Machines Corporation Aluminum nitride body having graded metallurgy
US5744752A (en) * 1995-06-05 1998-04-28 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5682065A (en) * 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
DE19614458C2 (de) * 1996-04-12 1998-10-29 Grundfos As Druck- oder Differenzdrucksensor und Verfahren zu seiner Herstellung
DE19614459A1 (de) * 1996-04-12 1997-10-16 Grundfos As Elektronisches Bauelement
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
US6036084A (en) * 1997-02-06 2000-03-14 Tdk Corporation Screen printing method and apparatus therefor, and electronic component soldering method using screen printing and apparatus therefor
US6150719A (en) * 1997-07-28 2000-11-21 General Electric Company Amorphous hydrogenated carbon hermetic structure and fabrication method
US6127038A (en) * 1997-12-11 2000-10-03 American Meter Company Printed circuit board coating and method
NL1008353C2 (nl) * 1998-02-19 1999-08-20 Nedap Nv Spoel- en verbindingsconstructie voor een contactloos label.
US6008070A (en) 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages
US6084306A (en) * 1998-05-29 2000-07-04 Texas Instruments Incorporated Bridging method of interconnects for integrated circuit packages
KR100424188B1 (ko) * 1998-09-21 2004-05-17 주식회사 하이닉스반도체 칩 사이즈 스택 패키지
US6121672A (en) * 1998-11-03 2000-09-19 Utmc Microelectronic Systems Inc. Raised pedestal radiation shield for sensitive electronics
JP3214470B2 (ja) * 1998-11-16 2001-10-02 日本電気株式会社 マルチチップモジュール及びその製造方法
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
EP1108677B1 (de) * 1999-12-15 2006-09-27 Asulab S.A. Hermetische In-Situ-Gehäusungsmethode von Mikrosystemen
US6528875B1 (en) * 2001-04-20 2003-03-04 Amkor Technology, Inc. Vacuum sealed package for semiconductor chip
US20020185712A1 (en) * 2001-06-08 2002-12-12 Brian Stark Circuit encapsulation technique utilizing electroplating
MXPA02005829A (es) * 2001-06-13 2004-12-13 Denso Corp Tablero de cableados impresos con dispositivo electrico incrustado y metodo para la manufactura de tablero de cableados impresos con dispositivo electrico incrustado.
US7053381B2 (en) 2001-12-06 2006-05-30 General Electric Company Dual para-xylylene layers for an X-ray detector
US6720561B2 (en) * 2001-12-06 2004-04-13 General Electric Company Direct CsI scintillator coating for improved digital X-ray detector assembly longevity
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US7169685B2 (en) 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US6641254B1 (en) 2002-04-12 2003-11-04 Hewlett-Packard Development Company, L.P. Electronic devices having an inorganic film
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US20040041254A1 (en) * 2002-09-04 2004-03-04 Lewis Long Packaged microchip
US6768196B2 (en) * 2002-09-04 2004-07-27 Analog Devices, Inc. Packaged microchip with isolation
US7166911B2 (en) 2002-09-04 2007-01-23 Analog Devices, Inc. Packaged microchip with premolded-type package
US6946742B2 (en) * 2002-12-19 2005-09-20 Analog Devices, Inc. Packaged microchip with isolator having selected modulus of elasticity
US6861343B2 (en) * 2002-10-09 2005-03-01 Chok J. Chia Buffer metal layer
US20050056870A1 (en) * 2002-12-19 2005-03-17 Karpman Maurice S. Stress sensitive microchip with premolded-type package
US20050173812A1 (en) * 2004-02-06 2005-08-11 Howard Morgenstern Microsystem enclosure and method of hermetic sealing
WO2005096731A2 (en) * 2004-03-30 2005-10-20 Honeywell International Inc. Heat spreader constructions, integrated circuitry, methods of forming heat speader contruictions, and methods of forming integrated circuitry
US7045827B2 (en) * 2004-06-24 2006-05-16 Gallup Kendra J Lids for wafer-scale optoelectronic packages
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
US9095722B2 (en) 2005-02-01 2015-08-04 Second Sight Medical Products, Inc. Micro-miniature implantable coated device
EP1856728B1 (de) * 2005-03-02 2008-10-22 Koninklijke Philips Electronics N.V. Herstellungsverfahren für halbleitergehäuse und mit diesem verfahren hergestellte gehäuse
WO2008003051A2 (en) * 2006-06-29 2008-01-03 Analog Devices, Inc. Stress mitigation in packaged microchips
SE532372C2 (sv) 2007-03-21 2009-12-29 Lars Haakan Wernersson Fjädrande infästande arrangemang
US7694610B2 (en) * 2007-06-27 2010-04-13 Siemens Medical Solutions Usa, Inc. Photo-multiplier tube removal tool
US8161811B2 (en) 2009-12-18 2012-04-24 Honeywell International Inc. Flow sensors having nanoscale coating for corrosion resistance
US9676614B2 (en) 2013-02-01 2017-06-13 Analog Devices, Inc. MEMS device with stress relief structures
US10167189B2 (en) 2014-09-30 2019-01-01 Analog Devices, Inc. Stress isolation platform for MEMS devices
US10131538B2 (en) 2015-09-14 2018-11-20 Analog Devices, Inc. Mechanically isolated MEMS device
US10399256B1 (en) * 2018-04-17 2019-09-03 Goodrich Corporation Sealed circuit card assembly
US11417611B2 (en) 2020-02-25 2022-08-16 Analog Devices International Unlimited Company Devices and methods for reducing stress on circuit components
US11981560B2 (en) 2020-06-09 2024-05-14 Analog Devices, Inc. Stress-isolated MEMS device comprising substrate having cavity and method of manufacture

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477828A (en) * 1982-10-12 1984-10-16 Scherer Jeremy D Microcircuit package and sealing method
JPS6119154A (ja) * 1984-07-05 1986-01-28 Nec Corp 樹脂封止型半導体装置
JPS62197379A (ja) * 1986-02-20 1987-09-01 株式会社東芝 窒化アルミニウム基板
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4714516A (en) * 1986-09-26 1987-12-22 General Electric Company Method to produce via holes in polymer dielectrics for multiple electronic circuit chip packaging
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
DE3784213T2 (de) * 1986-10-29 1993-06-03 Toshiba Kawasaki Kk Elektronischer apparat mit einem keramischen substrat.
US4835704A (en) * 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
US4764485A (en) * 1987-01-05 1988-08-16 General Electric Company Method for producing via holes in polymer dielectrics
US4842677A (en) * 1988-02-05 1989-06-27 General Electric Company Excimer laser patterning of a novel resist using masked and maskless process steps
US4780177A (en) * 1988-02-05 1988-10-25 General Electric Company Excimer laser patterning of a novel resist
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
US4878991A (en) * 1988-12-12 1989-11-07 General Electric Company Simplified method for repair of high density interconnect circuits
US4894115A (en) * 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
US4999700A (en) * 1989-04-20 1991-03-12 Honeywell Inc. Package to board variable pitch tab
JPH03211757A (ja) * 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5073814A (en) * 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system

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