DE69323344T2

DE69323344T2 - Integrierte Schaltung zum Messen von physiologischen Signalen

Info

Publication number: DE69323344T2
Application number: DE69323344T
Authority: DE
Inventors: Richard A. Palo Alto Ca 94303 Baumgartner; Earl C. Yamhill Or 97148 Herleikson; Charles E. Loveland Co 80537 Moore
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1992-04-30
Filing date: 1993-03-31
Publication date: 1999-06-10
Anticipated expiration: 2013-04-01
Also published as: EP0568198A2; DE69323344D1; US5382956A; EP0568198A3; JPH06217943A; EP0568198B1; JP3504684B2

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich allgemein auf biomedizinische Geräte und insbesondere auf eine gemischte analoge und digitale integrierte Schaltung für den Eingang eines Geräts für physiologische Signale, wie z. B. Elektrokardiographen, Elektromyographen und Elektroenzephalographen.

Hintergrund der Erfindung

Viele nützliche medizinische Signalgeräte erfordern das Verarbeiten von Spannungen, die aus einer Muskel- oder Nerven- Aktivität innerhalb eines Lebewesens resultieren. Beispielsweise mißt ein Elektrokardiograph (EKG) Spannungen an der Oberfläche des Körpers, die aus einer Nerven- und Muskel-Aktivität entstehen, die mit der Pumptätigkeit der Herzmuskeln einhergeht. Ähnlich messen Elektromyographen Spannungen an der Oberfläche des Körpers, die durch eine Muskelaktivität entstehen. Elektroenzephalographen messen Spannungen an der Oberfläche des Schädels, die aus der chemischen und neuronalen Gesamtaktivität im Gehirn resultieren. Die physiologischen Signalmessungen erfordern typischerweise Oberflächenelektroden, üblicherweise kleine leitfähige Platten oder Kissen, die an der Haut mit einem leitfähigen Gel befestigt sind.
Zusätzlich zu den Spannungsmessungen können bestimmte, interessierende physiologische Informationen durch die Messung der Impedanz erfaßt werden. Beispielsweise variiert der Widerstand der Brust mit dem Volumen der enthaltenen Luft. Daher kann die Brustimpedanz verwendet werden, um die Atmung zu messen. Eine weitere Verwendung der Impedanzmessung besteht darin, zu erfassen, ob Elektroden adäquat befestigt sind.
Ein Eingang für ein Signalmeßgerät ist die Schaltungsanordnung, die direkt schnittstellenmäßig mit dem interessierenden Signal verbunden ist. Eingänge für die physiologischen Signalmessungen erfordern Verstärker mit einer hohen Eingangsimpedanz, einem niedrigen Rauschen und einer hohen Verstärkung. Der Kontaktwiderstand zwischen einer Elektrode und der Körperoberfläche kann bis zu 1 Megaohm groß sein. Die Signalpegel können von wenigen Mikrovolt für eine elektroenzephalographische Aktivität bis zu wenigen Millivolt für eine Muskelaktivität variieren.
Üblicherweise sind bei der physiologischen Signalmessung die interessierenden Signale mehrere Amplitudengrößenordnungen kleiner als die elektrischen Rauschpegel. Metallelektroden, die einen Kontakt mit den leitfähigen Gels und den natürlichen Körperelektrolyten bilden, erzeugen batterieähnliche elektrochemische Prozesse, die DC-Offsetspannungen in der Größenordnung von 100 mV erzeugen können. Dieser Offset kann sich mit der Bewegung, z. B. der Atmung, ändern. Verstärker weisen typischerweise eine bestimmte DC-Offsetspannung an dem Eingang sowie ein bestimmtes sehr niedriges Frequenzrauschen (1/f-Rauschen) auf. 50 Hz oder 60 Hz Stromleitungen können Spannungen in der Größenordnung 20 V Spitze-Spitze an der Oberfläche des Körpers erzeugen. Fluoreszenzlichter können 100-Hz- oder 120-Hz-Stöße eines höheren Frequenzrauschens erzeugen. Andere Rauschquellen umfassen Herzschrittmacher und elektronische Skalpells. Daher ist das Extrahieren eines Signals aus dem Rauschen eine Erfordernis für physiologische Signalgeräte.
Von besonderem Interesse bei der EKG-Anwendung ist die Messung von Spätpotentialen. Dies sind Spannungen mit sehr niedrigen Pegeln, die dem R-Signal folgen. Ein niedriges Rauschen ist wesentlich, um feine Änderungen in diesen Niederpegelsignalen zu unterscheiden.
Typischerweise weisen die Signale, die von biomedizinischem Interesse sind, relativ niedrige Frequenzen auf. Beispielsweise sind die interessierenden Frequenzen bei EKGs kleiner als 500 Hz. Daher können Tiefpaßfilter verwendet werden, um ein bestimmtes Rauschen zu entfernen. Zusätzlich ist eine analoge Offsetsubtraktion oder ein Hochpaßfiltern notwendig, um DC-Offsetspannungen zu entfernen.
Ein bestimmtes Rauschen, wie z. B. 50-Hz- oder 60-Hz-Stromleitungsrauschen ist hauptsächlich Gleichtaktrauschen (mit einem gleichen Betrag über die gesamte Körperoberfläche). Physiologische Signale werden typischerweise differentiell (die Spannung einer Elektrode relativ zu der anderen Elektrode) gemessen, derart, daß Gleichtaktrauschspannungen unter Verwendung von Differenzverstärkern mit einer hohen Gleichtaktunterdrückung eliminiert werden können. Ein alternativer Weg, um die Gleichtaktsignale zu reduzieren, besteht darin, das Gleichtaktsignal bei dem Patienten zu subtrahieren. Dies kann durch Messen des Gleichtaktsignals (Summation der Signale) und Anlegen einer Spannung mit entgegengesetzter Polarität an den Patienten erreicht werden. Siehe z. B. Bruce B. Winter and John G. Webster, Driven-Right-Leg, Circuit Design, IEEE Transactions on Biomedical Engineering, Band BME-30, Nr. 1, Jan. 1983, ff. 62-65.
Eine weitere Erfordernis für physiologische Geräte ist die Sicherheit; der Schutz des Patienten vor einem elektrischen Schlag. Jede Schaltungsanordnung, die direkt mit einem Patienten verbunden ist, muß batteriebetrieben sein, oder von normalen AC-Leistungsquellen getrennt sein. Zusätzlich müssen die Ströme in beliebigen Signalen, die für die Gleichtaktoffset- oder Impedanz-Messung verwendet werden, begrenzt sein. Siehe z. B. American National Standard for Diagnostic Electrocardiographic Devices, ANSI/AAMI EC11-1982 (der von der Association for the Advancement of Medical Instrumentation erhältlich ist).
Zusätzlich zu dem Schutz des Patienten gibt es ferner Erfordernisse zum Schutz der Geräteeingangsschaltungsanordnung.
Wenn das Herz das Schlagen aufhört, besteht beispielsweise eine übliche Prozedur darin, einen großen Spannungspuls (in der Größenordnung von 5 kV) anzulegen, um die Herzmuskeln zu synchronisieren (Defibrillierung). Ein EKG-Eingang kann mit dem Patienten während der Defibrillierung verbunden sein. Bei einem Notfall, bei dem es keine Zeit gibt, die normalen EKG-Elektroden zu befestigen, können die Defibrillator-Paddel ferner direkt mit einem EKG-Eingang als EKG-Signalelektroden verbunden sein, um einen "schnellen Blick" auf das Elektrokardiogramm vor der Defibrillierung zu liefern. Die Eingangsschaltungsanordnung eines EKG-Eingangs muß den Defibrillator-Spannungspulsen standhalten können.
Zusätzlich zu dem analogen Filtern und der Verstärkung umfaßt das typische Gerät für physiologische Signale eine Analog-zu-Digital-Wandlung für ein weiteres Verarbeiten durch einen inneren Prozessor oder einen äußeren Computer. Einige Mehrkanal-Analog-zu-Digital-Wandlungsentwürfe verwenden eine Abtast-und-Halte-Schaltung in jedem Kanal und eine einzige Hochgeschwindigkeits-Analog-zu-Digital-Schaltung. Die Abtast-und-Halte-Schaltungen tasten sowohl Rauschen als auch Signale ab. Zusätzlich können Zeitoffsets zwischen Abtastwerten von unterschiedlichen Kanälen bestehen, die ein Störrauschen erzeugen können, wenn die digitale Differenz zwischen zwei Kanälen gemessen wird. Die kontinuierliche Analog-zu-Digital-Wandlung ist nützlich, um eine zusätzliche Rauschmittelwertbildung vorzusehen, und um Abtastoffsetprobleme zu vermeiden.
Analog-zu-Digital-Wandlungsschaltungen können eine Offsetschaltungsanordnung aufweisen, um den dynamischen Bereich zu erweitern. Das Überwachen eines EKGs bei der Anwesenheit eines Schrittmachers oder einer Defibrillierung stellt spezielle Probleme dar. Jede beliebige Offsetschaltung muß flexibel oder "intelligent" genug sein, um einen einzigen Defibrillierungspuls oder periodische Signale, wie z. B. Schrittmacherpulse, zu ignorieren.
Ein typisches modernes Gerät wird ferner eine digitale Steuerung von verschiedenen Funktionen aufweisen. Daher erfordern physiologische Signalgeräte ferner ein Hochfrequenztaktsignal und verschiedene digitale Schaltungsanordnungen. Die digitalen Taktsignale und die Schaltungsanordnungen erzeugen ein Rauschen, das die nahe analoge Schaltungsanordnung stören kann. Daher kann eine zusätzliche Rauschreduktion erforderlich sein, um das digitale Rauschen zu unterdrücken. Die Gleichtaktrauschunterdrückung ist besonders wichtig.
Es besteht ein Bedarf auf dem Gebiet der biomedizinischen Geräte nach hochintegrierten Schaltungen, die die gesamte Funktionalität aufweisen, die oben beschrieben ist: eine analoge Verstärkung mit niedrigem Rauschen und einer hohen Eingangsimpedanz, ein Eingangsschutz, ein Tiefpaßfiltern, eine DC-Offsetsubtraktion, eine äußere Gleichtaktsubtraktion, eine innere Gleichtaktrauschreduktion, eine Analog- zu-Digital-Wandlung, eine Impedanzmessung, Sicherheitsmerkmale (Trennung von AC-Leistung und Strombegrenzung), plus einer zusätzlichen Kalibrierung, einer Konfigurationsflexibilität und Zweckmäßigkeitsmerkmalen.
Die vorliegende Erfindung strebt danach, eines oder mehrere der erwähnten Bedürfnisse in dem vorhergehenden Paragraphen zu befriedigen.
Die U. S. 5,020,541 offenbart eine analoge Vorrichtung, die eine Mittelwertsbildungsanordnung in der Form eines Gleichtakttreibverstärkers aufweist, der Eingangssignale von drei Erststufenverstärkern empfängt, die mit medizinischen Elektroden verbunden sind. Der erste Teil des Anspruchs 1 entspricht allgemein dieser bekannten Offenbarung.
Die U. S. 4,751,931 offenbart eine Vorrichtung zum Erfassen von Signalen von medizinischen Elektroden und zum Digitalisieren derselben in einem Analog-zu-Digital-Wandler für eine anschließende Analyse gemäß Anweisungen von Steuerbefehlen.
Gemäß der vorliegenden Erfindung ist eine integrierte Schaltung geschaffen, die eine Mehrzahl von analogen Signalverstärkern, wobei jeder der analogen Signalverstärker einen Verstärkereingang aufweist, der mit einer äußeren Eingangsspannung und einem Signalverstärkerausgang verbunden ist, und eine Mittelwertbildungsverstärkereinrichtung aufweist, zum Empfangen von Signalen von einer Mehrzahl von analogen Mittelwertbildungseingängen zum Erzeugen einer Summe der Signale von der Mehrzahl von analogen Mittelwertbildungseingängen und zum Erzeugen eines äußeren analogen Mittelwertbildungsausgangssignals durch Verstärken der Summe, dadurch gekennzeichnet, daß jeder Signalverstärkerausgang mit einem Eingang einer Analog-zu-Digital-Wandlereinrichtung zum Empfangen des Signals von dem Verstärkerausgang und zum Wandeln des Signals von dem Verstärkerausgang zu einem digitalen Ausgangssignal resistiv verbunden ist, und dadurch daß eine Eins-zu-Eins-Entsprechung zwischen den analogen Mittelwertbildungseingängen und den Signalverstärkerausgängen besteht, und wobei jeder analoge Mittelwertbildungseingang schaltbar mit einem Eingang der Mittelwertbildungsverstärkereinrichtung verbunden ist, und dadurch gekennzeichnet, daß die integrierte Schaltung ferner eine Mittelwertbildungsschalteinrichtung zum Empfangen von digitalen Mittelwertbildungsauswahlbits und zum Auswählen ansprechend auf die digitalen Mittelwertbildungsauswahlbits, welcher der analogen Mittelwertbildungseingänge schaltbar mit dem Eingang der Mittelwertbildungsverstärkereinrichtung verbunden ist, und eine digitale Steuereinrichtung zum Erzeugen der digitalen Mittelwertbildungsauswahlbits ansprechend auf ein äußeres digitales Befehlseingangssignal aufweist.
Ein bevorzugtes Ausführungsbeispiel ist eine gemischte analoge und digitale integrierte Schaltung (im folgenden der Chip) mit Merkmalen, die insbesondere zur Anwendung als ein Eingang für ein physiologisches Signalgerät nützlich sind, wie z. B. bei Elektrokardiographen, Elektromyographen und Elektroenzephalographen. Der Chip weist fünf Signalkanäle auf. Jeder Kanal weist eine Eingangsschutzschaltungsanord nung, Kanaleingangsauswahlschalter, einen analogen Vorverstärker mit einer auswählbaren Verstärkung und einen kontinuierlichen Analog-zu-Digital-Wandler auf. Ein Kanal kann für eine AC-Impedanzmessung konfiguriert werden. Die Schaltungsanordnung ist zur Mittelwertbildung (Summation) einer beliebigen Kombination von Eingangssignalen vorgesehen, was ein Ausgangssignal erzeugt, das für eine äußere Gleichtaktsignalreduktion nützlich ist.
Der Chip weist serielle digitale Eingangs- und Ausgangs-Tore auf. Sowohl die Eingangs- als auch die Ausgangs-Tore sind entworfen, um direkt mit optischen Kopplern verbunden zu werden. Ein neues Merkmal ist die Fähigkeit, ein serielles digitales Eingangssignal zu verwenden, um die Kanäle für verschiedene Kombinationen einer Eingangssignalverstärkung, einer Eingangssignalmittelwertbildung, eines analogen Ausgangstreibens und einer AC-Impedanzmessung zu konfigurieren. Zusätzlich wird das digitale Eingangssignal verwendet, um viele Meßparameter, wie z. B. die Verstärkung und die Bandbreite, zu programmieren.
Der Chip enthält umfassende Rauschreduktionsmaßnahmen, einschließlich einer Zerhacker- (Chopper-) Stabilisierung bei allen Verstärkern, von Verstärkerentwürfen mit einer inhärenten hohen Gleichtaktrauschunterdrückung, einer Gleichtaktrückkopplungsschaltungsanordnung und einer Zeitmittelwertbildung des Zerhackerrauschens.
Die A/D-Wandlungsschaltungsanordung ist ein neuer Entwurf, der programmierbare Umwandlungsmodi, einen programmierbaren Kompromiß zwischen der Bandbreite und der Auflösung und eine Autobereichsauswahloffsetsubtraktion aufweist. Die A/D-Wandlung ist kontinuierlich, ein Entwurfsmerkmal, das eine Rauschreduktion und Zeitoffsetvorteile im Vergleich zu Abtastentwürfen vorsieht. Die Autobereichsauswahloffsetschaltungsanordnung weist programmierbare Schwellen und Verzögerungszeiten auf, um eine Flexibilität für Defibrillierungspulse oder Schrittmacherpulse vorzusehen. Zusätzlich kann die Offsetschaltungsanordnung von außen gesteuert sein.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist eine schematische Darstellung eines Patienten, der mit einem elektrokardiographischen System verbunden ist, das die vorliegende Erfindung umfaßt.
Fig. 2 ist eine schematische Darstellung eines Patienten, der mit einem Defibrillatorsystem verbunden ist, das die vorliegende Erfindung umfaßt.
Fig. 3 ist ein schematisches Blockdiagramm der vorliegenden Erfindung zusammen mit einer bestimmten zugeordneten äußeren Schaltungsanordnung.
Fig. 4A ist ein detaillierteres Blockdiagramm eines analogen Vorverstärkers, der in Fig. 3 dargestellt ist.
Fig. 4B und 4C sind detaillierte Funktionsdarstellungen der Konfigurationen von Zerhackern, die in Fig. 4A dargestellt sind.
Fig. 5 ist ein detaillierteres Schema der ersten Verstärkungsstufe des analogen Vorverstärkers, der in Fig. 4A dargestellt ist.
Fig. 6 ist ein detaillierteres Schema der zweiten Verstärkungsstufe des analogen Vorverstärkers, der in Fig. 4A dargestellt ist.
Fig. 7 ist ein Blockdiagramm des Analog-zu-Digital-Wandlers, der in Fig. 3 dargestellt ist.
Fig. 8 ist ein detaillierteres Blockdiagramm eines Verstärkers innerhalb des A/D-Wandlers, der in Fig. 7 dargestellt ist.
Fig. 9A ist eine Beispielsignalform, um die Funktion der Autobereichsauswahloffsetschaltung innerhalb des A/D-Wandlers darzustellen, der in Fig. 8 dargestellt ist.
Fig. 9B stellt das Ausgangssignal des A/D-Wandlers ansprechend auf die Beispielsignalform dar, die in Fig. 9A dargestellt ist.
Fig. 9c stellt das Ausgangssignal der Autobereichsauswahloffsetschaltung ansprechend auf die Beispielsignalwellenform dar, die in Fig. 9A dargestellt ist.
Fig. 10 ist ein Blockdiagrammschema der Autobereichsauswahloffsetschaltungsanordnung, die in Fig. 7 dargestellt ist.
Fig. 11A ist ein vereinfachtes Funktionsschema einer Implementation mit geschaltetem Kondensator eines Widerstandspaars.
Fig. 11B stellt ein Taktdiagramm für die Schaltung mit geschaltetem Kondensator dar, die in Fig. 11A dargestellt ist.
Fig. 12A ist ein detailliertes Schema der Hätte der Schaltung mit geschaltetem Kondensator, die in Fig. 11A dargestellt ist.
Fig. 12B ist ein detailliertes Schema der Hälfte der Schaltung mit geschaltetem Kondensator, die in Fig. 11A dargestellt ist.
Fig. 13 ist ein vereinfachtes Funktionsschema der Treibschaltungsanordnung für das linke Bein, die in Fig. 3 dargestellt ist.
Fig. 14 ist ein vereinfachtes Funktionsschema, das ein zusätzliches Detail für das Eingangszuleitungsschalten, den Diodenschutz, und die Zuleitung-Aus-Stromquellen, die in Fig. 3 dargestellt sind, darstellt.
Fig. 15 ist ein Blockdiagramm, das ein zusätzliches Detail für die AC-Impedanzmeßschaltungsanordnung darstellt, die in Fig. 3 dargestellt ist.
Fig. 16A und 16B sind vereinfachte Funktionsschemata, die wechselnde Zustände der AC-Impedanzmeßschaltungsanordnung darstellen, wie in den Fig. 3 und 15 dargestellt sind.
Fig. 17 ist ein vereinfachtes Schema, das ein zusätzliches Detail der Impedanzmeßstromquellen darstellt, die in den Fig. 3, 15 und 16 dargestellt sind.
Fig. 18 ist ein Blockdiagramm, das eine serielle Verbindung von mehreren Chips darstellt.
Fig. 19 ist ein Blockdiagramm, das ein zusätzliches Detail für die digitalen Eingangs- und Ausgangs-Steuerfunktionen darstellt, die in Fig. 3 dargestellt sind.

Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung

Inhaltsangabe

I. Überblick
II. Analoge Eingangsverstärker
III. Analog-zu-Digital-Wandlung
IV. Schaltungen mit geschaltetem Kondensator
V. Analoges Mittelwertbilden
VI. Eingangsschalten und Zuleitung-Aus-Erfassung
VII. Impedanzmessung
VIII. Serielles Verketten von mehreren Chips
IX. Digitale Steuerung

I. Überblick

Bezugnahmen in der Beschreibung und den Zeichnungen auf K bezeichnen "Kilo", und auf mV und mV bezeichnen Millivolt.
Fig. 1 stellt einen Patienten 104 dar, der mit einem Elektrokardiographen 102 verbunden ist. Vier Elektroden sind mit dem Patienten verbunden; eine an jedem Arm (106, 108), und eine an jedem Bein (110, 112). Eine übliche Anordnung für einen Elektrokardiographen besteht darin, die drei Differenzspannungen, linker Arm 108 zu rechter Arm 106, linkes Bein 112 zu rechter Arm 106, und linkes Bein 112 zu linker Arm 108 zu überwachen. Es können jedoch auch andere Kombinationen, wie benötigt, ausgewählt werden.
Wie in Fig. 1 dargestellt, stellen die Funktionsblocks, die innerhalb des gestrichelten Bereichs 100 dargestellt sind, eine mögliche Konfiguration der vorliegenden Erfindung dar. Wie in Fig. 1 dargestellt ist, sind drei Kanäle (114, 116 und 118) als Signalverstärker konfiguriert. Zusätzlich werden die Zuleitung des rechten Arms 106 und die Zuleitung des linken Arms 112 ferner durch einen vierten Kanal 120' verwendet, um die Atmung zu überwachen. Die Kanäle 114, 116 und 118 werden durch eine Summierschaltungsanordnung 122 hinzugefügt, um eine Gleichtaktspannung des Patienten zu erzeugen. Das Gleichtaktspannungsausgangssignal der Mittelwertbildungsschaltungsanordnung 122 treibt einen äußeren invertierenden Verstärker 124, der seinerseits die Elektrode des rechten Beins 110 treibt, um ein Gleichtaktrauschen, insbesondere ein 50 Hz- oder 60 Hz-Stromleitungsrauschen, bei dem Patienten zu subtrahieren.
Es sei zu Fig. 1 bemerkt, daß die drei Signalverstärker (126) Differenzausgangsverstärker mit einem einzigen Signaleingang sind. Einzelne Zuleitungssignale werden verstärkt, und digitalisiert. Die Zuleitungssignaldifferenzen, wie z. B. rechter Arm (106) zu linker Arm (108), wie oben beschrieben, werden digital innerhalb des Geräts (102) und nicht innerhalb des Chips (100) implementiert. Die Differenzkanäle (114, 116 und 118) sind zur Unterdrückung von einem Gleichtaktrauschen nützlich, das sich in dem Chip befindet, wie z. B. ein Leistungsversorgungsrauschen und Rauschen von einer benachbarten digitalen Schaltungsanordnung.
Fig. 2 stellt eine alternative Konfiguration für die vorliegende Erfindung dar. In Fig. 2 wird ein Patient 204 einer Defibrillierung unterzogen. Der Kasten 202 stellt einen Defibrillator mit einer Schaltung 210 dar, die eine kapazitive Hochspannungspuls-Entladungsschaltung darstellt, die zwei Defibrillatorelektroden (206 und 208) treibt. Der gestrichelte Kasten 100 stellt eine Konfiguration der vorliegenden Erfindung dar. Bei dieser Konfiguration sind zwei Kanäle (114 und 116) des Chips 100 mit den Defibrillierungspaddeln (206 und 208) als Signalverstärker für ein "schnelles Betrachten" des EKG verbunden, bevor der Defibrillierungspuls angelegt wird. Äußere Widerstände 214 schützen die Signalverstärker 126 vor dem Hochspannungsdefibrillierungspuls. Zusätzlich werden die Mittelwertbildungsschaltungsanordnung 122 (zusammen mit dem äußeren Verstärker 124 und den äußeren Widerständen 212 und 213) verwendet, um beide Defibrillierungspaddel (206 und 208) zu treiben, um das Gleichtaktrauschen bei dem Patienten zu reduzieren.
In Fig. 2 wird die innere AC-Impedanzmeßschaltungsanordnung 120 verwendet, um zu erfassen, ob es einen adäquaten Kontakt zwischen den Defibrillierungspaddeln (206 und 208) und dem Patienten 204 gibt. Die gleiche innere Impedanzschaltungsanordnung ist in Fig. 1 (120) dargestellt, wobei andere Frequenz- und Strom-Parameter für das Atmungsüberwachen verwen det werden.
Die Konfigurationen, die in den Fig. 1 und 2 dargestellt sind, sind lediglich zwei von vielen Konfigurationen, die durch die vorliegende Erfindung erlaubt sind. Wie im folgenden offenbart, weist der Chip fünf Kanäle auf, die über digitale Steuersignale konfiguriert werden können, um bis zu fünf Eingangsspannungssignale zu digitalisieren. Jede beliebige Kombination der fünf Eingangssignale kann summiert werden, um eine sechste äußere Zuleitung (wie in Fig. 1 und 2 dargestellt) für eine Gleichtaktreduktion bei dem Patienten zu treiben. Alternativ kann die Erfindung über digitale Steuersignale konfiguriert werden, um die Eingangssignale von beliebigen vier der fünf Eingangszuleitungen zu digitalisieren, und um jede beliebige additive Kombination der vier Eingangssignale zu verwenden, um die fünfte Zuleitung als ein Ausgangssignal zu treiben. Alternativ kann ein digitalisierender Kanal für die Impedanzmessung verwendet werden, der seinerseits zum Überwachen der Atmung, wie es in Fig. 1 (120) dargestellt ist, oder zum Erfassen der Defibrillatorelektrodenkontaktimpedanz, wie in Fig. 2 (120) dargestellt, nützlich ist. Bei einigen diagnostischen EKG- Situationen können 10 bis 13 Zuleitungen an dem Patienten befestigt sein. Wie im folgenden offenbart, erlaubt die vorliegende Erfindung ein serielles Verketten von bis zu sechs Chips um bis zu 30 Kanäle vorzusehen.
Fig. 3 ist ein schematisches Blockdiagramm des Chips 100 und von einigen zugeordneten äußeren Komponenten und Verbindungen. Der Chip ist die Schaltungsanordnung innerhalb des Kastens der gestrichelten Linie. Fig. 3 stellt drei von fünf Kanälen dar. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird der Chip bei einer Defibrillator/EKG-Anwendung verwendet, wie es in Fig. 2 dargestellt ist. Spezifische Werte von äußeren Komponenten sind für die Defibrillator/EKG-Anwendung offenbart. Andere Anwendungen können unterschiedliche äußere Komponentenwerte erfordern.
Wie in Fig. 3 dargestellt, gibt es fünf äußere schaltbare Zuleitungsverbindungen 302 (HINEIN3 und HINEIN4 sind nicht gezeigt), wobei jede derselben potentiell ein analoges Eingangsspannungssignal, ein analoges Eingangsspannungssignal, das mit einem Stromquellenausgang für eine Zuleitung-Aus-Erfassung kombiniert ist, oder ein Ausgangsspannungssignal für eine Gleichtaktkompensation ist. Zusätzlich gibt es zwei zweckgebundene äußere Impedanzmeßzuleitungsverbindungen 304 und eine äußere zweckgebundene Treibverbindung für das rechte Bein (RLD; RLD = Right-Leg-Drive) 305.
Jede schaltbare Zuleitungsverbindung 302 wird durch ein äußeres Tiefpaß-RC-Filter gefiltert, das einen 33-Kohm-Serienwiderstand 306 und einen 1200-Pikofarad-Kodensator 308 zu der analogen Masse aufweist. Jede Impedanzmeßzuleitungsverbindung 304 weist einen äußeren 5-Kohm-Serienwiderstand 310 und einen äußeren 5600-Pikofarad-Serienkondensator 312 auf.
Jede schaltbare Zuleitungsverbindung 302 ist durch einen äußeren Serienwiderstand 306 mit einer inneren schaltenden Schaltung 314 verbunden. Jede schaltende Schaltung 314 kann optional ein Treibsignal für das rechte Bein (RLD-Signal) 316 zu der entsprechenden schaltbaren Zuleitungsverbindung 302 schalten, was diese Zuleitung zu einem Ausgangssignal anstatt zu einem Eingangssignal macht. Dies ist ein Vorteil bei einer Situation mit einem reduzierten Satz an Zuleitungen.
Fortfahrend mit Fig. 3 gibt es fünf Signalvorverstärker 126 (zwei sind nicht gezeigt). Jede schaltende Schaltung 314 kann den Signaleingang eines Signalverstärkers zu einer der fünf folgenden Konfigurationen schalten:
1. Eine schaltbare Zuleitungsverbindung 302.
2. Eine analoge Masse 324.
3. Einen Widerstand 326 auf analoger Masse.
4. Eine schaltbare Eingangsverbindung 302 und einen Widerstand 326 auf analoger Masse.
5. Eine Kalibrierungsspannung (KAL HINEIN) 328.
Stromquellen 321 liefern ein Zuleitungen-Aus-Signal, das verwendet wird, um zu bestimmen, ob eine Zuleitung einen adäquaten Kontakt mit dem Patienten bildet. Die Amplitude des Zuleitungen-Aus-Stroms wird durch einen äußeren Widerstand 322 auf analoger Masse bestimmt. Die Zuleitungen-Aus- Stromquellen 322 können durch einen Schalter 323 ein- oder ausgeschaltet werden. Ein Schalter steuert alle fünf Kanäle. Das Eingangszuleitungsschalten ist detailliert in dem Abschnitt VI in Verbindung mit Fig. 14 erörtert.
Die Kalibrierungsspannung (KAL HINEIN) 328 wird durch äußere Verstärker 330 getrieben, die ihrerseits zwei Signale kombinieren, die durch zwei getrennte 6-Bit-Abschnitte eines inneren Kalibrierungs-Digital-zu-Analog-Wandlers (D/A) 332 getrieben werden. Die Kalibrierungsspannung 328 wird durch einen Dämpfer 329 gedämpft, um eine Vorverstärkerkalibrierungsspannung 320 zu erzeugen. Der Dämpfer 329 wird durch Vorverstärkerverstärkungssignale derart gesteuert, daß, sowie die Vorverstärkerverstärkung geändert wird, die Vorverstärkerkalibrierungsspannung 320 automatisch proportional gedämpft wird. Es gibt ferner einen speziellen Modus, bei dem das Kalibrierungssignal ein 1 mV-Puls ist.
Ausgangssignale von jedem Vorverstärker 126 gehen zu einer Mittelwertbildungsschaltung 122. Die Mittelwertbildung (Summation) von Signalen, subtrahiert alle Differenzmodussignale, was lediglich Gleichtaktsignale hinterläßt. Das Gleichtakt-Mittelwertbildungsschaltungs-Ausgangssignal 336 (RLD HINAUS) wird durch einen äußeren invertierenden Integrierer 124 verstärkt. Das invertierte verstärkte Durchschnittssignal wird verwendet, um Gleichtaktsignale bei dem Patienten (Treiben des rechten Beins) zu subtrahieren. Der äußere Verstärker 124 kann zu einer getrennten äußeren Zuleitung gehen, wie es in den Fig. 1 und 2 dargestellt ist, oder kann zurück in den Chip (Fig. 3, 316, RLD HINEIN) zum Schalten zu einer beliebigen der fünf Eingangssignalzuleitungen geführt werden. Die Mittelwertbildungsschaltung 122 ist detailliert in Abschnitt V in Verbindung mit Fig. 13 erörtert.
Physiologische Signale können sehr niedriger interessierende Frequenzen aufweisen. Daher ist ein direkt gekoppelter Signalweg wünschenswert. Dementsprechend sind die Eingangsverstärker 126 innerhalb des Chips direkt gekoppelt. Ein allgemeines Problem bei der direkten Kopplung besteht jedoch darin, daß die Verstärkung eines beliebigen DC-Offsets spätere Verstärkerstufen sättigen kann. Bei der bevorzugten Anwendung der vorliegenden Erfindung entfernt die Gleichtaktrückkopplung zu der Quelle (Treiben des rechten Beins) einen bestimmten DC-Offset. Nach der DC-Verstärkung wird eine zusätzliche Offsetsubtraktion innerhalb des Analog-zu-Digital-Wandlungsprozesses durchgeführt, der im folgenden beschrieben ist.
Fortfahrend mit Fig. 3 weist jeder Kanal einen Analog-zu-Digital- (A/D-) Wandler 346 auf. Die A/D-Wandlungsschaltungsanordnung ist detailliert in Abschnitt III in Verbindung mit den Fig. 7-10 erörtert. Jeder Ausgang des A/D-Wandlers 346 geht zu einer einzigen Ausgangsdatensteuerung 348 für eine kombinierte digitale serielle Datenausgabe 350. Ferner ist ein Signal Daten-Hinein 352 für das serielle Verketten von Chips dargestellt. Das Signal Daten-Hinein 352 und das serielle Verketten ist ferner in Abschnitt VIII im folgenden erörtert.
Jeder A/D-Wandler 346, der Kalibrierungs-D/A 332 und eine Impedanzstromquelle 360 (im folgenden erörtert) sind mit einer Bezugsspannung (VBezug) 331 verbunden. Die Bezugsspannung 331 kann mit einer inneren Bandabstandsspannungsbezugsschaltung (nicht dargestellt) verschaltet werden, oder dieselbe kann von außen geliefert werden.
Die AC-Impedanzmeßschaltungsanordnung 120 (ferner in den Fig. 1 und 2, 120) umfaßt Stromquellen (die in den Fig. 15 und 17 dargestellt sind). Die Amplitude der Impedanzstromquellen wird durch einen äußeren Widerstand 360 auf die Bezugsspannung (Vgezug) 331 gesteuert. Die Ausgänge der Impedanzmeßschaltungsanordnung 120 gehen zu einem A/D-Eingangsauswahlschalter 362. Die A/D-Auswahlschalter 362 wählen einen Differenzvorverstärkerausgang 354 oder ein Differenzimpedanzsignal 356 aus, das durch einen A/D-Wandler 346 für den fünften Kanal umgewandelt werden soll. Die Impedanzmeßschaltungsanordnung ist detailliert in Abschnitt VII in Verbindung mit den Fig. 15 und 17 erörtert.
Es sei bemerkt, daß der Chip mit mehreren Impedanzmeßschaltungen implementiert werden könnte, wobei jeder derselben ein A/D-Wandler zugeordnet ist. Bei dem bevorzugten Ausführungsbeispiel teilt jedoch eine einzige Impedanzschaltung einen A/D-Wandler mit einem Vorverstärker.
Fig. 3 stellt ferner einen Kasten dar, der als digitale Steuerschaltungsanordnung 364 bezeichnet wird. Durch die folgende Erörterung hindurch wird auf die digitale Steuerung oder die programmierbare Steuerung Bezug genommen. Die digitale Steuerschaltungsanordnung 364 liefert diese Steuerung. Dieselbe ist detailliert in Abschnitt IX in Verbindung mit Fig. 19 und den Anhängen 1 bis 4 erörtert. Die digitale Steuerschaltungsanordnung 364 empfängt äußere serielle digitale Daten und Befehle von einem Steuersignaleingang 366. Der Chip ist entworfen, um in einem eigenständigen Modus, nachdem Eingangsbefehle eingegeben wurden, betrieben zu werden.
Die digitale Steuerschaltungsanordnung 364 ist ferner mit zwei äußeren Adreßverbindungen 368 verbunden. Wie im vorhergehenden erwähnt, können bis zu 6 Chips miteinander in einer seriellen Kette verbunden werden. Jedes seriell verkettete Element kann eine von vier digitalen Adressen aufweisen. Diese wird durch äußeres Erzwingen von Adressverbindungen 368 zu Kombinationen von logisch "0" oder logisch "1" durchgeführt. Äußere Befehle werden dann zu einer spezifi schen Adresse gerichtet. Wenn mehr als vier Elemente seriell verkettet sind, müssen mindestens zwei Elemente die gleiche Adresse aufweisen. Das serielle Verketten ist detailliert in Abschnitt VIII in Verbindung mit Fig. 18 erörtert.
Der Chip weist eine Taktschaltung 370 auf, die eine Oszillatorschaltung aufweist, die mit einem äußeren Kristall 372, wie dargestellt, verwendet werden kann. Alternativ kann ein äußerer Takt anstatt dem Kristall verwendet werden. Obwohl es nicht explizit in Fig. 3 dargestellt ist, werden andere Taktsignale aus dem Ausgangssignal des Takts 370 abgeleitet, und über den gesamten Chip verwendet. Diese abgeleiteten Takte werden im folgenden in Verbindung mit den Zerhackerstabilisierten Verstärkern, den geschalteten Kondensatorwiderstandsimplementationen, der Analog-zu-Digital-Wandlung, der Digital-zu-Analog-Wandlung und anderer Schaltungsanordnungen im gesamten Chip dargestellt oder einbezogen.
Es ist ferner eine Anfangssynchronisation des A/D-Wandlungszyklus und ein serieller Datenausgang für äußere Ereignisse (SYNC HINEIN, 373) vorgesehen. Wenn mehrere Chips seriell geschaltet sind, kann ein Chip den Mastertakt für die anderen Chips (SYS TAKT AUSGABE, 374) liefern. Eine Master/Slave-Verbindung 369 gibt an, ob ein Chip einen eigenen Takt erzeugen soll, oder einen äußeren Takt von einem Masterchip empfangen soll.

II. Analoge Eingangsverstärker

Wie in dem Hintergrundabschnitt erörtert, müssen physiologische Signale aus einem Rauschen extrahiert werden. Zusätzlich zu dem Rauschen, das außerhalb des Verstärkers auftritt, gibt es typischerweise wesentliche innere Quellen eines Rauschens, wie z. B. der Eingang der ersten Stufe der Verstärkung, das Schaltrauschen der digitalen Schaltungsanordnung und das Leistungsversorgungsrauschen. Bei der vorliegenden Erfindung wird das Verstärkereingangsrauschen durch Zerhacken reduziert. Das innere Schaltrauschen und das Leistungsversorgungsrauschen werden durch Differenzierendmachen des analogen Kanals und unter Verwendung einer Gleichtaktrückkopplung bei jeder Stufe der Verstärkung reduziert.
Fig. 4A stellt ein zusätzliches Detail für einen Vorverstärker (Fig. 1, 2 und 3, 126) dar, wie es bei dem bevorzugten Ausführungsbeispiel des Chips implementiert ist. Zum Überblick gibt es einen Zerhacker 402, gefolgt von einem Erststufenverstärker 408. Die Ausgangssignale des Erststufenverstärkers 408 werden in einem Erststufengleichtaktrückkopplungsverstärker 410 addiert, der zwei getrennte Rückkopplungswege aufweist. Die Ausgangssignale (406, 407) des Erststufenverstärkers 408 werden durch einen zweiten Zerhacker 412 zerhackt, bevor dieselben durch einen Zweitstufenverstärker 414 verstärkt werden. Der zweite Zerhacker 412 ist in Phase mit dem ersten Zerhacker 402. Das Resultat des Ausgangssignals des zweiten Zerhackers 412 ist eine synchrone Gleichrichtung der verstärkten Differenzeingangssignale (Signal 400 und das verstärkte Rückkopplungssignal 424). Der Zweitstufenverstärker 414 weist einen Zerhackerstabilisierten Gleichtaktrückkopplungsverstärker (438, 440, 442 und 444) auf. Eine Widerstandsleiter 420 mit einem elektronischen Schalter 422 liefert eine programmierbare Auswahl einer Gesamtverstärkung einer geschlossenen Schleife.
Wird Fig. 4A detaillierter analysiert werden ein Eingangssignal 400 und ein negatives Rückkopplungsverstärkungssignal 424 durch einen ersten Zerhacker 402 zerhackt, bevor dieselben durch einen Erststufendifferenzverstärker 408 verstärkt werden. Der Zerhacker 402 schaltet begrifflich zwischen den Konfigurationen hin und her, die in den Fig. 4B und 4C dargestellt sind. Wenn der erste Zerhacker 402 in Fig. 4A sich in der Konfiguration befindet, die in Fig. 4B dargestellt ist, ist das Eingangssignal 400 in Fig. 4A mit einem ersten Eingang 404 des Erststufenverstärkers 408 verbunden, und das Rückkopplungssignal 424 ist mit einem zweiten Eingang 405 des Erststufenverstärkers 408 verbunden. Wenn der erste Zer hacker 402 in Fig. 4A sich in der Konfiguration befindet, die in Fig. 4C dargestellt ist, ist das Eingangssignal 400 in Fig. 4A mit dem zweiten Eingang 405 des Erststufenverstärkers 408 verbunden, und das Rückkopplungssignal 424 ist mit dem ersten Eingang 404 des Erststufenverstärkers 408 verbunden.
Als ein Resultat des Zerhackens läuft das äußere Eingangssignal 400 wechselnd durch jede Seite des Erststufenverstärkers 408. Jede Seite des ersten Verstärkers 408 weist eine bestimmte Offsetspannung und ein bestimmtes 1/f-Rauschen auf. Die Offsetspannungen und das 1/f-Rauschen weisen einen Gleichtaktabschnitt und einen Differenzabschnitt auf. Der Gleichtaktabschnitt wird durch die Differenzeingangsstufe des Verstärkers (408) reduziert, und wird ferner durch den Erststufengleichtaktrückkopplungsverstärker 410 erfaßt und subtrahiert, der im folgenden erörtert ist. Der Differenzabschnitt wird durch Zerhacken, das synchrone Gleichrichten und das Mittelwertbilden, wie folgt, reduziert. Nachdem ein Eingangssignal 400 zerhackt ist, wechselnd durch jede Seite des Erststufenverstärkers 408 verstärkt ist, und synchron durch den zweiten Zerhacker 412 gleichgerichtet ist, besteht das Resultat in einem verstärkten Eingangssignal mit einem überlagerten rechteckähnlichen Signal. Die Spitzen des überlagerten rechteckähnlichen Signals resultieren aus den verstärkten Differenzen der Offsetspannung und des 1/f-Rauschens zwischen den zwei Seiten des Erststufenverstärkers 408. Wenn mehrere Zyklen des überlagerten Rechtecksignals gemittelt werden (z. B. durch ein Tiefpaßfiltern) besteht das Resultat in einem verstärkten Eingangssignal, wobei die meisten Effekte der Offsetspannungsdifferenzen und der 1/f- Rauschdifferenzen herausgemittelt sind.
In dem Chip findet ein Tiefpaßfiltern (446, 448, 450 und 452) statt, das im folgenden erörtert ist. Zusätzlich sind in dem Chip die A/D-Wandler mit den Zerhacksignalen synchronisiert. Jeder digitale Abtastwert von einem A/D-Wandler mittelt eine ganze Zahl von Zerhackzyklen (typischerweise 32) derart, daß Offsetspannungsdifferenzen und 1/f-Rauschdifferenzen weiter durch Mittelwertbilden reduziert werden. Dies ist ein Vorteil der kontinuierlichen A/D-Wandlung.
Eine alternative Analyse der Effekte des Zerhackens kann durch Analysieren der Resultate in dem Frequenzbereich durchgeführt werden. Das Eingangssignal wird nach oben zu der Zerhackerfrequenz umgesetzt, verstärkt und zurück hinter dem Basisband umgesetzt. Die dominante Rauschquelle innerhalb der Verstärkerschaltungsanordnung sind die Eingangselemente in der ersten Verstärkerstufe 408. Da diese Eingangselemente sich jenseits des ersten Zerhackers 402 befinden, wird das Eingangselementerauschen bei der Basisbandfrequenz durch den Verstärker 408 verstärkt, während das Eingangssignal bei der Zerhackerfrequenz verstärkt wird. Der zweite Zerhacker 412 kann dann als ein Modulator betrachtet werden, der das Eingangssignal zurück zu dem Basisband gibt, jedoch das verstärkte Eingangsrauschen nach oben zu der Zerhackerfrequenz umsetzt. Dieses Hochfrequenzrauschen wird dann durch einen Tiefpaßfilter und durch einen integrierenden A/D-Wandler ausgefiltert. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die Zerhackfrequenz 128 KHz.
Fortfahrend mit Fig. 4A weist die zweite Stufe 414 des Vorverstärkers einen ersten Ausgang 416 und einen zweiten Ausgang 418 auf. Der zweite Ausgang 418 weist eine Serie von Widerständen 420 auf, die mit Masse verbunden sind. Ein elektronischer Schalter 422 wählt einen Bruchteil des zweiten Ausgangs 418 für ein negatives Rückkopplungssignal 424 aus, das die Gesamtvorverstärkervertsärkung bei geschlossener Schleife steuert. Bei dem bevorzugten Ausführungsbeispiel kann, mit den Widerstandswerten, die in Fig. 4A gezeigt sind, die Verstärkung auf Werte von 2, 4, 16 und 32 ausgewählt werden. Die Position des elektronischen Schalters 422, die in Fig. 4A dargestellt ist, führt zu einer Verstärkung bei geschlossener Schleife von 16. Die Position des elektronischen Schalters 422 kann durch äußere digitale Si gnale gesteuert werden, die im folgenden in Abschnitt IX erörtert sind.
Wie in Fig. 4A dargestellt, weisen die Ausgänge 416 und 418 eine symmetrische Last auf. Ein Widerstandsnetz 428 und ein elektronischer Schalter 430 sind identisch zu dem Widerstandsnetz 420 bzw. dem elektronischen Schalter 422, ausgenommen daß der Ausgang des elektronischen Schalters 430 lediglich zu einer kapazitiven Last 432 geht.
Ferner ist in Fig. 4A dargestellt, daß die Ausgänge (416 und 418) des Zweitstufenverstärkers 414 ein mittelabgegriffenes Paar von Widerständen 434 aufweisen, die zwischen die Ausgänge (416 und 418) geschaltet sind. Der Mittelabgriff liefert ein Gleichtaktausgangssignal 436, das der Mittelwert der zwei Ausgangssignale (416 und 418) ist. Das Gleichtaktausgangssignal 436 wird zerhackt (438), verstärkt (440), synchron gleichgerichtet (442), weiter verstärkt (444) und ein einziges resultierendes Signal wird von jeder Seite des Zweitstufenverstärkers 414 subtrahiert.
Fortfahrend mit Fig. 4A weist der zweite Stufenverstärker 414 einen Serienkondensator 446 und einen Widerstand 448 von dem ersten Ausgang 416 zu einem ersten Eingang und einen Serienkondensator 450 und einen Widerstand 452 von dem zweiten Ausgang 418 zu einem zweiten Eingang auf. Diese Komponenten sehen ein Tiefpaßfilter für den Differenzsignalverstärker vor. Diese Komponenten werden derart ausgewählt, um einen dominanten Pol (etwa 3 Hz) für das Gesamtvorverstärkerfrequenzansprechen vorzusehen, um eine Gesamtvorverstärkerstabilität bei geschlossener Schleife sicherzustellen. Dies wird durch die Miller-Effekt-Verstärkung der Rückkopplungskondensatoren (446 und 450) erreicht. Die Serienwiderstände (448 und 452) liefern eine Null in dem Verstärkerfrequenzansprechen für eine feine Einstellung des Ansprechens nahe der Frequenz, bei der die Verstärkung gleich Eins ist.
Fig. 5 stellt ein zusätzliches Detail für die erste Stufe des Signalverstärkers (Fig. 4, 408) und die Gleichtaktrückkopplungsschaltungsanordnung desselben (Fig. 4, 410) dar. Fig. 5 ist in zwei Teile durch eine vertikale gestrichelte Linie geteilt. Der Grundsignalverstärker 408 ist auf der linken Seite der gestrichelten Linie dargestellt. Die Gleichtaktrückkopplungsschaltungsanordnung 410 ist auf der rechten Seite der gestrichelten Linie dargestellt. Der Signalverstärker 408 weist zwei Eingangsignale (404 und 405) (siehe auch Fig. 4, 404 und 405) und zwei Ausgangssignale (406 und 407) (siehe auch Fig. 4, 406 und 407) auf.
PMOS-Transistoren 512 dienen als eine gewöhnliche Vorspannstromquelle für den Signalverstärker 408. Das erste Eingangssignal 404 wird durch einen PMOS-Transistor 415 verstärkt. Die Ausgangslast für den PMOS-Transistor 514 ist eine Kaskodenanordnung von zwei PMOS-Transistoren (516 und 518). Eine NMOS-Stromquelle 522 weist ferner ein Kaskodenelement 520 auf, um die Impedanz des Ausgangs 406 zu erhöhen. Ähnlicherweise wird das zweite Eingangssignal 504 durch den Transistor 524 mit einer Zweitransistorkaskodenlast (526 und 528) zusammen mit einer Stromquelle 532 und einem Kaskodenelement 530 verstärkt. Die Eingangssignaltransistoren 514 und 524 sind PMOS für überlegene 1/f-Rauschcharakteristika relativ zu dem NMOS. Die Verstärkung des Signalverstärkers 408 bei offener Schleife ist proportional zu der Steilheit (gm) des Transistors 514 (oder des Transistors 524) mal der Ausgangsimpedanz. Die Transistoren 514 und 524 werden mit großen Breiten gefertigt, um die Steilheit zu maximieren. Diese reduziert jedoch ferner die Ausgangsimpedanz. Daher wird eine Doppelkaskodenanordnung verwendet, um eine sehr hohe Ausgangsimpedanz zu implementieren. Die Transistoren 516 und 518 (und 526 und 528) weisen kurze Kanallängen (einen Mikrometer) für schnellere Laufzeiten als bei einem einzigen längeren Element auf. Das Gesamtresultat ist eine Eingangsstufe mit einer hohen Eingangsimpedanz, einem niedrigen 1/f-Rauschen, einem schnellen Pulsansprechen und einer sehr hohen Verstärkung bei offener Schleife (typischerweise größer als 70 dB). Die hohe Verstärkung bei offener Schleife der ersten Stufe trägt dazu bei, die Effekte des 1/f-Rauschens der zweiten Stufe zu minimieren.
Die Doppelkaskodenanordnung, die in Fig. 5 ((516, 518, 520 und 522) und (526, 528, 530 und 533)) dargestellt ist, ist weniger komplex als gefaltete Kaskodenschaltungen, die typischerweise bei ähnlichen Anwendungen verwendet werden. Der beschränkte Bereich der Eingangssignale ermöglicht diesen verbesserten Entwurf.
Fortfahrend mit Fig. 5 ist der Gleichtaktrückkopplungsverstärker 410 ferner ein Differenzverstärker. Die Eingangssignalverstärkerausgänge (406 und 407) sind parallele Eingänge (Transistoren 536 und 538) auf einer Seite des Gleichtaktverstärkers 410. Die anderen Eingangstransistoren (Transistoren 540 und 542) des Gleichtaktverstärkers 410 sind durch eine konstante Spannung 562 vorgespannt. Der nicht invertierte Ausgang 544 des Gleichtaktverstärkers 410 wird als eine Rückkopplung zu zwei Lasttransistoren (522 und 532) für den Eingangssignalverstärker 408 verwendet. Das invertierte Ausgangssignal 546 des Gleichtaktverstärkers 410 wird verstärkt und versetzt und als eine Rückkopplungsspannung 548 zu der Gleichstromquelle 512 für den Eingangssignalverstärker 408 verwendet.
Zur Darstellung der Gleichtaktrückkopplungsvorrichtung wird angenommen, daß das Ausgangssignal 1 (406) und das Ausgangssignal 2 (407) beide zunehmen. Die Gleichtakteingangstransistoren 536 und 538 leiten weniger, was bewirkt, daß das invertierte Gleichtaktausgangsignal 546 fällt. Dies bewirkt, daß die Rückkopplungsspannung 548 steigt. Dies bewirkt, daß der Eingangssignalverstärker-Gleichstromquellen-vorspanntransistor 512 weniger Strom leitet, was schließlich bewirkt, daß die Ausgangsspannungen 406 und 407 fallen. Ähnlicherweise steigt das nicht invertierte Gleichtaktsignal 544 an, was bewirkt, daß die Eingangssignalverstärkerlasttransistoren 522 und 532 schwerer leiten, was die Ausgangssignale 406 und 407 reduziert.
Ferner ist in Fig. 5 ein Ein/Aus-Signal 550 und ein invertiertes Ein/Aus-Signal 552 dargestellt. Die digitale Steuerschaltungsanordnung (Fig. 3, 364) kann jeden Kanal ein- oder ausschalten. Die Transistoren 554, 556 und 558 sehen diese Fähigkeit für jeden Erststufenverstärker vor. Bei der Verstärker-"Aus"-Bedingung, ist der Transistor 554 "Ein", was die Gatespannung für den Vorspanngleichstromquellentransistor 512 kurzschließt. Zusätzlich ist der Transistor 556 "Aus" und der Transistor 558 ist "Ein", was eine Vorspannleitung 562, die in allen Verstärkerstufen verwendet wird, auf eine Versorgungsspannung zwingt.
Fig. 6 stellt zusätzliche Details für die zweite Stufe des Vorverstärkers (Fig. 4, 414) und den zugeordneten Gleichtaktrückkopplungsverstärker desselben (Fig. 4, 438, 440, 442 und 444) dar. Wie in Fig. 6 dargestellt, weist der Zweitstufendifferenzverstärker ein erstes Eingangssignal 600, ein zweites Eingangssignal 602, ein erstes Ausgangssignal 416 und ein zweites Ausgangssignal 418 auf. Ein Serienkondensator 446 und ein Transistor, der als ein Widerstand (626) (entsprechend Fig. 4, Widerstand 448) vorgespannt ist, sind zwischen den Ausgang 416 und den ersten Eingang 600 geschaltet. Der Kondensator 450 und ein Transistor, der als ein Widerstand (630) (entsprechend Fig. 4, Widerstand 452) vorgespannt ist, sind symmetrisch zwischen den zweiten Ausgang 418 und den zweiten Eingang 602 geschaltet. Diese Komponenten sehen ein Tiefpaßfiltern vor, wie es in Fig. 4 erörtert ist.
Das erste Eingangssignal 600 wird durch den Transistor 608 verstärkt, der zwei variable Stromquellenlasten (610 und 658) aufweist. Das zweite Eingangssignal 602 wird durch den Transistor 612 symmetrisch verstärkt, der zwei variable Stromquellenlasten (614 und 616) aufweist. Die variablen Lasten 658 und 660 werden durch einen getrennten Gleichtaktrückkopplungsverstärker gesteuert, der im folgenden erörtert ist.
Die variable Last 610 für das erste Eingangssignal 600 wird durch den Ausgang eines getrennten Verstärkers für das zweite Eingangssignal 602 (Transistor 620 mit fester Stromquellenlast 622) gesteuert. Die Transistoren 622 und 610 bilden eine Stromspiegelschaltung. Die variable Last 614 für das zweite Eingangssignal 602 wird durch das Ausgangssignal eines getrennten Verstärkers für das erste Eingangssignal 600 (Transistor 616 mit fester Stromquellenlast 618) symmetrisch gesteuert. Die Transistoren 618 und 614 bilden ferner eine Stromspiegelschaltung. Dieses Kreuzkoppeln von Ausgängen liefert eine reduzierte Verstärkung für Gleichtaktsignale und eine erhöhte Verstärkung für Differenzsignale. Als ein Resultat wird das Gleichtaktunterdrückungsverhältnis erhöht.
Das erste Ausgangssignal 416 und das zweite Ausgangssignal 418 sind mit einem Widerstandspaar 434 (siehe ferner Fig. 4, 434) verbunden. Der Widerstandsmittelabgriff, das Gleichtaktsignal 436 (siehe ferner Fig. 4, 436), ist der Mittelwert der zwei Ausgangssignale (416 und 418). Das Gleichtaktsignal 436 und die analoge Masse werden dann durch einen ersten Zerhacker 438 (siehe ferner Fig. 4, 438) zerhackt. Die zerhackten Signale werden durch Transistoren 640 und 638 verstärkt, die eine Vorspanngleichstromquelle 642 aufweisen. Die Transistoren 640 und 638 weisen eine Kombination von diodenverbundenen FET-Lasten (644 und 646) und kreuzgekoppelten variablen Stromquellenlasten (648 und 650) auf. Die kreuzgekoppelten Lasten (648 und 650) erhöhen das Gleichtaktunterdrückungsverhältnis.
Die Transistoren 638 bis 654 in Fig. 6 entsprechen dem Verstärker 440 in Fig. 4. Die Rückkopplungsverstärkerausgangssignale (von den Transistoren 652 und 654 werden synchron durch einen zweiten Zerhacker 442 (siehe ferner Fig. 4, 442) gleichgerichtet. Die Ausgangssignale des zweiten Zerhackers 442 sind mit einer P-Kanal-Stromspiegelschaltung 444 (siehe ferner Fig. 4, 444) verbunden, die ein Rückkopplungssignal 656 liefert. Das Rückkopplungssignal 656 steuert die variablen Lasten 658 und 660, um das Gleichtaktsignal an den Ausgangsknoten 416 und 418 zu reduzieren.

III. Analog-zu-Digital-Wandlung

In dem Chip sind die Analog-zu-Digital-Wandlungsschaltungen eine neue Implementation, die Merkmale von zwei Klassen der A/D-Wandlung kombiniert, die als Pulsbreiten-modulierte Wandlung bei geschlossener Schleife und Sigma-Delta-Modulations-Wandlung bekannt sind, mit der Fähigkeit, den Umwandlungsmodus in beide Klassen umzuschalten. Andere neue Merkmale der A/D-Schaltungen umfassen eine Autobereichsauswahloffsetsubtraktionsschaltung und einen programmierbaren Kompromiß zwischen der Auflösung und der Bandbreite.
Als Hintergrund ist bei einem Grund-Puls-Breiten-modulierten A/D-Wandler ein Signal, das digitalisiert werden soll, ein Eingang zu einem analogen Komparator und das Bezugseingangssignal zu dem Komparator ist eine Dreieckssignalform. Wenn die positive Amplitude des Eingangssignals höher ist, als dieselbe der Dreieckssignalform, befindet sich der Ausgang des Komparators in einem hohen Zustand. Ansonsten befindet sich der Ausgang des Komparators in einem niedrigen Zustand. Das resultierende Komparatorausgangssignal ist eine Serie von Pulsen mit einer Frequenz, die gleich der Frequenz der Dreieckssignalform ist, und die Breite jedes Pulses ist proportional zu der Amplitude des Eingangssignals. Eine Dreieckssignalform kann durch Integrieren eines Rechtecksignals implementiert sein. Daher besteht eine Verfeinerung der Grundkomparatorschaltung darin, einen integrierenden Verstärker sowohl zu verwenden, um eine Dreieckssignalform aus einer Rechtecksignal zu erzeugen, als auch um das Eingangssignal zu filtern.
Fig. 7 stellt einen Pulsbreiten-modulierten A/D-Wandler bei geschlossener Schleife dar, wie er in dem Chip implementiert ist. Der A/D-Wandler, der in Fig. 7 dargestellt ist, ist differentiell. Daher gibt es zwei Differenzsignaleingänge (416 und 418), die den Vorverstärkerausgängen (Fig. 4, 416 und 418) entsprechen. Ein Operationsverstärker 704 mit Rückkopplungskondensatoren wird als ein Integrierer für eine differentielles (komplementäres) Rechtecksignal 732 betrieben und dient ferner als ein Tiefpaßfilter für die Eingänge (416 und 418). Das kombinierte Dreieckssignal (integrierte Rechtecksignal) und die gefilterten Eingangssignale werden durch den Komparator 706 verglichen. Das Ausgangssignal des Komparators 706 ist eine Serie von Pulsen mit einer Frequenz, die gleich der Frequenz des Rechtecksignals 732 ist, und deren Breiten proportional zu dem Unterschied zwischen den Eingangssignalen (416 und 418) sind. Ein getaktetes Flip-Flop 708 wird verwendet, um genau die Pulsflanke mit den Flanken eines ersten Taktes 726 zu synchronsieren. Das sychronisierte Ausgangssignal 718 wird verwendet, um die Bezugsschalter (714 und 716) zu steuern, die eine genaue Spannungsrückkopplung zurück zu dem Eingang vorsehen. Die Rückkopplungswiderstände (710 und 712) stellen sicher, daß der Mittelwert der synchronisierten Pulse gleich dem Mittelwert der Differenzeingangssignale (multipliziert mit der Verstärkung bei geschlossener Schleife) ist. Ein digitaler Zähler 722 zählt die Taktpulse während der Periode, bei der das Ausgangssignal 718 des Flip-Flop 708 sich in einem hohen Zustand befindet, wodurch die Breite der Pulse von dem Flip-Flop 708 gemessen wird.
Die Frequenz für den ersten Takt 726 ist von außen steuerbar. Zwei Teiler (728 und 734) erzeugen zwei Taktsignale mit niedrigerer Frequenz (729 bzw. 735). Der Wert jedes Teilers (728 und 734) ist ebenfalls programmierbar. Die Werte in der folgenden Erörterung sind Beispielwerte, die für den Chip geeignet sind, wenn derselbe bei einer EKG-Anwendung verwendet wird. Bei einer EKG-Anwendung ist der erste Takt 726 typischerweise 4,096 MHz. Dieser erste Takt wird verwendet, um das Flip-Flop 708 zu synchronisieren, und wird ferner als der Takt- (Zähl-) Eingang für den Zähler 722 verwendet. Der erste Teiler 728 teilt den 4,096-MHz-Takt (726) typischer weise durch 256, um einen 16-KHz-Takt (729) für den Rechtecksignalgenerator 730 zu liefern. Der zweite Teiler (734) teilt typischerweise durch 4, um ein 4-KHz-Neueinstellsignal (Umwandlungszyklustakt 735) zu dem Zähler 722 zu liefern, wodurch die Gesamtumwandlungsrate gesteuert wird. Als ein Resultat wird der Zähler 722 alle 1,024 (210) Taktpulse neu eingestellt. Daher liefert der Zähler 722 für diese Werte 4000 10-Bit-Digitalabtastwerte pro Sekunde.
Wie in Verbindung mit Fig. 5 erörtert, ist die Zerhackfrequenz aller Zerhacker 128 KHz. Daher mittelt jede Zähleraktualisierung 32 Zerhackperioden für die obigen Werte, wodurch jegliches verbleibendes Zerhackerrauschen reduziert wird. Es sei zusätzlich bemerkt, daß die Frequenz des Rechtecksignalgenerators 732 viermal die Frequenz des Zählerneueinstellsignals ist, derart, daß jede Zähleraktualisierung die Gesamtbreite von vier Pulsen von dem Flip-Flop 708 ist. Daher wird das Rauschen durch Mitteln von mehreren Pulsen reduziert. Ferner sei bemerkt, daß bei EKG-Anwendungen die interessierenden Signale kleiner als 200 Hz sind. Eine A/D- Abtastrate von 4000 Abtastwerten pro Sekunde ist 10 mal der Nyquist-Rate von 400 Abtastwerten pro Sekunde. Daher ist der A/D-Wandler ein überabtastender Wandler, und ein äußerer Mikroprozessor kann folgende Abtastwerte mitteln, die digitalen Abtastwerte digital filtern, oder ein anderes Digitalsignalverarbeiten für einen zusätzlichen Rausch/Bandbreiten-Kompromiß durchführen.
Wie im vorhergehenden erörtert, sind die Werte für die Teiler (728 und 734), die in Fig. 7 dargestellt sind, typische Werte, die für die elektrokardiographische Anwendung geeignet sind. Die Teiler (728 und 734) sind jedoch programmierbar und können durch die digitale Steuerschaltungsanordnung (die im folgenden in Abschnitt IX erörtert ist) verändert werden. Beispielsweise kann der zweite Teiler 734 programmiert werden, um durch 16 zu teilen. Der Umwandlungszyklustakt 735 liefert dann ein 1-KHz-Neueinstellsignal zu dem Zähler 722. Der Zähler 722 liefert 1000 digitale 12- Bit-Abtastwerte pro Sekunde. Daher gibt es bei dem bevorzugten Ausführungsbeispiel einen programmierbaren Kompromiß zwischen der Bandbreite und der Auflösung. Der programmierbare Bereich für die Bits/Abtastwert liegt von 9 Bits/Abtastwert bis zu 14 Bits/Abtastwert (was 8000 Abtastwerten/s bis zu 250 Abtastwerten/s entspricht).
Fortfahrend mit Fig. 7 kann der Rechtecksignalgenerator 730 durch ein digitales Steuersignal ein- oder ausgeschaltet werden (das im folgenden in Abschnitt IX erörtert ist). Wenn der Rechtecksignalgenerator 730 ausgeschaltet ist, funktioniert die Schaltungsanordnung, die in Fig. 7 dargestellt ist, als eine alternative Klasse eines A/D-Wandlers, der als ein Sigma-Delta-Modulator bekannt ist. Bei einem Sigma-Delta-Modulator vergleicht ein Komparator ein integriertes Eingangssignal mit einer Bezugsspannung. Die Polarität der Bezugsspannung hängt von dem Ausgangssignal des Komparators ab. In Fig. 7 sind die Bezugsspannungrückkopplungsschalter (714 und 716) funktionell äquivalent zu den Schaltern einer Bezugsspannungspolarität.
Für beide Modi des A/D (Sigma-Delta-Modulators oder des Pulsbreitenmodulators mit geschlossener Schleife) stellt die Rückkopplung zu dem integrierenden Verstärker 702 ein Ausgangssignal 718 sicher, das einen Mittelwert aufweist, der gleich dem Negativen des Mittelwerts einer Eingangssignal- (700 und 702) Differenz ist. Das Zählen von Taktpulsen 726 während Perioden, bei denen das Ausgangssignal 718 sich in einem hohen Zustand befindet, ergibt ein digitales Äquivalent 724 für die analoge Eingangssignal- (416 und 418) Differenz. Der primäre Unterschied beim Betrieb besteht darin, daß die Frequenz des synchronisierten Komparatorausgangs 718 bei dem Sigma-Delta-Modulator-Modus nicht mit der Frequenz des Rechtecksignals 732 verriegelt ist. Als ein Resultat, wie es bei der vorliegenden Erfindung implementiert ist, sind die Übergangsansprechzeiten und die Übergangseinschwingzeiten bei dem Sigma-Delta-Modulatormodus kürzer als bei dem Pulsbreitenmodulatormodus mit geschlos sener Schleife. Es gibt jedoch einen Kompromiß darin, daß die Rauschpegel bei dem Sigma-Delta-Modulatormodus höher sind als bei dem Pulsbreitenmodulatormodus mit geschlossener Schleife. Wiederum kann jeder Modus durch ein- oder ausschalten des Rechtecksignalgenerators 730 ausgewählt werden.
Ferner ist in Fig. 7 ein Offset-Subtraktions-Digital-zu-Analog- (D/A-) Wandler 740 dargestellt. Der D/A-Wandler 740 kann durch von außen zugeführte Werte 754 oder durch eine innere logische Steuerung 736 gesteuert werden. Wenn die innere logische Steuerung 736 ausgewählt ist, werden die digitalen Ausgangssignale 724 des Zählers 722 durch die Offsetlogik 736 überwacht. Wenn der Wert des A/D-Digitalausgangsignals 724 eine programmierbare Schwelle für eine programmierbare Anzahl von A/D-Zählerabtastwerten überschreitet, wird ein bidirektionaler Offsetwert 738 innerhalb der Offsetlogik 736 inkrementiert. Der D/A-Wandler 740 erzeugt dann Differenzoffsetspannungen, um dieselben von den Eingangssignalen 416 und 418 zu subtrahieren. Die Offsetwiderstände 746 und 748 sind als Einzelwiderstände zur Vereinfachung der Darstellung dargestellt, dieselben sind jedoch tatsächlich D/A-Widerstandsnetze (die in Fig. 10 dargestellt sind).
Jeder serielle digitale A/D-Ausgangswert von dem Chip zu einem äußeren Mikroprozessor umfaßt ein Bit an Offsetinformationen. Die Richtung der Änderung, die dem einzelnen Bit der Offsetdaten zugeordnet ist, kann aus vorhergehenden A/D-Ausgabewerten gefolgert werden. Daher kann ein äußerer Mikroprozessor ein äußeres Register aktualisieren, um den Offsetwert zu verfolgen. Alternativ kann dem Chip befohlen werden, die Offset-D/A- (740) Werte anstatt der A/D- (724) Werte auszugeben. Als ein Resultat wird der effektive Bereich der A/D-Wandler durch die Anzahl der Offsetbits erweitert.
Der analoge Wert eines niedrigswertigsten Bits von dem A/D- Zähler 722 variiert mit der Verstärkung und der Auflösung.
Der analoge Wert eines niedrigstwertigen Bits zu dem Offset-D/A 740 ist auf 32 mV an jedem der Differenzeingänge (an den Widerständen 746 und 748) relativ zu HINEIN1 (416) und HINEIN2 (748) festgelegt.
Fig. 8 stellt ein zusätzliches Detail für den integrierenden Verstärker innerhalb des A/D (Fig. 7, 704) dar. Wie in Fig. 8 dargestellt ist, werden zwei Differenzeingangssignale (800 und 802) durch einen ersten Zerhacker 804 zerhackt, durch einen Erststufenverstärker 806 verstärkt, der einen Gleichtaktrückkopplungsverstärker 808 aufweist. Ein zweiter Zerhacker 810 richtet synchron die Signale vor der Verstärkung durch einen Zweitstufenverstärker 812 gleich. Der Zweitstufenverstärker 812 weist ferner einen Gleichtaktrückkopplungsverstärker 822 auf. Der Erststufenverstärker 806 und der Gleichtaktrückkopplungsverstärker 808 desselben sind identisch zu dem detaillierten Schema, das durch Fig. 5 dargestellt ist. Der Zweitstufenverstärker 812 und der Rückkopplungsverstärker 822 sind ähnlich zum detaillierten Schema, das durch Fig. 6 dargestellt ist, ausgenommen dem Rückkopplungsverstärker 822, der nicht zerhackerstabilisiert ist.
Fig. 9A-9C stellen Beispielsignalformen dar, um die Gesamtfunktion des Offset-D/A (Fig. 7, 740) darzustellen, wenn der Offset-D/A automatisch durch die innere Logik gesteuert wird. Alle Spannungswerte, die in Fig. 9 dargestellt sind, stellen Spannungen dar, die zu dem Vorverstärkereingang (Fig. 4, 400) unter der Annahme einer Vorverstärkerverstärkung von 4 zurückreflektiert werden. Wenn die Vorverstärkerverstärkung 4 ist, ist der maximale A/D-Eingangsbereich +/- 10 mV, der Offset-D/A erlaubt es jedoch, daß der Gesamtbereich +/- 0,5 V ist. Fig. 9 verwendet einen +/-10 mV-Bereich als einen Beispielbereich, um die Offsetfunktion darzustellen. Andere Werte der Vorverstärkerverstärkung würden jedoch die dargestellten Spannungsschwellen ändern.
Fig. 9A stellt ein Beispieleingangssignal 900 dar. Das Bei spieleingangssignal 900 steigt linear bezüglich der Zeit von 0 Volt auf größer als 20 mV an. Wie es im vorhergehenden erörtert ist, wird eine Eingangsspannung von 10 mV ohne Offset den maximalen digitalen Ausgangswert erzeugen. Daher überschreitet das Eingangssignal 900 den Bereich des A/D.
Fig. 9B stellt auf analoge Art und Weise den effektiven Wert 902 des digitalen A/D-Ausgangs (Fig. 7, 724) dar. Auf der rechten Seite der Fig. 9B ist eine vergrößerte Ansicht des +/-10 mV-Ausgangsbereichs (904 und 922) dargestellt, der 4 Paare von symmetrischen Offsetschwellenspannungen (906 und 920, 908 und 918, 910 und 916, 912 und 914) darstellt. Die Schwellenspannungen entsprechen +/- 50% (912 und 914), +/- 62,5% (910 und 916), +/- 75% (908 und 918) und +/- 87,5% (906 und 920) des A/D-Ausgangsbereichs (904 und 922). Fig. 9B stellt ein Resultat des Einstellens der Offsetschwelle auf 75% (908 und 918) (+/- 7,5 mV) dar, wobei das Signal 900 (Fig. 9A) ein Eingangssignal ist.
Fig. 9C stellt das Ausgangssignal 928 des Offset-D/A (Fig. 7, 740) dar. Zu einem Zeitpunkt T1 (924) überschreitet das A/D-Wandlerausgangssignal 902 die positive Schwelle 908 (für eine programmierbare Anzahl von A/D-Zyklen). Als ein Resultat wird zu dem Zeitpunkt T1 (924) der Offset-D/A (Fig. 7, 740) inkrementiert, was einen -8.0-mV-Offset 930 erzeugt. Das Resultat, wie es in Fig. 9B dargestellt ist, besteht darin, daß das A/D-Ausgangssignal 902 einen -8,0-mV-Schritt von 7,5 mV bis -0,5 mV vornimmt. Das A/D-Ausgangssignal 902 befindet sich dann innerhalb des A/D-Ausgangsbereichs (904 und 922), während das Eingangssignal 900 weitergeht, um den Eingangsbereich zu überschreiten. Zu einem Zeitpunkt T2 (926) überschreitet das A/D-Ausgangssignal 902 wiederum 7,5 mV (für eine programmierbare Anzahl von A/D-Zyklen), was bewirkt, daß der Offset-D/A (Fig. 7, 740) inkrementiert, was einen zusätzlichen -8,0-mV-Schritt 932 in dem D/A-Ausgangssignal 928 erzeugt, der wiederum das A/D-Ausgangssignal 902 auf -0,5 mV versetzt.
Fig. 10 stellt ein zusätzliches Detail für den Offset-D/A- Wandler dar, der in Fig. 7 (Fig. 7, 736 und 740) dargestellt ist. In Fig. 10 entsprechen zwei Eingangssignale (416 und 418), komplementäre Rechtecksignale (732), Eingangswiderstände (742, 752), ein digitales Ausgangssignal 724, Umwandlungszyklustakte 735 und ein äußeres Offsetsignal 754 zusammen den identisch numerierten Elementen, die in Fig. 7 dargestellt sind. Zur Vereinfachung der Darstellung sind die Elemente 704-722, 726-730 und 734 in Fig. 7 in Fig. 10 durch einen Kasten, der mit A/D (1000) bezeichnet ist, gesamt dargestellt.
Wie in Fig. 10 dargestellt, ist das digitale 16-Bit-A/D- Ausgangssignal 724 (lediglich 14 Bits werden verwendet) ein digitales Eingangssignal, in jeden der zwei digitalen Komparatoren (1002 und 1004). Das zweite Eingangssignal in jeden digitalen Komparator (1002 und 1004) ist eine 14-Bit-Digitalschwelle (1006 und 1008) (entsprechend 906-920 von Fig. 9). Wenn sich das digitale Ausgangssignal 724 innerhalb des Bereichs befindet, der durch die obere Schwelle 1006 und die untere Schwelle 1008 definiert ist, dann befinden sich die Ausgangssignale der digitalen Komparatoren (1002 und 1004) auf einer logischen "Null". Wenn das digitale Ausgangssignal 724 größer als die obere Schwelle 1006 ist, befindet sich das Ausgangssignal des digitalen Komparators 1002 auf einer logischen "Eins". Ähnlicherweise befindet sich das Ausgangssignal des digitalen Komparators 1004 auf einer logischen "Eins", wenn das digitale Ausgangssignal 724 niedriger ist als die untere Sehwelle 1008.
Die logische Schaltungsanordnung, die in Fig. 10 dargestellt ist, wird am besten durch einen folgenden Beispielweg dargestellt. Wie in Verbindung mit den Fig. 7 und 9 erörtert, muß das digitale Ausgangssignal 724 eine digitale Schwelle für eine programmierbare Anzahl von folgenden A/D-Wandlungszyklen (Abtastwerten) überschreiten, bevor ein Offset-D/A inkrementiert wird. In Fig. 10 bestimmt ein Zähler für aufeinanderfolgende Abtastwerte 1010, ob die programmierbare Anzahl von aufeinanderfolgenden A/D-Abtastwerten aufgetreten ist. Wenn der Zähler für aufeinanderfolgende Abtastwerte 1010 neu eingestellt wird, wird derselbe auf einen programmierbaren Zählwert für aufeinanderfolgende Zyklen 1014 (das Maximum ist 128 Abtastwerte, siehe Anhang 3) voreingestellt. Der Wandlungszyklustakt 735 (siehe ferner Fig. 7, 735) tritt einmal zu jedem Zeitpunkt auf, bei dem das digitale Ausgangssignal 724 aktualisiert wird. Der Zähler für aufeinanderfolgende Abtastwerte 1010 wird durch den Wandlungszyklustakt 735 getaktet (dekrementiert). Wenn der Zähler für aufeinanderfolgende Abtastwerte 1010 Null erreicht, wird ein Offsetzähler 1016 inkrementiert.
Wenn das digitale Ausgangssignal 724 sich innerhalb des Bereichs befindet, der durch die obere Schwelle 1006 und die untere Schwelle 1008 definiert ist, gibt der digitale Komparator 1002 eine logische "Null" aus, die ihrerseits ein Flip-Flop 1018 löscht, das den Zähler für aufeinanderfolgende Abtastwerte 1010 neu einstellt. Üblicherweise wird der Zähler für aufeinanderfolgende Abtastwerte 1010 durch das Flip-Flop 1018 bei jedem A/D-Wandlungszyklus neu eingestellt, und es wird daher verhindert, daß derselbe Null erreicht. Wenn jedoch das digitale Ausgangssignal 724 größer als die obere Schwelle 1006 ist, gibt der digitale Komparator 1002 eine logische "Eins" aus, die das Flip-Flop 1018 einstellt, was es erlaubt, daß der Zähler für aufeinanderfolgende Abtastwerte 1010 dekrementiert. Wenn das digitale Ausgangssignal 724 größer als die obere Schwelle 1006 für den programmierbaren Zählwert für aufeinanderfolgende Zyklen 1014 ist, dann erreicht der Zähler für aufeinanderfolgende Abtastwerte 1010 Null, und der Offsetzähler 1016 wird um einen Zählwert inkrementiert. Symmetrisch wird, wenn das digitale Ausgangssignal 724 kleiner als die untere Schwelle 1008 für die programmierbare Anzahl des Zählwerts für aufeinanderfolgende Zyklen 1014 ist, dann der Offsetzähler 1016 um einen Zählwert dekrementiert.
In Fig. 7 sind die Widerstände 746 und 748 als einzelne Wi derstände zur Vereinfachung der Darstellung gezeigt. Wie in Fig. 10 dargestellt, steuert das Ausgangssignal des Offsetzählers 1016 tatsächlich die Schalter 1018, die eines oder mehr Elemente eines gewichteten Widerstandsnetzes 1020 schalten. Wie es ferner in Fig. 10 dargestellt ist, gibt es eine symmetrische Anordnung für jeden der Differenzeingänge 732. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist der Offsetzähler 1016 ein 7-Bit-Zähler. Sechs Bits steuern die Schalter 1018 für einzelne Widerstände und das höchstwertigste (Vorzeichen) Bit steuert einen Versorgungsschalter 1022, der die Versorgungsspannung für das gesamte Array von Widerständen 1018 steuert. Selbst wenn die Schalter 1022 zwischen einer positiven Spannung und Masse schalten, ermöglicht die Kondensatorschaltimplementation der Widerstände (Abschnitt IV im folgenden), daß negative Offsetspannungen erzeugt werden.

IV. Schaltungen mit geschaltetem Kondensator

In Fig. 1-10 stellen die Blockdiagramme und die Schemata Widerstände dar. Wie es für Fachleute offensichtlich sein wird, die CMOS-Prozesse kennen, kann die Widerstandsfunktionalität physisch tatsächlich durch Polywiderstände, durch jede beliebige von mehreren Diffusionen, durch geeignet vorgespannte Feldeffekttransistoren oder durch Schaltungen mit geschaltetem Kondensator realisiert werden. Beispielsweise werden bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung die Vorverstärkerwiderstandsleitern (Fig. 4, 420 und 428) als tatsächliche Polywiderstände realisiert. Im Gegensatz dazu sind die Widerstände 448 und 452 in Fig. 4 explizit in Fig. 6 als Feldeffekttransistoren 626 bzw. 630 gezeigt. Bei einigen Fällen ist zur Klarheit der Darstellung oder Erklärung die spezifische Realisierung nicht dargestellt.
Bezugnehmend auf Fig. 10 sind die Widerstände 742, 744, 750 und 752 und das Widerstandsnetz 1020 kritische Komponenten.
Für eine genaue Analog-zu-Digital-Wandlung ist es wesentlich, daß diese Widerstände genau, stabil und präzise angepaßt sind. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden diese kritischen Widerstände durch Schaltungen mit geschaltetem Kondensator realisiert. Die Verwendung von geschalteten Kondensatoren als eine Technik, um Präzisionswiderstandswerte im MOS-IC-Entwurf zu realisieren, ist in der MOS-IC-Industrie gut bekannt. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kombiniert jedoch eine neue Implementation einen Drei- Phasen-Takt mit einer Todzeit zwischen Phasensprüngen, einer Spannungsverdopplung, einer Differenzschaltungsanordnung und einer umfassenden Kompensation für Restladungen. Dies ist in den Fig. 11A, 11B und 12 dargestellt.
Fig. 11A stellt ein vereinfachtes Schema einer Differenzschaltung mit geschaltetem Kondensator, wie bei dem bevorzugten Ausführungsbeispiel des A/D-Wandlungsabschnitts des Chips implementiert, dar. Beispielsweise sind die Widerstände 742 und 744 in Fig. 7, wie in Fig. 11A dargestellt, implementiert. Die komplementären Eingangssignale (1100 und 1102) laufen durch zwei Zweipositionsschalter (1104 und 1106) zu zwei geschalteten Kondensatoren (1108 und 1110), durch zwei Dreipositionsschalter (1112 und 1114), zu einem integrierenden Differenzverstärker 1116 mit Integrationsrückkopplungskondensatoren (1118 und 1120). Allgemein sind die schaltenden Kondensatoren (1108 und 1110) sehr klein. Die schaltenden Kondensatoren (1108 und 1110) werden wiederholt aufgeladen, und jede Ladung wird zu den integrierenden Kondensatoren (1118 und 1120) übertragen. Da die schaltenden Kondensatoren (1108 und 1110) sehr klein sind, ist jede Ladungsübertragung sehr klein, so daß viele Ladungsübertragungen erforderlich sind, um wesentlich die Spannung an den integrierenden Kondensatoren (1118 und 1120) zu erhöhen. Das langsame Laden der integrierenden Kondensatoren (1118 und 1120) ist funktionell äquivalent zu dem Laden der integrierenden Kondensatoren (118 und 1120) durch Ladewiderstände.
Fortfahrend mit Fig. 11 werden die Positionen der Schalter (1104, 1106, 1112 und 1114) durch einen 3-Phasen-Takt, wie in Fig. 11B dargestellt, gesteuert. Die Schalterkontaktetiketten in Fig. 11A entsprechen Taktphasen in Fig. 11B. Während einer Phase 1 (1122) befinden sich die Schalter (1104, 1106, 1112 und 1114) in den Positionen, die in Fig. 11A dargestellt sind. Während der Phase 1 wird der erste geschaltete Kondensator 1108 auf die erste Eingangsspannung 100 aufgeladen, und der zweite geschaltete Kondensator 1110 wird auf die komplementäre Eingangsspannung 1102 aufgeladen. Bei der fallenden Flanke der Phase 1 (1124) befindet sich eine Phase 2 (1126) noch in einem hohen Zustand. Zu diesem Zeitpunkt schalten die Schalter 1112 und 1114 weg von Masse zu einer offenen Position, bei der dieselben mit nichts anderem verbunden sind als mit den geschalteten Kondensatoren (1108 und 1110). Diese offene Position verhindert jegliches Ladungslecken vor dem folgenden Schalterübergang und erlaubt eine bestimmte Restladungskompensation, wie es im folgenden erklärt ist.
Bei der fallenden Flanke der Phase 2 (1128) kippen die Schalter 1104 und 1106 zu der gegenüberliegenden Position. Zur Vereinfachung wird angenommen, daß die Eingangsspannungen 1100 und 1102 eine gleiche Amplitude jedoch eine entgegengesetzte Polarität aufweisen. Bei der fallenden Flanke der Phase 2 (1128) wird die Seite des geschalteten Kondensators 1108, die an dem Sehalter 1104 befestigt ist, zu der komplementären Eingangsspannung 1102 geschaltet. Die andere Seite des geschalteten Kondensators 1108, die freischwebend ist, verbleibt bei -Vhinein Volt (1100) relativ zu der Seite, die gerade geschaltet wurde, oder -2*Vhinein relativ zu Masse.
Bei der steigenden Flanke einer Phase 3 (1130) schalten die Schalter 1112 und 1114 zu den Eingängen des Verstärkers 1116. Der Verstärker 1116 treibt die Verstärkereingänge zu einer virtuellen Masse, was für jeden geschalteten Konden sator (1108 und 1110) eine Spannungsänderung von 2*Vhinein Volt bedeutet, wodurch die doppelte Ladung jedes geschalteten Kondensators (1108 und 1110) zu den integrierenden Kondensatoren (1118 und 1120) übertragen wird. Bei der fallenden Flanke der Phase 3 (1132) schalten die Schalter 1112 und 1114 wiederum weg von den Verstärkereingängen zu einer neutralen Position, was jegliches Ladungslecken zu dem Verstärker 116 während der folgenden Schalterübergänge verhindert.
Es sei bemerkt, daß zu einem Zeitpunkt 1134 eine Todzeit zwischen der fallenden Flanke der Phase 2 (1128) und der steigenden Flanke der Phase 3 (1130) auftritt. Ähnlicherweise tritt zu einem Zeitpunkt 1136 eine Todzeit zwischen der fallenden Flanke der Phase 3 (1132) und der steigenden Flanke der Phase 2 auf. Ähnlicherweise gibt es Verzögerungen zwischen beliebigen Phasenübergängen und dem nächsten Phasenübergang einer beliebigen Phase. Wie es im folgenden sichtbar werden wird, erleichtern diese Verzögerungen zwischen den Übergängen die Ladungskompensation für MOS-Schalter.
Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die Schaltfrequenz 4,096 MHz und die kleinsten Schaltkondensatoren (1108 und 1110) sind 40 Femtofarad groß. Nichtideale Schaltcharakteristika von MOS-Transistoren, die bei einigen Anwendungen ignoriert werden können, werden bei dieser relativ hohen Frequenz bei derart kleinen Kapazitäten sehr wichtig. Beispielsweise gibt es bei einem MOS-Transistor eine bestimmte Kapazität zwischen dem Gate und dem Source/Drain-Kanal. Zusätzlich verbleibt, wenn ein MOS- Transistor ausschaltet, eine bestimmte Restladung in dem Source/Drain-Kanal.
Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden wie folgt vier Entwurfsmerkmale implementiert, um die Effekte der Restkanalladung zu minimieren:
1. Eine Differenzschaltungsanordnung, um Gleichtakteffekte zu reduzieren;
2. Eine Todzeit zwischen Taktphasenübergängen, um eine Todzeit für eine Restladungskompensation vorzusehen;
3. Die Verwendung von NMOS/PMOS-Paaren, derart, daß zwei gleiche jedoch entgegengesetzte Ladungen sich aufheben; und
4. Die Verwendung von Dummy-Transistoren, die in entgegengesetzten Richtungen derart schalten, daß sich gleiche und entgegengesetzte Ladungen aufheben.
Fig. 12A stellt ein zusätzliches schematisches Detail für Schalter 1104 und 1112 dar, die funktionell im vorhergehenden in Verbindung mit Fig. 11A beschrieben sind. In Fig. 12A sind zwei komplementäre Eingangsspannungen (1100 und 1102), ein geschalteter Kondensator 1108 und ein integrierender Verstärker 1116 mit einem integrierenden Kondensator 1118 identisch zu den entsprechend numerierten Elementen in Fig. 11A. Zusätzlich entsprechen die drei Phasentaktbezeichnungen den Bezeichnungen, die in Fig. 11B dargestellt sind.
Fortfahrend mit Fig. 12A entsprechen ein NMOS-Transistor 1200, ein PMOS-Transistor 1202, ein NMOS-Transistor 1204 und ein PMOS-Transistor 1206 alle kombiniert dem Schalter 1104 von Fig. 11A. Wenn sich die Phase 2 in einem hohen Zustand befindet (Fig. 11A, 1126), sind die Transistoren 1200 und 1202 ein, was den geschalteten Kondensator 1108 mit der ersten Eingangsspannung 1100 verbindet. Die Verwendung von NMOS/PMOS-Paaren kompensiert die Restkanalladung. Wenn das Gatesignal schaltet, wird eine positive oder negative Ladung in dem Source/Drain-Kanal injiziert. NMOS/PMOS-Paare mit identisch dimensionierten Transistoren werden derart verwendet, daß zwei gleiche jedoch entgegengesetzte Injektionsladungen sich gegenseitig aufheben.
Fortfahrend mit Fig. 12A wird der Schalter 1112 in Fig. 11A durch eine Gesamtgruppe von 16 Transistoren realisiert. Wenn die Phase 3 sich in einem hohen Zustand (Fig. 11B, 1130) befindet, sind zwei Schalt-NMOS/PMOS-Paare (1210 und 1212) alle ein. Zwei Dummy-NMOS/PMOS-Paare sind aus (1214 und 1216), die Sourcen derselben sind jedoch mit den Drains derselben kurzgeschlossen, was einen leitenden Weg vorsieht. Wenn die Phase 3 in einem niedrigen Zustand (Fig. 11B, 1132) geht, schalten die Schaltpaare (1210 und 1212) alle aus. Wenn die Schaltpaare ausschalten, geht die Hälfte der Restladung jedes Transistors über die Source und die andere Hälfte über die Drain weg. Da NMOS/PMOS-Paare wiederum vorhanden sind, tendiert dies dazu, Ladungen aufzuheben. Schließlich werden jegliche verbleibende Restladungen dazu tendieren, durch die entgegengesetzt schaltenden Dummy-Paare (1214 und 1216) aufgehoben zu werden.
Die NMOS/PMOS-Paare 1210 und 1212 werden aus identisch dimensionierten Transistoren gefertigt. Die Dummy-Paare 1214 und 1216 weisen die halbe Größe der Paare 1210 und 1212 auf, da die Rolle der Dummy-Paare darin besteht, die Hälfte der Gesamtkanalladung aufzuheben.
Aufgrund der Prozeßbegrenzungen ist die Ladungsaufhebung dennoch nicht perfekt und eine zusätzliche Verbesserung wird durch Vorsehen von Todzeiten zwischen Taktübergängen, wie es in Fig. 11B (z. B. 1134 und 1136) dargestellt ist, gewonnen. Diese Todzeiten sehen eine Zeit für Ladungsbewegungen vor, um sich im wesentlichen zwischen Taktphasenänderungen zu stabilisieren.
Fig. 12B stellt ein zusätzliches Detail für die Schalter 1106 und 1114 dar, die funktionell in Verbindung mit der Fig. 11A dargestellt sind. Die Schaltungsanordnung, die in Fig. 12B dargestellt ist, ist funktionell identisch zu der äquivalenten Schaltungsanordnung, die in Fig. 12A dargestellt ist.

V. Analoges Mittelwertbilden und analoger Ausgangstreiber

Fig. 13 stellt ein zusätzliches Detail für die Treibmittelwertbildungsschaltung für das rechte Bein (Fig. 1, 2 und 3, 122) dar. Fig. 13 ist durch eine gestrichelte Linie geteilt. Die Schaltungsanordnung auf der linken Seite der gestrichelten Linie befindet sich in dem Chip. Die Schaltungsanordnung auf der rechten Seite der gestrichelten Linie befindet sich außerhalb, wie es in Fig. 3 dargestellt ist.
Wie in Fig. 13 dargestellt, gibt es fünf Summiersignaleingänge 1300. Jeder Summiersignaleingang 1300 ist ein Ausgang eines analogen Vorverstärkers (Fig. 4, 416). Jeder Summiersignaleingang wird einzeln (1302) zu einem ersten Eingang eines Summierverstärkers 1304 geschaltet. Komplementäre Vorverstärkerausgänge (Fig. 4, 418) sind mit einer identischen Schalteranordnung 1301 mit einer kapazitiven Last verbunden, um eine symmetrische Last der Vorverstärkerausgänge vorzusehen. Die Eingangsschalter (1302) sind einzeln durch eine digitale Steuerschaltungsanordnung (die im folgenden in Abschnitt IX erörtert ist) gesteuert. Der Summierverstärker 1304 weist einen Rückkopplungsweg mit variabler Verstärkung auf, der eine Widerstandsleiter 1306 und Verstärkungsschalter 1308 aufweist. Die Widerstandsleiter 1306 und die Verstärkungsschalter 1308 liefern eine Verstärkung bei geschlossener Schleife des Mittelbildungsverstärkers 1302 von 1, 2, 8 oder 16. Beispielsweise ist die Verstärkung bei geschlossener Schleife für die Schalterposition, die in Fig. 13 dargestellt ist, zwei. Es sei bemerkt, daß der Rückkopplungsweg derart ist, daß die Verstärkung des Mittelwertbildungsverstärkers (1304) unabhängig von der Anzahl der Kanäle ist, die summiert werden.
Es sei aus Fig. 4 erinnert, daß die analogen Vorverstärker eine programmierbare Verstärkung von 2, 4, 16 oder 32 aufweisen. Fortfahrend mit Fig. 13 ist die Verstärkung des Mit telwertbildungsverstärkers (1304) abhängig von der Vorverstärkerverstärkung (Fig. 4) derart, daß die kombinierte Verstärkung des Vorverstärkerns und des Mittelwertbildens auf 32 festgelegt ist. Beispielsweise ist, wenn die Vorverstärkerverstärkung 16 (wie in Fig. 4 dargestellt) ist, dann die Verstärkung des Mittelwertbildungsverstärkers (1304) (wie es in Fig. 13 dargestellt ist) für eine Gesamtverstärkung von 16 · 2 = 32 auf 2 eingestellt.
Der Mittelwertbildungsverstärker 1304 ist ein Zerhackerstabilisierter Zweistufenverstärker, der bezüglich des Entwurfs ähnlich zu den Vorverstärkern, die in den Fig. 5 und 6 dargestellt sind, und zu dem integrierenden A/D-Verstärker, der in Fig. 8 dargestellt ist, ist. Wie es in Fig. 13 (und in den Fig. 1, 2 und 3) dargestellt ist, wird das summierte Signal durch einen äußeren Integrierer 124 verstärkt, und das resultierende Signal wird zurück auf den Chip (316) für ein optionales Schalten zu einer der Zuleitungsverbindungen (die im folgenden in Verbindung mit Fig. 14 erörtert werden) geschaltet.

VI. Eingangsschalter und Zuleitungen-Aus-Erfassung

Fig. 14 ist ein vereinfachtes Funktionsschema, das ein zusätzliches Detail des Eingangsschaltens (Fig. 3, 314), des Diodenschutzes der Eingänge und der DC-Zuleitungen-Aus- Stromquellen (Fig. 3, 321) darstellt. Fig. 14 stellt zwei der fünf Kanäle dar. Jeder Kanal ist für die dargestellten Funktionen im wesentlichen identisch.
In Fig. 14 kann unter Verwendung des Kanals 1 als Beispiel der Schalter 1412 den Eingang des ersten Vorverstärkers (1404) (Fig. 4A, 400) zu einer gedämpften Kalibrierungsspannung 320, auf Masse 324 oder zu der ersten Signalzuleitung 1402 schalten. Der Schalter 1418 kann die erste Signalzuleitung 1402 zu dem Ausgang eines äußeren Treibverstärkers für das rechte Bein 316 schalten, wodurch die erste Signal zuleitung zu einem Ausgangssignal gemacht wird. Der Schalter 1422 kann die erste Signalzuleitung 1402 zu einem Widerstand 326 auf Masse schalten.
Fig. 14 stellt ferner einen Diodenschutz der Eingangsschaltungsanordnung dar. Die Eingangsschutzdioden 1426 sind mit einer Leistungsversorgungsschaltungsanordnung (nicht dargestellt) verbunden, die von den analogen Haupt-Vdd- und Vss- Versorgungen getrennt ist. Die Schutzdioden 1426 weisen in Verbindung mit den äußeren 33-KOhm-Widerständen (Fig. 3, 306) eine ausreichende Stromtauglichkeit auf, um Spitzenströme von 150 Milliampere für mehrere Millisekunden einer Defibrillatorpulsdauer handzuhaben.
Fortfahrend mit Fig. 14 dämpft ein Dämpfer 329 (siehe ferner Fig. 3, 329) ein äußeres Kalibrierungssignal (328) durch einen Faktor von 1, 2, 8 oder 16. Der Dämpfungsfaktor wird automatisch auf die Hälfte der Vorverstärkerverstärkung (Fig. 4, 422) eingestellt, ausgenommen, wenn sich derselbe in einem Markiererpulsmodus, der im folgenden beschrieben ist, befindet. Wenn beispielsweise die Vorverstärkerverstärkung 16 (wie es in Fig. 4 dargestellt ist) ist, wird die Kalibrierungsdämpfung automatisch auf 8 eingestellt, wie es in Fig. 14 dargestellt ist.
Ein übliches Zweckmäßigkeitsmerkmal bei einer EKG-Anwendung ist ein 1-mV-Markiererpuls. Bei der vorliegenden Erfindung wird derselbe durch Schalten des Eingangsschalters 1412 auf das Vorverstärkerkalibrierungssignal 320 und Schalten des Dämpfers 329 auf maximale Dämpfung (1/16) realisiert. Der Puls wird dann durch den Kalibrierungs-D/A (Fig. 3, 332) geliefert.
Ferner sind in Fig. 14 die Zuleitungen-Aus-Stromquellen 321 (siehe ferner Fig. 3, 321) dargestellt. Die Eingangssignalleitung (1402, 1404) ist direkt mit einer Stromquelle 321 verbunden. Jede der fünf Zuleitungen-Aus-Stromquellen spiegelt einen Strom, der durch einen einzigen äußeren Wider stand 322 (siehe ferner Fig. 3, 322) bestimmt ist. Bei einer EKG-Anwendung befindet sich die Amplitude des Stroms typischerweise in einem Bereich von 5 bis 20 Nanoampere. Ein einziger Zuleitungen-Aus-Schalter 323 (siehe ferner Fig. 3, 323) schaltet alle fünf Zuleitungen-Aus-Stromquellen 321 durch Kurzschließen der Transistordrains auf die Sources kurz, was einen Stromfluß durch die Transistorschaltungen eliminiert.
Die Zuleitungen-Aus-Erfassung wird durch Öffnen des Zuleitungen-aus-Schalters 323 erreicht, was es ermöglicht, daß ein Strom aus jeder Signalzuleitung (1402, 1404) durch jede Elektrode durch den Patienten und zurück durch den Treibausgang für das rechte Bein (siehe Fig. 1 und 2) fließt. Die Treibschaltung für das rechte Bein (Fig. 1, 2, 3 und 13, 124) treibt aktiv die Mittelwertspannung bei dem Patienten auf virtuelle Masse. Die resultierenden DC-Spannungen an den Signalzuleitungen (1402, 1404) werden durch die Signalvorverstärker und die A/D-Wandler, wie es im vorhergehenden erörtert ist (Fig. 4A und 7), gemessen. Wenn eine Zuleitung inadäquat befestigt ist, oder wenn eine Zuleitung vollständig abfällt, wird der Weg zu der virtuellen Masse unterbrochen, und der entsprechende Vorverstärkereingang schwebt hin zu Vdd, was den Vorverstärker sättigt.
Bei einigen Anwendungen können die äußeren Signale mit dem Chip AC-gekoppelt sein. Beispielsweise werden bei der fötalen Überwachung sogar die relativ kleinen Ströme, die mit der Zuleitungen-Aus-Erfassung einhergehen, vermieden. Wenn die äußeren Signale AC-gekoppelt sind, wird das DC-Zuleitungen-Aus-Verfahren, das im vorhergehenden beschrieben ist, nicht arbeiten.
Für AC-gekoppelte Anwendungen kann eine äußere Serie von Koppelkondensatoren eine wesentliche Restladung nach der Anfangsverbindung oder nachdem eine Zuleitung abfällt aufweisen. Es ist bei Elektrokardiographen üblich, einen Benutzer-steuerbaren Schalter von einer Eingangssignalzulei tung zu einem Widerstand auf Masse vorzusehen, um den Seriensignalkondensator zu entladen. Der Widerstand wird ein "insto"-Widerstand genannt. Wie es in Fig. 14 dargestellt ist, sehen der Schalter 1422 und der Widerstand 326 (siehe ferner Fig. 3, 326) eine "insto"-Fähigkeit für den Chip vor.

VII. Impedanzmessung

Fig. 15 ist ein Blockdiagramm, das ein zusätzliches Detail für die AC-Impedanzmeßschaltungsanordung (Fig. 1, 2 und 3, 120) darstellt. Wie in Fig. 3 und in Fig. 15 dargestellt, können A/D-Schalter 362 den Eingang des A/D-Wandlers 346 in dem fünften Kanal von einem analogen Vorverstärkerausgangssignal (354) zu einem Impedanzsignal (356) schalten.
Fortfahrend mit Fig. 15 wird das Impedanzsignal durch vier Stromquellen (1502, 1504, 1506 und 1508) erzeugt. Der Strom von einem ersten Paar von Stromquellen (1502, 1504) wird durch einen ersten Zerhacker 1510 zerhackt, der abwechselnd durch Patientenzuleitungen und dann durch ein zweites Paar von Stromquellen (1506, 1508) fließt. Dies wird weiter in der Erörterung von Fig. 16 im folgenden erklärt. Die Amplitude des zweiten Paars von Stromquellen (1506, 1508) wird durch einen äußeren Widerstand 360 (siehe ferner Fig. 3, 360), einen Verstärker 1514 und eine Stromquelle 1505 bestimmt. Ein getrennter Verstärker 1512 zwingt die Amplituden des ersten Paars von Stromquellen (1502, 1504) dazu, daß dieselben identisch zu der Amplitude des zweiten Paars von Stromquellen (1506, 1508) sind. Die Spannungen, die aus den Quellen des zerhackten Stroms resultieren, werden synchron durch einen zweiten Zerhacker (1515) gleichgerichtet, wodurch ein nicht verstärktes DC-Signal zu dem Eingang des A/D 346 geliefert wird.
Fortfahrend mit Fig. 15 können Kalibrierungsschalter 1516 die Gleichtaktstromquellenausgänge und den Eingang des zweiten Zerhackers 1515 zu den Präzisionskalibrierungswiderstän den 1518 schalten. Die Präzisionskalibrierungswiderstände 1518 werden unter Verwendung von Schaltungen mit geschaltetem Kondensator, wie in den Fig. 12A und 12B dargestellt, implementiert. Beide Zerhacker (1510 und 1515) können ferner in einem Direktdurchgangszustand gestoppt werden, der die Stromquellen (1502, 1504, 1506 und 1508) aus dem Signalweg entfernt, wodurch ein nicht zerhackter, nicht modifizierter, nicht verstärkter Weg direkt von äußeren Anschlußflächen zu dem Eingang des A/D 346 vorgesehen wird.
Fortfahrend mit Fig. 15 können die Schalter 1520 die Signalzuleitungen öffnen, was die Impedanzschaltungsanordnung von den äußeren Signalzuleitungen für eine Kalibrierung oder andere Zwecke entfernt. Ferner können die Eingänge des A/D- Wandlers 346 durch Masseschalter 1522 zur Kalibrierung des A/D-Wandlers 346 auf Masse gelegt werden. Wenn die Masseschalter 1522 geschlossen sind, trennen die Eingangsschalter 1520 ferner die Eingangszuleitungen, und die Zerhacker (1510 und 1515) werden in den Direktdurchgangszustand geschaltet, der oben beschrieben ist, der ferner die Stromquellen aus dem Signalweg entfernt.
Die Fig. 16A und 16B sind vereinfachte Funktionsschemata, die den äußeren Effekt des ersten Stromzerhackers (Fig. 15, 1510) in der Impedanzmeßschaltungsanordnung darstellen. Fig. 16A und 16B sind "umgekehrt" dahingehend, daß der Chip 100 die Schaltungsanordnung außerhalb des Rechtecks der gestrichelten Linie ist, und daß die äußere Welt sich innerhalb des gestrichelten Rechtecks befindet. Wie in Fig. 16A dargestellt ist, ist der erste Stromzerhacker funktionell äquivalent zu den acht Schaltern (1610, 1612, 1613, 1614, 1616, 1618, 1619 und 1620). Die acht Schalter werden durch ein Vierphasentaktsignal (nicht dargestellt) gesteuert. Der Zustand der acht Schalter wechselt zwischen einem ersten Zustand, der durch Fig. 16A dargestellt ist, und einem zweiten Zustand, der durch Fig. 16B dargestellt ist.
Bei dem ersten Zustand (Fig. 16A) fließt Strom von der Stromquelle 1604 durch den Schalter 1614, durch den Patienten 1600, durch den Schalter 1620 und durch die Stromquelle 1608. Der Strom von der Stromquelle 1602 umgeht den Patienten 1600, fließt durch die Schalter 1612 und 1618 und durch die Stromquelle 1606.
Bei dem zweiten Zustand (Fig. 16B) fließt Strom von der Stromquelle 1602, durch den Schalter 1610, durch den Patienten 1600 in einer Richtung entgegengesetzt zu der Richtung bei dem ersten Zustand (Fig. 16A), durch den Schalter 1616 und durch die Stromquelle 1606. Strom von der Stromquelle 1604 umgeht den Patienten 1600, fließt durch die Schalter 1613 und 1619 und durch die Stromquelle 1608.
Bei dem Direktdurchgangszustand (nicht dargestellt) sind die Schalter 1610, 1614, 1616 und 1620 geöffnet, und die Schalter 1612, 1613, 1618 und 1619 sind geschlossen. Daher verbleiben bei dem Direktdurchgangszustand alle Ströme innerhalb des Chips, und Strom durch alle Stromquellen (1602, 1604, 1606, 1608) wird von den Signalwegen getrennt.
Eine AC-Impedanzmessung (die bei einer relativ hohen Frequenz stattfindet) und eine Niederfrequenzsignalmessung können gleichzeitig auftreten. Dies kann durch Untersuchen des Effekts der äußeren passiven Komponenten (304, 306, 308 und 312), wie es in den Fig. 16A und 16B (und in Fig. 3) dargestellt ist, erkannt werden. Beispielsweise sehen die äußeren Widerstände 306 und die äußeren Kondensatoren 308 in den Fig. 16A und 16B ein Tiefpaßfiltern für Spannungssignalzuleitungen (1642 und 1644) vor. Die Zerhackfrequenz für die Impedanzmessungszerhacker ist entweder 32 KHz oder 64 KHz. Bei beiden Frequenzen ist die Impedanz des Patienten 1600 in der Größenordnung von 100 Ohm. Daher stellen die Komponenten 306 und 308 in den Spannungssignalzuleitungen (1642 und 1644) eine Impedanz dar, die mehrere Amplitudengrößenordnungen größer ist als der AC-Impedanzweg durch den Patienten. Daher stört der Niederfrequenzspannungssignalweg (1642, 1644) nicht den Hochfrequenzsignalweg (1646 und 1648). Es sei ferner bemerkt, daß in den Fig. 16A und 16B das Tiefpaßfiltern (306 und 308) in dem Niederfrequenzsignalweg (1642 und 1644) das relativ hochfrequente AC-Impedanzsignal stark dämpft (20 dB bei 40 KHz). Zusätzlich unterdrückt die A/D-Wandlungsschaltungsanordnung (Fig. 7) 32-KHz- und 64- KHz-Signale. Daher stören die AC-Impedanzsignale nicht die Niederfrequenzspannungssignalmessungen.
Fig. 17 stellt ein zusätzliches Detail für die Impedanzmeßstromquellen (Fig. 15, 1502, 1504, 1505, 1506 und 1508) und zugeordnete Steuerverstärker (Fig. 15, 1512 und 1514) dar. In Fig. 17 entsprechen die Transistoren 1702, 1704, 1706 und 1708 den Stromquellen 1602, 1604, 1606 bzw. 1608 von Fig. 16. Ähnlich entsprechen in Fig. 17 die Transistoren 1702, 1704, 1705, 1706 und 1708 den Stromquellen 1502, 1504, 1505, 1506 bzw. 1508 von Fig. 15. Die Transistoren 1710, 1712, 1713, 1714, 1716, 1718, 1719 und 1720 entsprechen den Schaltern 1610, 1612, 1613, 1614, 1616, 1618, 1619 bzw. 1620 in den Fig. 16A und 16B.
Fortfahrend mit Fig. 17 steuert der äußere Widerstand 360 (siehe ferner Fig. 3 und 15, 360) die Amplitude des zweiten Paars von Stromquellen (1708, 1706) über einen Zerhackerstabilisierten Verstärker 1514 (siehe ferner Fig. 15, 1514). Der Bereich des Stroms für die Stromquellen 1706 und 1708 bei dem bevorzugten Ausführungsbeispiel liegt zwischen 90 Mikroampere und 180 Mikroampere. Ein zweiter Zerhacker-stabilisierter Verstärker 1512 (siehe ferner Fig. 15, 1512) überwacht eine Spannung 1726, die sich in dem Patientenumgehungsweg befindet, und steuert die Amplitude des ersten Paars von Stromquellen (1702, 1704). Zur Vereinfachung der Darstellung sind die Vorspannschaltungsanordnung und die Gleichtaktrückkopplungsschaltanordnung nicht dargestellt.

VIII. Serielles Verketten von mehreren Chips

Fig. 18 ist ein vereinfachtes Blockdiagramm, das eine serielle Verbindung (serielles Verketten) von Chips darstellt. In Fig. 18 sind drei ICs (1800, 1802 und 1804) dargestellt. Es kann jedoch jede beliebige Anzahl an Chips bis zu sechs Chips seriell geschaltet werden. Ein erster Chip 1800 weist einen Master/Slave-Stift 369 (siehe ferner Fig. 3, 369) auf, der an eine logische Eins gebunden ist, was den ersten Chip 1800 zu dem Masterchip macht. Dementsprechend weisen die Chips 1802 und 1804 Master/Slave-Stifte (369) auf, die an eine logische Null gebunden sind, was dieselben zu Slavechips macht. Der Masterchip 1800 verwendet, wie dargestellt, einen äußeren Kristall 372 (siehe ferner Fig. 3, 372). Der Masterchip 1800 liefert dann ein Systemtaktsignal 374 (siehe ferner Fig. 3, 374) und ein Datentaktsignal 375 (siehe ferner Fig. 3, 375) zu jedem Slavechip (1802 und 1804). Jeder Chip weist eine 2-Bit-Adresse 368 (siehe ferner Fig. 3, 368) auf. Mit zwei Bits gibt es lediglich vier einzigartige Adressen. Wenn es mehr als vier Chips gibt, teilen einige Chips Adressen.
Der erste Chip in der seriellen Kette (der Slavechip 1804 in Fig. 18) weist ein serielles Dateneingangstor 352 auf, das auf Masse gelegt ist. Der Slavechip 1804 weist ein serielles Datenausgangstor 350 (siehe ferner Fig. 3, 350) auf, das mit einem seriellen Dateneingangstor 352 des Slavechips 1802 verbunden ist. Ähnlicherweise weist der Slavechip 1802 ein serielles Datenausgangstor 350 auf, das mit einem seriellen Dateneingangstor 352 eines Masterchips 1800 verbunden ist. Der Masterchip 1800 weist ein serielles Datenausgangstor 350 auf, das mit einem äußeren optischen Koppler 378 verbunden ist. Sowie Daten auf jedes serielle Datenausgangstor 350 hinausgetaktet werden, werden Daten gleichzeitig in jedes serielle Dateneingangstor 352 getaktet, wobei alle derselben durch den Masterdatentakt 375 synchronisiert sind. Der Datentakt 375 ist ferner mit einem äußeren optischen Koppler 378 zur Verwendung durch ein äußeres System verbunden, das die seriellen Ausgangsdaten 350 für den Masterchip 1800 empfängt.
Wie es ferner in Fig. 18 dargestellt ist, wird ein äußeres Synchronisationssignal 1840 durch den Masterchip 1800 (siehe ferner 3, 373) über einen äußeren optischen Koppler empfangen. Das äußere Synchronisationssignal 1840 wird verwendet, um den Wandlungszyklus in einem Chip mit äußeren Ereignissen zu synchronisieren.
Ein äußeres serielles Eingangssteuersignal 1846 wird durch einen äußeren optischen Koppler 380 (siehe ferner Fig. 3, 380) empfangen, und gleichzeitig durch jeden Chip (1800, 1802 und 1804) als ein Steuereingangssignal 366 (siehe ferner Fig. 3, 366) empfangen. Zusätzliche Details dieses Signals sind in Abschnitt IX im folgenden vorgesehen.
Für jede Abtastperiode erzeugt jeder Chip (1800, 1802 und 1804) potentiell 16-Bit-Datenworte (80 Bit gesamt). Mit einem Maximum von 6 ICs sind die maximalen Gesamtausgabedaten pro Abtastungsperiode 480 Bit. Einzelne Kanäle können ausgeschaltet werden, oder einzelne Kanäle können für eine analoge Ausgabe (Treiben des rechten Beins) verwendet werden, was die Gesamtbits pro Abtastperiode reduziert.

IX. Digitale Steuerung

Durch die gesamte obige Erörterung der Gesamtfunktion, der vorverstärker, der A/D-Wandlung, des Offsets, etc. wurde dargelegt, daß verschiedene Funktionen einer programmierbaren Steuerung unterliegen. Beispielsweise sind die folgenden Funktionen durch die digitale Steuerschaltungsanordnung steuerbar.
1. Befehlsanalysieren (Adresse, Kanal, Funktion)
2. Eingangsschalterschaltungsanordnung (Fig. 14, 1412, 1418 und 1422)
3. Kalibrierungsdämpfer (Fig. 3 und 14, 329)
4. Vorverstärkerverstärkung (Fig. 4, 422)
5. Offset-D/A-Voreinstellung (Fig. 7 und 10, 754)
6. Offset-D/A-Schwelle (Fig. 10, 1006 und 1008)
7. Offset-D/A-Verzögerung (Fig. 10, 1014)
8. Kalibrierungs-D/A (Fig. 3, 332)
9. A/D-Wandler-Auflösung und -Rate (Fig. 7, 728 und 734)
10. A/D-Wandlungsmodus (Fig. 7, 732)
11. Impedanzstromquellenfrequenz (Fig. 15, 1728)
12. Impedanz-A/D-Schalter (Fig. 3 und 15, 362)
13. Ausgabedatensteuerung (Fig. 3, 348)
14. Ausgabedatentakt (Fig. 3, 375)
15. Abschalten von unbenutzten Kanälen (Fig. 5, 550 und 552)
16. Mittelwertbildungsschaltungsanordnung (Fig. 13)
17. Testmodi
Ein serielles Eingangssteuersignal (Fig. 3 und 18, 366) wird gleichzeitig durch jeden Chip empfangen. Die Eingangssteuersignale sind 3-Byte- (24-Bit-) Befehle, die sowohl Adreß- als auch Daten-Informationen enthalten. Das erste Byte eines Befehls (Adresse) bestimmt, wie die letzten zwei Bytes (Daten) interpretiert werden, und welche Schaltungsanordnung beeinflußt wird (siehe Anhang 1). Es gibt drei Typen von Eingangsbefehlen, die durch das erste Byte wie folgt festgelegt werden:
1. Die Eingangsdaten werden als Steuerdaten interpretiert. Es gibt drei Typen von Eingangssteuerdaten, die wie folgt aussehen:
A. Kanalsteuerdaten für eine spezifische Kanaladresse bei einer spezifischen Chipadresse (siehe Anhang 2).
B. Chipsteuerdaten für eine spezifische Chipadresse (siehe Anhang 3).
C. Systemsteuerdaten, die für alle Chips (siehe Anhang 4) gleich sind.
2. Die Eingangsdaten werden als D/A-Daten interpretiert, es gibt zwei Typen, die wie folgt aussehen:
A. Offset-D/A-Daten für eine spezifische Kanaladresse bei einer spezifischen Chipadresse.
B. Kalibrierungs-D/A-Daten für eine spezifische Chipadresse.
3. Die Eingangsdaten werden ignoriert, und der Befehl wird interpretiert, um die nächsten seriellen Ausgangsdaten zu modifizieren. Es gibt drei Typen der Ausgangssteuerung, die wie folgt aussehen:
A. Für jeden Chip und jeden Kanal, Ausgangskanalsteuerbits (Ausgangsgegenstück zu Anhang 2).
B. Für jeden Chip und jeden Kanal, Ausgangs-Offset-D/A-Werte.
C. Für jeden Chip, Ausgangschipsteuerbits, Systemsteuerbits, einen Kalibrierungs-D/A-Wert und die Inhalte eines Statusregisters.
Fig. 19 stellt eine Blockdiagrammübersicht der seriellen Eingangsbefehlsschaltungsanordnung (die in Fig. 3 als digitale Steuerung 364 dargestellt ist) und die serielle Ausgangsschaltungsanordnung (die in Fig. 3 als digitale Ausgangssteuerung 348 dargestellt ist) dar. Die digitale Steuerung 364 in Fig. 3 weist Kästen 1902-1918 und 1930 in Fig. 19 auf. Die digitale Ausgangssteuerung 348 in Fig. 3 weist Kästen 1924 und 1926 in Fig. 19 auf.
Wie in Fig. 19 dargestellt, weist ein serieller Steuerein gang 366 (siehe ferner Fig. 3, 366) acht Bits von der/den Adresse/Befehlen 1902 und 16 Bits an Daten 1904 auf. Die acht Bits von der/den Adresse/Befehlen werden durch einen Befehlsdecodierer 1906 decodiert. Die 16 Bits an Eingangssteuerdaten 1904 können verwendet werden, um die Kanalsteuerregister 1908, die Offset-D/As 1910, ein Chipsteuerregister 1912, ein Systemsteuerregister 1914 oder ein Kalibrierungsregister 1916 abhängig von der Ausgabe des Befehlsdecodierers 1906 zu aktualisieren.
In Fig. 19 ist ferner ein Signal DATEN HINEIN 352 (siehe ferner Fig. 3 und 18, 352), ein Signal DATEN HINAUS 350 (siehe ferner Fig. 3 und 18, 350) und fünf 16-Bit-Schieberegister 1924 dargestellt. Jedes 16-Bit-Schieberegister 1924 wird 16 Bit an parallelen Daten empfangen, die aus bis zu fünf parallelen Eingängen zu einem digitalen Multiplexer 1926 ausgewählt werden. Jeder Multiplexer 1926 weist ein Eingangsauswahlsignal 1928 auf, das durch den Befehlsdecodierer 1906 getrieben wird. Der Befehlsdecodierer 1906 bestimmt, ob die Ausgangsdaten 1922 A/D-Daten oder andere Status- oder Steuer-Daten sind. Normalerweise wird ein Schieberegister 1924 mit 14 Bit an Daten von einem A/D-Wandler 1930, 1 Bit an Inkrement/Dekrement-Daten von einem entsprechenden Offset-D/A 1910 und mit einem Paritätsbit geladen. Die Richtung der Veränderung, die dem einzelnen Bit der Offsetdaten zugeordnet ist, kann von vorhergehenden A/D- Ausgaben gefolgert werden. Alternativ kann ein serielles Eingangskommando 1902 den Befehlsdecodierer 1906 anweisen, jeden Multiplexer 1926 anzuweisen, sieben Bits an Offset- D/A-Daten (1910) anstatt A/D-Daten (1930) auszuwählen. Eine andere alternative Ausgangsauswahl bewirkt, daß die Inhalte der Kanalsteuerregister 1908 für den Datenausgang 1922 ausgewählt werden. Eine noch weitere Alternative bewirkt, daß das Chipsteuerregister 1912 anstatt der Kanal-1-A/D- Daten ausgegeben wird, daß das Systemsteuerregister 1914 anstatt der Kanal-2-A/D-Daten ausgegeben wird, daß das Kalibrierungs-D/A-Register 1916 anstatt der Kanal-3-A/D- Daten ausgegeben wird, und daß ein Statusregister 1918 anstatt der Kanal-4- und Kanal-5-A/D-Daten ausgeben wird.
Die Anhänge 1-4 liefern zusätzliche Details für die serielle(n) Steuereingangs-Adresse/Befehle und -Daten. Der Anhang 1 gibt Details der Funktion des ersten Bytes (Adresse/Befehl) an. Der Anhang 2 gibt Details der Funktion der zweiten zwei Bytes an, wenn dieselben als Kanalsteuerbits interpretiert werden. Der Anhang 3 gibt Details der Funktion der zweiten zwei Bytes an, wenn dieselbe als Chipsteuerbits interpretiert werden. Der Anhang 4 gibt Details der Funktion der zweiten zwei Bytes an, wenn dieselben als Systemsteuerbits interpretiert werden. Für eine serielle Befehlseingabe wird das höchstwertigste Bit zuerst empfangen.
Wie es in Anhang 1 detailliert dargestellt ist, enthält das erste Byte eines Befehls eine 3-Bit-Chip-Adresse und eine 3-Bit-Kanaladresse. Gültige Kanaladressen sind auf 1-5 und 7 (alle Kanäle) beschränkt. Kanaladressen von 0 oder 6 werden verwendet, um andere Steuerfunktionen, wie es in Anhang 1 detaillierter dargestellt ist, zu bezeichnen. Ähnlicherweise sind gültige Chipadressen auf 1-4 und 7 (alle Chips) beschränkt. Die Chipadressen 5 oder 6 werden verwendet, um andere Steuerfunktionen, wie es detaillierter in Anhang 1 dargestellt ist, zu bezeichnen.
Wie es detailliert in Anhang 2 dargestellt ist, steuern die Kanalsteuerbits die Kanaleingangssignalschalter (siehe Fig. 14, 1412 und 1422), unabhängig davon, ob das gepufferte Treibsignal für das rechte Bein zurück in den Chip geschaltet wird oder außen verbleibt (siehe Fig. 14, 1418), unabhängig davon, ob der Offset-D/A ausschließlich von außen gesteuert ist, oder sich in einem kombinierten Autobereichswahl/Außen-Steuermodus (siehe Fig. 10, 1024) und auf einer einzigen Kanalleistung (siehe Fig. 5, 550, 552) befindet.
Wie es detailliert in Anhang 3 dargestellt ist, stellen die Steuerbits die Vorverstärkerverstärkungssteuerschalter (siehe 4, 422), das Zählregister für aufeinanderfolgende Zyklen für den Offset-D/A (siehe Fig. 10, 1014), die Offset-D/A- Schwellenwerte (siehe Fig. 10, 1006 und 1008), den Schalter, der die Zuleitungen-Aus-Stromquellen (siehe Fig. 14, 1412) steuert, den Eingangskalibrierungsdämpfer (siehe Fig. 14, 329) und den A/D-Wandlermodus (siehe Fig. 7, 730) ein. Wie es ferner in Anhang 3 detailliert dargestellt ist, werden drei Chipsteuerbits verwendet, um die Impedanzmeßschaltungsanordnung des fünften Kanals zu konfigurieren. Eine Ausnahme ist die Kombination 001, die den Chip in einen speziellen Erzeugungstestmodus setzt.
Wie es detailliert in Anhang 4 dargestellt ist, stellen die Systemsteuerbits einen Zähler/Teilerwert (Fig. 7, 734) ein, der den A/D-Wandlungsraten- und Auflösungs-Kompromiß, die Datentaktfrequenz, die Anzahl an Datenworten, die während jeder Abtastperiode hinausgetaktet werden sollen, und verschiedene Zerhackertaktzustände bestimmt. Der äußere Mikroprozessor muß sicherstellen, daß die Anzahl an 16-Bit-Worten, die seriell während jeder Abtastperiode hinausgeschoben werden, konsistent mit der Anzahl von aktivierten Kanälen ist. Fig. 4B und 4C stellen Zerhackerzustände dar. Ein Zweiphasenzerhackertakt (ZERHACK1 und ZERHACK2), der die Zerhackerzustände steuert, ist nicht explizit dargestellt. Wenn Zerhackertakt aus ist, wird einer der vier möglichen Zustände des Zweiphasensignals derart eingestellt, wie es detailliert in Anhang 4 dargestellt ist.
Die vorhergehenden Beschreibung der vorliegenden Erfindung wurde für Zwecke der Darstellung und Beschreibung vorgelegt. Dieselbe soll nicht erschöpfend sein oder die Erfindung auf die genau offenbarte Form begrenzen, und andere Modifikationen und Variationen können angesichts der obigen Lehren möglich sein. Das Ausführungsbeispiel wurde ausgewählt und beschrieben, um am besten die Prinzipien der Erfindung und die praktische Anwendung derselben zu erklären, um es dadurch Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsbeispielen und verschiedenen Modifikationen zu verwenden, die für die spezielle gedachte Anwendung ge eignet sind. Es ist beabsichtigt, daß die beigefügten Ansprüche derart aufgebaut sind, um andere alternative Ausführungsbeispiele der Erfindung zu umfassen, es sei denn, daß dieselben durch den Stand der Technik begrenzt sind. Höchstwertigstes Byte des 3-Byte-Befehls ANHANG 1 KANALSTEUERBITS ANHANG 2

CHIPSTEUERBITS

2 Bits für Vorverstärkerverstärkung
00 = Vorverstärkerverstärkung = 2
01 = Vorverstärkerverstärkung = 4
10 = Vorverstärkerverstärkung = 16
11 = Vorverstärkerverstärkung = 32
1 Bit für die Kalibrierung der D/A-Dämpfung
0 = Dämpfung ist 2/(Vorverstärkerverstärkung)
1 = Dämpfung ist 1/16
2 Bits für den A/D-Wandlermodus
0 = Rechtecksignal AUS (Sigma-Delta) (Vorgabewert)
1 = Rechtecksignal EIN (Pulsbreitenmodus bei geschlossener Schleife)
3 Bits für Offset-D/A-Verzögerung (kontinuierliche Zyklen)
000 = 1 Wandlungszyklus (Abtastung)
001 = 2 aufeinanderfolgende Wandlungszyklen
010 = 4 aufeinanderfolgende Wandlungszyklen
011 = 8 aufeinanderfolgende Wandlungszyklen
100 = 16 aufeinanderfolgende Wandlungszyklen
101 = 32 aufeinanderfolgende Wandlungszyklen
110 = 64 aufeinanderfolgende Wandlungszyklen
111 = 128 aufeinanderfolgende Wandlungszyklen
2 Bits für Offset-D/A-Schwelle
00 = +/- 87,5% (Vorgabewert)
01 = +/- 75,0%
10 = +/- 62,5%
11 = +/- 50,0%

CHIPSTEUERBITS

ANHANG 3

1 Bit für Zuleitungen-Aus-Stromquellensteuerung
0 = Zuleitungen-Aus-Strom ist EIN (Vorgabewert)
1 = Zuleitungen-Aus-Strom ist AUS
3 Bits für die Atmungskanalsteuerung
000 = Kanal 5 sind normale EKG-Daten (Vorgabewert)
001 = Erzeugungstestkonfiguration
010 = Atmung AUS, A/D-Eingang auf Masse
011 = Atmung AUS, A/D-Direkteingangsmodus
100 = Atmung EIN, Kalibrierung EIN, 32 KHz
101 = Atmung EIN, Kalibrierung EIN, 64 KHz
110 = Atmung EIN, Kalibrierung AUS, 32 KHz
111 = Atmung EIN, Kalibrierung AUS, 64 RHz
1 Paritätsbit, 2 Bits werden nicht verwendet

SYSTEMSTEUERBITS

5 Bits für die Anzahl von 16-Bit-Ausgabeworten
00000 = 2 (Vorgabewert)
00001 = entspricht 00000
00010 = entspricht 00000
00011 = 3
...
11110 = 30
3 Bits für die Datentaktfrequenz (unter der Annahme, daß der Systemtakt = 4,096 MHz)
000 = 32 KHz (Vorgabewert)
001 = 64 KHz
010 = 128 KHz
011 = 256 KHz
100 = 512 KHz
101 = 1,024 MHz
110 = 2,048 MHz
111 = 4,096 MHz
3 Bits für A/D-Wandlungsrate (und Auflösung)
000 = 250 Wandlungen/s (14 Bits) (Vorgabewert)
001 = 500 Wandlungen/s (13 Bits)
010 = 1.000 Wandlungen/s (12 Bits)
011 = 2.000 Wandlungen/s (11 Bits)
100 = 4.000 Wandlungen/s (10 Bits)
101 = 8.000 Wandlungen/s (9 Bits)
110 = gleich wie 101
111 = gleich wie 101
1 Bit für Zerhackertakt EIN/AUS
2 Bit für Zerhackerzustand wenn AUS

SYSTEMSTEUERBITS

ANHANG 4

0 = Zerhackertakt = EIN
1 = Verwenden der Zustandsteuerbits
00 = ZERHACK = niedrig, ZERHACK2 = hoch
01 = ZERHACK1 = niedrig, ZERHACK2 = hoch
10 = ZERHACK1 = hoch, ZERHACK2 = niedrig
11 = ZERHACK1 = hoch, ZERHACK2 = niedrig
1 Paritätsbit, 3 Bits werden nicht verwendet

Claims

1. Eine integrierte Schaltung mit folgenden Merkmalen:

einer Mehrzahl von analogen Signalverstärkern (126), wobei jeder der analogen Signalverstärker einen Verstärkereingang (400) aufweist, der mit einer äußeren Eingangsspannung und einem Signalverstärkerausgang (416) verbunden ist; und

einer Mittelwertbildungsverstärkereinrichtung (122) zum Empfangen von Signalen von einer Mehrzahl von analogen Mittelwertbildungseingängen (1300), zum Erzeugen einer Summe der Signale von der Mehrzahl von analogen Mittelwertbildungseingängen (1300) und zum Erzeugen eines äußeren analogen Mittelwertbildungsausgangssignals durch Verstärken der Summe, dadurch gekennzeichnet, daß jeder Signalverstärkerausgang (416) mit einem Eingang (800) einer Analog-zu-Digital-Wandlereinrichtung (346) resistiv verbunden ist, zum Empfangen des Signals von dem Verstärkerausgang (416) und zum Umwandeln des Signals von dem Verstärkerausgang (416) in ein digitales Ausgangssignal (724), und daß es eine Eins-zu-Eins- Entsprechung zwischen den analogen Mittelwertbildungseingängen (1300) und den Signalverstärkerausgängen (416) gibt, und wobei jeder analoge Mittelwertbildungseingang (1300) schaltbar mit einem Eingang der Mittelwertbildungsverstärkereinrichtung (122) gekoppelt ist, und dadurch gekennzeichnet, daß die integrierte Schaltung ferner folgende Merkmale aufweist:

eine Mittelwertbildungsschalteinrichtung (1302) zum Empfangen von digitalen Mittelwertbildungsauswahlbits und zum Auswählen, welcher der analogen Mittelwertbildungseingänge (1300) schaltbar mit dem Eingang der Mit telwertbildungsverstärkereinrichtung (122) verbunden ist, ansprechend auf die digitalen Mittelwertbildungsauswahlbits; und

eine digitale Steuereinrichtung (1902, 1904, 1906) zum Erzeugen der digitalen Mittelwertbildungsauswahlbits ansprechend auf ein äußeres digitales Befehlseingangssignal (366).

2. Eine integrierte Schaltung gemäß Anspruch 1, die ferner eine Mehrzahl von Impedanzmeßeinrichtungen (120) zum Erzeugen eines digitalen Impedanzsignals aufweist, und die mittels eines Schalters (362) mit dem Eingang (800) der Analog-zu-Digital-Wandlereinrichtung (346) verbunden ist, wobei jede der Impedanzmeßeinrichtungen (120) folgende Merkmale aufweist:

eine Impedanzsignalerzeugungseinrichtung (1502, 1504, 1506, 1508, 1510) zum Erzeugen eines Ausgangswechselstroms durch eine äußere Impedanz, wodurch eine Wechselspannung über die äußere Impedanz erzeugt wird; und

eine Gleichrichtereinrichtung (1515) zum Empfangen und Gleichrichten der Wechselspannung, wodurch eine analoge DC-Impedanzspannung (356) erzeugt wird, und;

eine Analog-zu-Digital-Wandlereinrichtung (346) zum Empfangen der analogen DC-Impedanzspannung (356) und zum Umwandeln der analogen DC-Impedanzspannung (356) in das digitale Impedanzsignal.

3. Eine integrierte Schaltung gemäß Anspruch 1, bei der die Analog-zu-Digital-Wandlereinrichtung (346) eine erste Mehrzahl von Analog-zu-Digital-Wandlern zum Empfangen eines Signals von dem analogen A/D-Eingang (800) und zum Umwandeln desselben in das digitale Ausgangssignal (724) aufweist, wobei es eine Eins-zu-Eins-Ent sprechung zwischen der ersten Mehrzahl von Analogzu-Digital-Wandlern und der Mehrzahl von analogen Signalverstärkern (126) gibt; und

eine zweite Mehrzahl von Analog-zu-Digital-Wandlern, die einen Teilsatz der ersten Mehrzahl von Analog-zu- Digital-Wandlern aufweist, wobei die Analog-zu-Digital-Wandler in der zweiten Mehrzahl von Analog-zu-Digital-Wandlern schaltbare Eingänge aufweisen; und

eine Mehrzahl von Impedanzmeßeinrichtungen (120) zum Erzeugen eines digitalen Impedanzsignals, wobei jede Impedanzmeßeinrichtung (120) folgende Merkmale aufweist:

eine Gleichrichtereinrichtung (1515) zum Gleichrichten der Wechselspannung, wodurch eine analoge DC-Impedanzspannung (356) erzeugt wird; und

wobei es eine Eins-zu-Eins-Entsprechung zwischen der zweiten Mehrzahl von Analog-zu-Digital-Wandlern und der Mehrzahl von Impedanzmeßeinrichtungen (120) gibt; und

wobei für die Analog-zu-Digital-Wandler, die sich in der ersten Mehrzahl von Analog-zu-Digital-Wandlern befinden, die sich jedoch nicht in der zweiten Mehrzahl von Analog-zu-Digital-Wandlern befinden, jeder analoge A/D-Eingang mit dem entsprechenden Signalverstärkerausgang (416) resistiv verbunden ist; und

wobei die Analog-zu-Digital-Wandler in der zweiten Mehrzahl von Analog-zu-Digital-Wandlern ferner folgen des Merkmal aufweisen:

eine A/D-Eingangsschalteinrichtung (362) zum Empfangen von digitalen A/D-Schalterauswahlbits und zum Auswählen, ob der analoge A/D-Eingang mit einem entsprechenden Signalverstärkerausgang (416) resistiv verbunden ist, oder ob derselbe mit einer entsprechenden analogen DC-Impedanzspannung (356) verbunden ist, ansprechend auf die digitalen A/D-Schalterauswahlbits, wobei die digitale Steuereinrichtung (1902, 1904, 1906) ferner die digitalen A/D-Schalterauswahlbits ansprechend auf das äußere digitale Befehlseingangssignal (366) erzeugt.