JPH06217943A - 集積回路 - Google Patents
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- JPH06217943A JPH06217943A JP5128109A JP12810993A JPH06217943A JP H06217943 A JPH06217943 A JP H06217943A JP 5128109 A JP5128109 A JP 5128109A JP 12810993 A JP12810993 A JP 12810993A JP H06217943 A JPH06217943 A JP H06217943A
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- A61B5/72—Signal processing specially adapted for physiological signals or for diagnostic purposes
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Abstract
(57)【要約】
【目的】生体医学計測用入力増幅からA/D変換、校正／
補正を包含する集積回路。 【構成】入力増幅器(126)、入力切り換えスイッチ(31
4)、インピーダンス測定回路(120)、RLD信号導出回路(1
22)、A/D変換器(346)、校正装置(332,330,331)、クロッ
ク(370)、通信機能(364,348,378,380)をアナログ／デジ
タル混在のCMOS回路で実現した。本集積回路は直列連結
が可能である。
補正を包含する集積回路。 【構成】入力増幅器(126)、入力切り換えスイッチ(31
4)、インピーダンス測定回路(120)、RLD信号導出回路(1
22)、A/D変換器(346)、校正装置(332,330,331)、クロッ
ク(370)、通信機能(364,348,378,380)をアナログ／デジ
タル混在のCMOS回路で実現した。本集積回路は直列連結
が可能である。
Description
【０００１】
【発明の技術分野】この発明は広義には生体医学計測に
関し、より詳細には心電計、筋電計、脳波計といった生
理信号計測のフロントエンドのためのアナログ／デジタ
ル混合集積回路に関する。
関し、より詳細には心電計、筋電計、脳波計といった生
理信号計測のフロントエンドのためのアナログ／デジタ
ル混合集積回路に関する。
【０００２】
【発明の従来技術と問題点】有用な医療用信号計測機器
の多くは、生体中の筋肉あるいは神経の活動から発生す
る電圧の処理を必要とする。たとえば、心電計（ECG）
は心筋のポンピング動作に関わる神経と筋肉の活動から
発生する人体の表面における電圧を測定する。同様に、
筋電計は筋肉の活動から発生する人体の表面における電
圧を測定する。脳波計は脳の中の化学的活動およびニュ
ーロンの活動から発生する頭蓋表面上の電圧を測定す
る。生理信号測定では、通常、表面電極を必要とし、こ
れは通常は導電性ゲルを用いて皮膚に取りつけられる小
さな導電性のディスクあるいはパッドである。
の多くは、生体中の筋肉あるいは神経の活動から発生す
る電圧の処理を必要とする。たとえば、心電計（ECG）
は心筋のポンピング動作に関わる神経と筋肉の活動から
発生する人体の表面における電圧を測定する。同様に、
筋電計は筋肉の活動から発生する人体の表面における電
圧を測定する。脳波計は脳の中の化学的活動およびニュ
ーロンの活動から発生する頭蓋表面上の電圧を測定す
る。生理信号測定では、通常、表面電極を必要とし、こ
れは通常は導電性ゲルを用いて皮膚に取りつけられる小
さな導電性のディスクあるいはパッドである。
【０００３】電圧測定に加えて、ある種の生理情報はイ
ンピーダンスの測定によって検出することができる。た
とえば胸部の抵抗は含まれている空気の量によって変動
する。したがって、胸部のインピーダンスは呼吸の測定
に用いることができる。インピーダンス測定の他の用途
としては、電極が適切に取り付けられているかどうかの
判定がある。
ンピーダンスの測定によって検出することができる。た
とえば胸部の抵抗は含まれている空気の量によって変動
する。したがって、胸部のインピーダンスは呼吸の測定
に用いることができる。インピーダンス測定の他の用途
としては、電極が適切に取り付けられているかどうかの
判定がある。
【０００４】信号測定機器のフロントエンド（先端）は
対象となる信号に直接インターフェースする回路であ
る。生理信号測定のフロントエンドには、高入力インピ
ーダンス、低雑音、高利得の増幅器が必要である。電極
と人体表面の間の接触抵抗は１メグオームもの高さにな
ることがある。信号レベルには脳波活動もおける数マイ
クロボルトから筋肉活動における数ミリボルトまでのば
らつきがある。
対象となる信号に直接インターフェースする回路であ
る。生理信号測定のフロントエンドには、高入力インピ
ーダンス、低雑音、高利得の増幅器が必要である。電極
と人体表面の間の接触抵抗は１メグオームもの高さにな
ることがある。信号レベルには脳波活動もおける数マイ
クロボルトから筋肉活動における数ミリボルトまでのば
らつきがある。
【０００５】通常、生理信号測定においては、対象とな
る信号は電気雑音レベルより数桁小さい。導電性ゲルと
自然人体電解質に接触した金属電極は、100mV 程度の直
流オフセット電圧を生成しうる電池のような電気化学的
プロセスを生ずる。このオフセットはたとえば呼吸等の
運動に伴って変化しうる。また、増幅器も通常非常に低
い周波数雑音（１／ｆ雑音）の他に入力にいくぶんかの
直流オフセット電圧を有する。
る信号は電気雑音レベルより数桁小さい。導電性ゲルと
自然人体電解質に接触した金属電極は、100mV 程度の直
流オフセット電圧を生成しうる電池のような電気化学的
プロセスを生ずる。このオフセットはたとえば呼吸等の
運動に伴って変化しうる。また、増幅器も通常非常に低
い周波数雑音（１／ｆ雑音）の他に入力にいくぶんかの
直流オフセット電圧を有する。
【０００６】50Hzあるいは60Hzの電力線は人体の表面に
20V p-p 電圧を生成しうる。蛍光灯はより高い周波数雑
音の100Hz あるいは120Hz バーストを生成することがあ
る。その他の雑音源としては、心臓ペースメーカーや電
子メス等がある。したがって、雑音からの信号の抽出が
生理信号計測の条件となる。
20V p-p 電圧を生成しうる。蛍光灯はより高い周波数雑
音の100Hz あるいは120Hz バーストを生成することがあ
る。その他の雑音源としては、心臓ペースメーカーや電
子メス等がある。したがって、雑音からの信号の抽出が
生理信号計測の条件となる。
【０００７】ECG アプリケーションにおいて特に注目さ
れるのは、後期電位(late potential)である。これはＲ
波に続く非常に低いレベルの電圧である。これらの低レ
ベル信号中わずかな変化を判別するには低雑音であるこ
とが必須である。
れるのは、後期電位(late potential)である。これはＲ
波に続く非常に低いレベルの電圧である。これらの低レ
ベル信号中わずかな変化を判別するには低雑音であるこ
とが必須である。
【０００８】通常、生体医学的興味の対象となる信号は
比較的低い周波数である。たとえば、ECG の対象周波数
は500Hz 以下である。したがって、低域フィルターを用
いて雑音をいくぶんか除去することができる。さらに、
直流オフセット電圧を除去するためにアナログオフセッ
ト相殺あるいは高域フィルタリングが必要である。
比較的低い周波数である。たとえば、ECG の対象周波数
は500Hz 以下である。したがって、低域フィルターを用
いて雑音をいくぶんか除去することができる。さらに、
直流オフセット電圧を除去するためにアナログオフセッ
ト相殺あるいは高域フィルタリングが必要である。
【０００９】50Hzあるいは60Hzの電力線雑音等のある種
の雑音はほとんどはコモンモード雑音である（体表全体
にわたって同じ大きさ）。生理信号は通常、コモンモー
ド雑音電圧をコモンモード除去の高い差動増幅器を用い
て排除しうるように（一つの電極の電圧と他の電圧と
の）差によって測定される。
の雑音はほとんどはコモンモード雑音である（体表全体
にわたって同じ大きさ）。生理信号は通常、コモンモー
ド雑音電圧をコモンモード除去の高い差動増幅器を用い
て排除しうるように（一つの電極の電圧と他の電圧と
の）差によって測定される。
【００１０】コモンモード信号を低減する他の方法とし
ては、患者側のコモンモード信号を差し引く方法があ
る。この方法は、コモンモード（信号の総和）を測定し
て患者を反対の極性の電圧で駆動することによって達成
される。たとえば、1983年１月のIEEE Transactions on
Biomedical Engineering、Vol. BME-30、No. 1、62-65
ページBruce B. Winter およびJohn G. Webster による
Driven-Right-Leg Circuit Design を参照されたい。
ては、患者側のコモンモード信号を差し引く方法があ
る。この方法は、コモンモード（信号の総和）を測定し
て患者を反対の極性の電圧で駆動することによって達成
される。たとえば、1983年１月のIEEE Transactions on
Biomedical Engineering、Vol. BME-30、No. 1、62-65
ページBruce B. Winter およびJohn G. Webster による
Driven-Right-Leg Circuit Design を参照されたい。
【００１１】生理的計測に関するもう一つの必要条件は
安全性、すなわち電気的ショックからの患者の保護であ
る。患者に直接接続されるあらゆる回路は電池を電源と
するか、あるいは通常の交流電源から絶縁されていなけ
ればならない。さらに、コモンモードオフセッやインピ
ーダンスの測定に用いられるいかなる信号中の電流も制
限されていなければならない。たとえば、ANSI/AAMI EC
11-1982 （Association for the Advancement of Medic
al Instrumentation から入手可能）のAmerican Nation
al Standard for Diagnos- tic Electrocardiographic
Devicesを参照されたい。
安全性、すなわち電気的ショックからの患者の保護であ
る。患者に直接接続されるあらゆる回路は電池を電源と
するか、あるいは通常の交流電源から絶縁されていなけ
ればならない。さらに、コモンモードオフセッやインピ
ーダンスの測定に用いられるいかなる信号中の電流も制
限されていなければならない。たとえば、ANSI/AAMI EC
11-1982 （Association for the Advancement of Medic
al Instrumentation から入手可能）のAmerican Nation
al Standard for Diagnos- tic Electrocardiographic
Devicesを参照されたい。
【００１２】患者の保護に加えて、機器の入力回路の保
護が必要とされる。たとえば、心臓の鼓動が停止した場
合、通常行われるのは大きな電圧パルス（5Kv 程度）を
印加して心筋を同期させること（除細動）である。ECG
のフロントエンドは除細動中に患者に接続することがで
きる。通常のECG 電極を取り付ける時間がないような緊
急時には、除細動器のパドルもまたECG 信号電極として
ECG フロントエンドに直接接続して、除細動の前に心電
図を“一瞥”することができるようにする。ECG フロン
トエンドの入力回路は除細動器の電圧パルスに耐えるも
のでなければならない。
護が必要とされる。たとえば、心臓の鼓動が停止した場
合、通常行われるのは大きな電圧パルス（5Kv 程度）を
印加して心筋を同期させること（除細動）である。ECG
のフロントエンドは除細動中に患者に接続することがで
きる。通常のECG 電極を取り付ける時間がないような緊
急時には、除細動器のパドルもまたECG 信号電極として
ECG フロントエンドに直接接続して、除細動の前に心電
図を“一瞥”することができるようにする。ECG フロン
トエンドの入力回路は除細動器の電圧パルスに耐えるも
のでなければならない。
【００１３】アナログフィルタリングおよび増幅に加え
て、典型的な生理信号計測には、内部マイクロプロセッ
サあるいは外部コンピュータによってさらに処理するた
めのアナログ／デジタル変換が含まれる。多チャンネル
アナログ／デジタル変換器の中には、各チャンネルのサ
ンプルおよびホールド回路と一つの高速アナログ／デジ
タル回路を用いるものがある。サンプルおよびホールド
回路は、信号に加えて雑音をもサンプリングする。さら
に、二つのチャンネル間のデジタル差を測定するさいに
スプリアス雑音を発生する可能性のある異なるチャンネ
ルからのサンプル間の時間的ずれがある場合がある。連
続アナログ／デジタル変換はさらに雑音を平均化し、ま
たサンプルずれの問題を防止するのに有効である。
て、典型的な生理信号計測には、内部マイクロプロセッ
サあるいは外部コンピュータによってさらに処理するた
めのアナログ／デジタル変換が含まれる。多チャンネル
アナログ／デジタル変換器の中には、各チャンネルのサ
ンプルおよびホールド回路と一つの高速アナログ／デジ
タル回路を用いるものがある。サンプルおよびホールド
回路は、信号に加えて雑音をもサンプリングする。さら
に、二つのチャンネル間のデジタル差を測定するさいに
スプリアス雑音を発生する可能性のある異なるチャンネ
ルからのサンプル間の時間的ずれがある場合がある。連
続アナログ／デジタル変換はさらに雑音を平均化し、ま
たサンプルずれの問題を防止するのに有効である。
【００１４】アナログ／デジタル変換回路はダイナミッ
クレンジを大きくするためのオフセット回路を有する場
合がある。ペースメーカーが用いられているときあるい
は除細動中のECG のモニタリングには特殊な問題があ
る。オフセット回路は単一の除細動パルスやペースメー
カーのパルスのような周期的信号を無視できるようにフ
レキシブルであるか、あるいは“インテリジェント”で
なければならない。
クレンジを大きくするためのオフセット回路を有する場
合がある。ペースメーカーが用いられているときあるい
は除細動中のECG のモニタリングには特殊な問題があ
る。オフセット回路は単一の除細動パルスやペースメー
カーのパルスのような周期的信号を無視できるようにフ
レキシブルであるか、あるいは“インテリジェント”で
なければならない。
【００１５】最近の典型的な計測器はさまざまな機能の
デジタル制御を有する。したがって、生理信号計測はま
た高周波数クロック信号とさまざまなデジタル回路を必
要とする。デジタルクロック信号および回路は近接する
アナログ回路に干渉する可能性のある雑音を生成する。
したがって、デジタル雑音を抑制するために追加の雑音
低減が必要な場合がある。コモンモ−ド雑音の抑制は特
に重要である。
デジタル制御を有する。したがって、生理信号計測はま
た高周波数クロック信号とさまざまなデジタル回路を必
要とする。デジタルクロック信号および回路は近接する
アナログ回路に干渉する可能性のある雑音を生成する。
したがって、デジタル雑音を抑制するために追加の雑音
低減が必要な場合がある。コモンモ−ド雑音の抑制は特
に重要である。
【００１６】
【発明の目的】生体医学計測の分野において、上に述べ
た機能、すなわち低雑音および高入力インピーダンスで
のアナログ増幅、入力保護、低域フィルタリング、直流
オフセットの相殺、外部コモンモードの相殺、内部コモ
ンモード雑音の低減、アナログ／デジタル変換、インピ
ーダンス測定、安全機能（交流電力からの絶縁と電流制
限）のすべて、さらには校正、構成上のフレキシビリテ
ィおよび簡便性を有する大規模集積回路により、上記の
問題を解消あるいは緩和することが、本発明の目的であ
る。
た機能、すなわち低雑音および高入力インピーダンスで
のアナログ増幅、入力保護、低域フィルタリング、直流
オフセットの相殺、外部コモンモードの相殺、内部コモ
ンモード雑音の低減、アナログ／デジタル変換、インピ
ーダンス測定、安全機能（交流電力からの絶縁と電流制
限）のすべて、さらには校正、構成上のフレキシビリテ
ィおよび簡便性を有する大規模集積回路により、上記の
問題を解消あるいは緩和することが、本発明の目的であ
る。
【００１７】
【発明の概要】この発明は心電計、筋電計および脳波計
といった生理信号計測のためのフロントエンドとしての
アプリケーションに特に有効な機能を有する混合アナロ
グ／デジタル集積回路（以下チップと称する）である。
このチップは５つの信号チャンネルを有する。それぞれ
のチャンネルは入力保護回路、チャンネル入力選択スイ
ッチ、選択可能な利得を有するアナログ前置増幅器およ
び連続アナログ／デジタル変換器を有する。一つのチャ
ンネルは交流インピーダンス測定用に構成することがで
きる。任意の入力の組み合せの平均化（総和）のための
回路が設けられ、外部コモンモード信号の低減に有効な
出力信号が生成される。
といった生理信号計測のためのフロントエンドとしての
アプリケーションに特に有効な機能を有する混合アナロ
グ／デジタル集積回路（以下チップと称する）である。
このチップは５つの信号チャンネルを有する。それぞれ
のチャンネルは入力保護回路、チャンネル入力選択スイ
ッチ、選択可能な利得を有するアナログ前置増幅器およ
び連続アナログ／デジタル変換器を有する。一つのチャ
ンネルは交流インピーダンス測定用に構成することがで
きる。任意の入力の組み合せの平均化（総和）のための
回路が設けられ、外部コモンモード信号の低減に有効な
出力信号が生成される。
【００１８】このチップはシリアルデジタル入出力ポー
トを有する。入力ポートと出力ポートはいずれも光学カ
ップラーに直接接続するように設計されている。新規の
機能の一つとしては、シリアルデジタル入力信号を用い
て、入力信号増幅、入力信号の平均化、アナログ出力駆
動および交流インピーダンス測定のさまざまな組み合せ
に対応したチャンネルを構成する機能がある。さらに、
このデジタル入力信号は利得や帯域幅といった多くの測
定パラメータのプログラムに用いられる。
トを有する。入力ポートと出力ポートはいずれも光学カ
ップラーに直接接続するように設計されている。新規の
機能の一つとしては、シリアルデジタル入力信号を用い
て、入力信号増幅、入力信号の平均化、アナログ出力駆
動および交流インピーダンス測定のさまざまな組み合せ
に対応したチャンネルを構成する機能がある。さらに、
このデジタル入力信号は利得や帯域幅といった多くの測
定パラメータのプログラムに用いられる。
【００１９】このチップはすべての増幅器におけるチョ
ッパ安定化、固有の高いコモンモード雑音拒絶性を有す
る増幅器設計、コモンモードフィードバック回路および
チョッパ雑音の時間平均化といった幅広い雑音低減手段
を有する。
ッパ安定化、固有の高いコモンモード雑音拒絶性を有す
る増幅器設計、コモンモードフィードバック回路および
チョッパ雑音の時間平均化といった幅広い雑音低減手段
を有する。
【００２０】この発明で用いられるA/D変換回路はプロ
グラム可能な変換モード、帯域幅と分解能をプログラム
可能に按配することおよび自動レンジングオフセットの
除去機能を有する新しい設計である。A/D変換は連続的
であり、その設計の特徴はサンプリング設計に比べて雑
音の低減と時間オフセットの利点を備える。自動レンジ
ングオフセット回路はプログラム可能なしきい値と遅延
時間を有し、除細動パルスあるいはペースメーカーパル
スにフレキシビリティを有する。さらに、このオフセッ
ト回路は外部から制御することができる。
グラム可能な変換モード、帯域幅と分解能をプログラム
可能に按配することおよび自動レンジングオフセットの
除去機能を有する新しい設計である。A/D変換は連続的
であり、その設計の特徴はサンプリング設計に比べて雑
音の低減と時間オフセットの利点を備える。自動レンジ
ングオフセット回路はプログラム可能なしきい値と遅延
時間を有し、除細動パルスあるいはペースメーカーパル
スにフレキシビリティを有する。さらに、このオフセッ
ト回路は外部から制御することができる。
【００２１】
目次 Ａ．概観 Ｂ．アナログ入力増幅器 Ｃ．アナログ／デジタル変換 Ｄ．スイッチトキャパシタ回路 Ｅ．アナログ平均化 Ｆ．入力切り換えとリードオフ検出 Ｇ．インピーダンス測定 Ｈ．複数チップの直列連結 Ｉ．デジタル制御
【００２２】Ａ．概観 図１は心電計102 に接続された患者104 を示す。４個の
電極、すなわちそれぞれの腕に１個（106、108）、それ
ぞれの足に１個（110、112）の電極が接続されている。
心電計の共通の構成は、左腕108 から右腕106、左足112
から右腕106、左足112 から左腕108 の３つの差動電圧
をモニターすることである。しかし、必要に応じて他の
組合せを選択することもできる。
電極、すなわちそれぞれの腕に１個（106、108）、それ
ぞれの足に１個（110、112）の電極が接続されている。
心電計の共通の構成は、左腕108 から右腕106、左足112
から右腕106、左足112 から左腕108 の３つの差動電圧
をモニターすることである。しかし、必要に応じて他の
組合せを選択することもできる。
【００２３】図１に示すように、破線の領域100 内に示
す機能ブロックはこの発明の一つの可能な構成を表す。
図１に示すように、３つのチャンネル（114、116 およ
び118）が信号増幅器として構成されている。さらに、
右腕のリード106 と左足のリード112 もまた呼吸をモニ
ターするための第４のチャンネル120 によって用いられ
ている。チャンネル114、116 および118 は加算回路122
によって加算され、患者のコモンモード電圧を生成す
る。平均化回路122 のコモンモード電圧出力は外部反転
増幅器124 を駆動し、この増幅器は右足電極110 を駆動
して患者のコモンモード雑音、特に50Hzあるいは60Hzの
電力線雑音をを差し引く。
す機能ブロックはこの発明の一つの可能な構成を表す。
図１に示すように、３つのチャンネル（114、116 およ
び118）が信号増幅器として構成されている。さらに、
右腕のリード106 と左足のリード112 もまた呼吸をモニ
ターするための第４のチャンネル120 によって用いられ
ている。チャンネル114、116 および118 は加算回路122
によって加算され、患者のコモンモード電圧を生成す
る。平均化回路122 のコモンモード電圧出力は外部反転
増幅器124 を駆動し、この増幅器は右足電極110 を駆動
して患者のコモンモード雑音、特に50Hzあるいは60Hzの
電力線雑音をを差し引く。
【００２４】図１において、３つの信号増幅器（126）
は、単一信号入力差動出力増幅器であることに注意され
たい。個々のリード信号が増幅され、デジタル化され
る。上述したような右腕（106）から左腕（108）といっ
たリード信号の差は、チップ（100）ではなく計器（10
2）内にデジタル的に求められる。差動チャンネル（11
4、116 および118）は電源雑音や隣合うデジタル回路か
らの雑音といったチップ内部のコモンモード雑音の抑制
に有効である。
は、単一信号入力差動出力増幅器であることに注意され
たい。個々のリード信号が増幅され、デジタル化され
る。上述したような右腕（106）から左腕（108）といっ
たリード信号の差は、チップ（100）ではなく計器（10
2）内にデジタル的に求められる。差動チャンネル（11
4、116 および118）は電源雑音や隣合うデジタル回路か
らの雑音といったチップ内部のコモンモード雑音の抑制
に有効である。
【００２５】図２はこの発明の代替構成を示す。図２に
おいて、患者204 は除細動を受けている。ボックス202
は２つの除細動器電極（206 および208）を駆動する高
電圧パルス容量性放電回路を表す回路210 を有する除細
動器を示す。破線で示したボックス100 はこの発明の一
構成を示す。この構成では、チップ100 の２つのチャン
ネル（114 および116）は除細動パルスの印加前の“ク
イックルック”ECG 用の信号増幅器として除細動器パド
ル（206 および208）に接続される。外部抵抗器214 が
高電圧除細動パルスから信号増幅器126 を保護する。さ
らに、平均化回路122 （および外部増幅器124 と外部抵
抗器212、213）は両方の除細動パドル（206 および20
8）を駆動して患者のコモンモード雑音を低減するのに
用いられる。
おいて、患者204 は除細動を受けている。ボックス202
は２つの除細動器電極（206 および208）を駆動する高
電圧パルス容量性放電回路を表す回路210 を有する除細
動器を示す。破線で示したボックス100 はこの発明の一
構成を示す。この構成では、チップ100 の２つのチャン
ネル（114 および116）は除細動パルスの印加前の“ク
イックルック”ECG 用の信号増幅器として除細動器パド
ル（206 および208）に接続される。外部抵抗器214 が
高電圧除細動パルスから信号増幅器126 を保護する。さ
らに、平均化回路122 （および外部増幅器124 と外部抵
抗器212、213）は両方の除細動パドル（206 および20
8）を駆動して患者のコモンモード雑音を低減するのに
用いられる。
【００２６】図２において、内部交流インピーダンス測
定回路120 は除細動パドル（206 および208）と患者204
の間に適切な接触があるかどうかの判定に用いられ
る。呼吸の監視に用いられる周波数と電流パラメータの
異なる同じ内部インピーダンス回路を図１に示す（12
0）。
定回路120 は除細動パドル（206 および208）と患者204
の間に適切な接触があるかどうかの判定に用いられ
る。呼吸の監視に用いられる周波数と電流パラメータの
異なる同じ内部インピーダンス回路を図１に示す（12
0）。
【００２７】図１および図２に示す構成は、この発明で
可能な多数の構成のうちの２つにすぎない。以下に開示
するように、このチップは最大で５つの入力電圧信号を
デジタル化するためデジタル制御信号を介して構成する
ことのできる５つのチャンネルを有する。５つの入力信
号のいかなる組み合せもこれを加算して患者のコモンモ
ード低減のための（図１および図２に示すような）第６
の外部リードを駆動することができる。また、この発明
は５つの入力リードのうちの任意の４つからの入力信号
をデジタル化し、またこの４つの入力信号の任意の加算
の組合せを用いて第５のリードを出力信号として駆動す
るようにデジタル制御信号で構成することができる。
可能な多数の構成のうちの２つにすぎない。以下に開示
するように、このチップは最大で５つの入力電圧信号を
デジタル化するためデジタル制御信号を介して構成する
ことのできる５つのチャンネルを有する。５つの入力信
号のいかなる組み合せもこれを加算して患者のコモンモ
ード低減のための（図１および図２に示すような）第６
の外部リードを駆動することができる。また、この発明
は５つの入力リードのうちの任意の４つからの入力信号
をデジタル化し、またこの４つの入力信号の任意の加算
の組合せを用いて第５のリードを出力信号として駆動す
るようにデジタル制御信号で構成することができる。
【００２８】また、１つのデジタル化チャンネルをイン
ピーダンス測定に用いることができ、このインピーダン
ス測定は図１の（120）に示すような呼吸の監視、ある
いは図２の（120）に示すような除細動器電極の接触イ
ンピーダンスの検出に有効である。ECG 診断において
は、患者に10本から13本のリードが取り付けられること
がある。以下に開示するように、この発明によれば最大
で６個のチップを直列連結して最大30チャンネルを提供
することができる。
ピーダンス測定に用いることができ、このインピーダン
ス測定は図１の（120）に示すような呼吸の監視、ある
いは図２の（120）に示すような除細動器電極の接触イ
ンピーダンスの検出に有効である。ECG 診断において
は、患者に10本から13本のリードが取り付けられること
がある。以下に開示するように、この発明によれば最大
で６個のチップを直列連結して最大30チャンネルを提供
することができる。
【００２９】図３はチップ100 とそれに関連するいくつ
かの外部構成要素と接続の概略ブロック図である。チッ
プ100 は破線で示すボックス内の回路である。図３は５
つのチャンネルのうちの３つを示す。この発明の実施例
において、このチップは図２に示すような除細動器／EC
G アプリケーションに用いられる。外部構成要素の具体
的な値はこの除細動器／ECG アプリケーションに関して
示されている。他のアプリケーションには異なる外部構
成要素の値が要求されることがある。
かの外部構成要素と接続の概略ブロック図である。チッ
プ100 は破線で示すボックス内の回路である。図３は５
つのチャンネルのうちの３つを示す。この発明の実施例
において、このチップは図２に示すような除細動器／EC
G アプリケーションに用いられる。外部構成要素の具体
的な値はこの除細動器／ECG アプリケーションに関して
示されている。他のアプリケーションには異なる外部構
成要素の値が要求されることがある。
【００３０】図３に示すように、５つの外部の切り換え
可能なリード結線302 （IN3 とIN4は図示せず）があ
り、そのそれぞれがアナログ入力電圧信号、リードオフ
検出のための電流源出力と組み合わされたアナログ入力
電圧信号、あるいはコモンモード補償のための出力電圧
信号を受信する。さらに、２つの専用のインピーダンス
測定用外部リード結線304 と専用の右足駆動（RLD）外
部結線305 がある。
可能なリード結線302 （IN3 とIN4は図示せず）があ
り、そのそれぞれがアナログ入力電圧信号、リードオフ
検出のための電流源出力と組み合わされたアナログ入力
電圧信号、あるいはコモンモード補償のための出力電圧
信号を受信する。さらに、２つの専用のインピーダンス
測定用外部リード結線304 と専用の右足駆動（RLD）外
部結線305 がある。
【００３１】それぞれの切り換え可能なリード結線302
は直列33K オーム抵抗器306 とアナロググラウンドへの
1、200 ピコファラドコンデンサ308 からなる外部低域RC
フィルターによってフィルタリングされる。それぞれの
インピーダンス測定リード結線304 は外部の５K オーム
直列抵抗器310 と外部の5、600 ピコファラド直列コンデ
ンサ312 とを有する。
は直列33K オーム抵抗器306 とアナロググラウンドへの
1、200 ピコファラドコンデンサ308 からなる外部低域RC
フィルターによってフィルタリングされる。それぞれの
インピーダンス測定リード結線304 は外部の５K オーム
直列抵抗器310 と外部の5、600 ピコファラド直列コンデ
ンサ312 とを有する。
【００３２】それぞれの切り換え可能なリード結線302
は外部直列抵抗器302 を介して内部切り換え回路314 に
接続されている。それぞれの切り換え回路314 は右足駆
動（RLD）信号316 を対応する切り換え可能なリード結
線302 に切り換えてそのリードを入力信号ではなく出力
信号とすることができる。これはリードセットが少ない
状況で利点となる。
は外部直列抵抗器302 を介して内部切り換え回路314 に
接続されている。それぞれの切り換え回路314 は右足駆
動（RLD）信号316 を対応する切り換え可能なリード結
線302 に切り換えてそのリードを入力信号ではなく出力
信号とすることができる。これはリードセットが少ない
状況で利点となる。
【００３３】図３についてさらに続けると、５つの信号
前置増幅器126 （２つは図示しない）がある。それぞれ
の切り換え回路314 は信号増幅器の信号入力を次のよう
な５つの構成のうちの１つに切り変えることができる。 1.切り換え可能なリード結線302 2.アナロググラウンド324 3.アナロググラウンドへの抵抗器326 4.切り換え可能な入力結線302 とアナロググラウンドへ
の抵抗器326 5.校正電圧（CAL IN）328
前置増幅器126 （２つは図示しない）がある。それぞれ
の切り換え回路314 は信号増幅器の信号入力を次のよう
な５つの構成のうちの１つに切り変えることができる。 1.切り換え可能なリード結線302 2.アナロググラウンド324 3.アナロググラウンドへの抵抗器326 4.切り換え可能な入力結線302 とアナロググラウンドへ
の抵抗器326 5.校正電圧（CAL IN）328
【００３４】電流源321 はリードが患者に適切に接触し
ているかどうかの判定に用いられるリードオフ信号を提
供する。リードオフ電流の大きさはアナロググラウンド
への外部抵抗器322 によって決定される。リードオフ電
流源321 はスイッチ323 によってオン／オフされる。１
つのスイッチが５つのチャンネルのすべてを制御する。
入力リードの切り換えについてはセクションFにおいて
図14を参照して詳述する。
ているかどうかの判定に用いられるリードオフ信号を提
供する。リードオフ電流の大きさはアナロググラウンド
への外部抵抗器322 によって決定される。リードオフ電
流源321 はスイッチ323 によってオン／オフされる。１
つのスイッチが５つのチャンネルのすべてを制御する。
入力リードの切り換えについてはセクションFにおいて
図14を参照して詳述する。
【００３５】校正電圧（CAL IN）328 は外部増幅器330
によって駆動され、この外部増幅器は内部校正デジタル
／アナログ変換器（D/A）332 の２つの別個の６ビット
の部分によって駆動される２つの信号を組み合せる。校
正電圧328 は減衰器329 によって減衰され、前置増幅器
校正電圧320 が生成される。減衰器329 は前置増幅器の
利得が変更されると、前置増幅器電圧320 がそれに比例
して自動的に減衰されるように前置増幅器利得信号によ
って制御される。また、校正信号が１mVパルスである特
殊モードもある。
によって駆動され、この外部増幅器は内部校正デジタル
／アナログ変換器（D/A）332 の２つの別個の６ビット
の部分によって駆動される２つの信号を組み合せる。校
正電圧328 は減衰器329 によって減衰され、前置増幅器
校正電圧320 が生成される。減衰器329 は前置増幅器の
利得が変更されると、前置増幅器電圧320 がそれに比例
して自動的に減衰されるように前置増幅器利得信号によ
って制御される。また、校正信号が１mVパルスである特
殊モードもある。
【００３６】各前置増幅器126 の出力は平均化回路122
に入る。信号の平均化（加算）はあらゆる差動モード信
号を差し引いてコモンモード信号だけを残す。コモンモ
ード平均化回路出力336 （RLD OUT）は外部反転積分器1
24 によって増幅される。反転・増幅された平均信号は
患者のコモンモード信号（右足駆動）を差し引くのに用
いられる。外部増幅器340 は図１および図２に示すよう
に別の外部リードにつなぐこともでき、また５つの入力
信号リードのいずれかに切り換えるためにチップ（図
３、316、RLD IN）に引き回すこともできる。平均化回
路122 はセクションEで図13を参照して詳述する。
に入る。信号の平均化（加算）はあらゆる差動モード信
号を差し引いてコモンモード信号だけを残す。コモンモ
ード平均化回路出力336 （RLD OUT）は外部反転積分器1
24 によって増幅される。反転・増幅された平均信号は
患者のコモンモード信号（右足駆動）を差し引くのに用
いられる。外部増幅器340 は図１および図２に示すよう
に別の外部リードにつなぐこともでき、また５つの入力
信号リードのいずれかに切り換えるためにチップ（図
３、316、RLD IN）に引き回すこともできる。平均化回
路122 はセクションEで図13を参照して詳述する。
【００３７】生理信号の対象周波数は非常に低い場合が
ある。したがって、直流結合された信号パスが望まし
い。したがって、チップ内の入力増幅器126 は直流結合
される。しかし、直流結合の一般的な問題点は、直流オ
フセットの増幅によって後続の増幅段が飽和する可能性
があることである。この発明の好適なアプリケーション
において、ソース（右足駆動）へのコモンモードのフィ
ードバックによって直流オフセットがいくぶんか除去さ
れる。直流増幅の後、以下に説明するアナログ／デジタ
ル変換処理においてさらにオフセットの相殺が行われ
る。
ある。したがって、直流結合された信号パスが望まし
い。したがって、チップ内の入力増幅器126 は直流結合
される。しかし、直流結合の一般的な問題点は、直流オ
フセットの増幅によって後続の増幅段が飽和する可能性
があることである。この発明の好適なアプリケーション
において、ソース（右足駆動）へのコモンモードのフィ
ードバックによって直流オフセットがいくぶんか除去さ
れる。直流増幅の後、以下に説明するアナログ／デジタ
ル変換処理においてさらにオフセットの相殺が行われ
る。
【００３８】図３についてさらに続けると、それぞれの
チャンネルはアナログ／デジタル（A/D）変換器346 を
有する。このA/D変換回路はセクションCにおいて図７か
ら図10を参照して詳述する。A/D変換器346 の各出力は
デジタルシリアルデータ出力350 のための単一出力デー
タコントローラ348 に送られる。またチップの直列連結
のためのデータイン信号352 を示す。データイン信号35
2 と直列連結については、セクションHにおいて詳述す
る。
チャンネルはアナログ／デジタル（A/D）変換器346 を
有する。このA/D変換回路はセクションCにおいて図７か
ら図10を参照して詳述する。A/D変換器346 の各出力は
デジタルシリアルデータ出力350 のための単一出力デー
タコントローラ348 に送られる。またチップの直列連結
のためのデータイン信号352 を示す。データイン信号35
2 と直列連結については、セクションHにおいて詳述す
る。
【００３９】A/D変換器346、校正D/A 332 およびインピ
ーダンス電流源360 （次に論じる）はそれぞれ基準電圧
（ＶREF）331 に接続される。基準電圧331 は内部バン
ドギャップ電圧基準回路（図示せず）に接続するか、あ
るいは外部供給とすることができれる。
ーダンス電流源360 （次に論じる）はそれぞれ基準電圧
（ＶREF）331 に接続される。基準電圧331 は内部バン
ドギャップ電圧基準回路（図示せず）に接続するか、あ
るいは外部供給とすることができれる。
【００４０】交流インピーダンス測定回路120 （図１お
よび図２、120）は電流源（図15および図17に示す）を
含む。このインピーダンス電流源の振幅は外部抵抗器36
0 によって基準電圧（ＶREF）331 に制御される。イン
ピーダンス測定回路120 の出力はA/D入力選択スイッチ3
62 に送られる。A/D入力選択スイッチ362 は第５のチャ
ンネルのためのA/D変換器346 によって変換すべき差動
前置増幅器出力354 あるいは差動インピーダンス信号35
6を選択する。このインピーダンス測定回路については
セクションGにおいて図15から図17を参照して詳述す
る。
よび図２、120）は電流源（図15および図17に示す）を
含む。このインピーダンス電流源の振幅は外部抵抗器36
0 によって基準電圧（ＶREF）331 に制御される。イン
ピーダンス測定回路120 の出力はA/D入力選択スイッチ3
62 に送られる。A/D入力選択スイッチ362 は第５のチャ
ンネルのためのA/D変換器346 によって変換すべき差動
前置増幅器出力354 あるいは差動インピーダンス信号35
6を選択する。このインピーダンス測定回路については
セクションGにおいて図15から図17を参照して詳述す
る。
【００４１】このチップはそれぞれが専用のA/D変換器
を有する複数のインピーダンス測定回路を用いて実施す
ることができる。しかし、この実施例では１つのインピ
ーダンス回路が前置増幅器とA/D変換器を共用する。
を有する複数のインピーダンス測定回路を用いて実施す
ることができる。しかし、この実施例では１つのインピ
ーダンス回路が前置増幅器とA/D変換器を共用する。
【００４２】図３にはまたデジタル制御回路364を示
す。以下の説明においてはデジタル制御あるいはプログ
ラム可能な制御について言及する。デジタル制御回路36
4 がこの制御を提供する。これについてはセクションI
で図19と表１から表４を参照して詳述する。デジタル制
御回路364 は制御信号入力366 から外部シリアルデジタ
ルデータおよびコマンドを受ける。このチップは入力コ
マンドが入力された後は単独モードで動作するように設
計されている。
す。以下の説明においてはデジタル制御あるいはプログ
ラム可能な制御について言及する。デジタル制御回路36
4 がこの制御を提供する。これについてはセクションI
で図19と表１から表４を参照して詳述する。デジタル制
御回路364 は制御信号入力366 から外部シリアルデジタ
ルデータおよびコマンドを受ける。このチップは入力コ
マンドが入力された後は単独モードで動作するように設
計されている。
【００４３】デジタル制御回路364 はまた２つの外部ア
ドレス結線368 に接続されている。上述したように、最
大で６つのチップを直列連結することができる。直列に
連結された装置のそれぞれは、４つのデジタルアドレス
のうちの１つを有する。これはアドレス結線368 を論理
“０”あるいは論理“１”の組み合せに外部的に強制す
ることによって達成される。次に、外部コマンドが特定
のアドレスに送られる。４つ以上の装置が直列に連結さ
れている場合、少なくとも２つの装置は同じアドレスを
有しなければならない。直列連結についてはセクション
Hにおいて図18を参照して詳述する。
ドレス結線368 に接続されている。上述したように、最
大で６つのチップを直列連結することができる。直列に
連結された装置のそれぞれは、４つのデジタルアドレス
のうちの１つを有する。これはアドレス結線368 を論理
“０”あるいは論理“１”の組み合せに外部的に強制す
ることによって達成される。次に、外部コマンドが特定
のアドレスに送られる。４つ以上の装置が直列に連結さ
れている場合、少なくとも２つの装置は同じアドレスを
有しなければならない。直列連結についてはセクション
Hにおいて図18を参照して詳述する。
【００４４】このチップは図示するように外部水晶372
とともに用いることのできる発振器回路を含むクロック
回路370 を有する。また、水晶の代わりに外部クロック
を用いることもできる。図３には明示しないが、クロッ
ク回路370 の出力からは他のクロック信号が誘導され、
チップ中で用いられる。かかるクロックは、以下にチョ
ッパ安定化増幅器、スイッチト・キャパシタ抵抗、アナ
ログ／デジタル変換、デジタルアナログ変換およびチッ
プ中のその他の回路に関連して説明される、あるいは含
意される。
とともに用いることのできる発振器回路を含むクロック
回路370 を有する。また、水晶の代わりに外部クロック
を用いることもできる。図３には明示しないが、クロッ
ク回路370 の出力からは他のクロック信号が誘導され、
チップ中で用いられる。かかるクロックは、以下にチョ
ッパ安定化増幅器、スイッチト・キャパシタ抵抗、アナ
ログ／デジタル変換、デジタルアナログ変換およびチッ
プ中のその他の回路に関連して説明される、あるいは含
意される。
【００４５】また、A/D変換サイクルの初期同期や外部
事象へのシリアルデータ出力が可能である（SYNC IN、3
73）。複数のチップが直列に接続される場合、１つのチ
ップは他のチップのマスタークロックを提供することが
できる（SYS CLOCK OUT、374）。マスター／スレーブ結
線369 はあるチップが自らのクロックを生成すべきか。
あるいはマスターチップから外部クロックを受け取るべ
きかを指定する。
事象へのシリアルデータ出力が可能である（SYNC IN、3
73）。複数のチップが直列に接続される場合、１つのチ
ップは他のチップのマスタークロックを提供することが
できる（SYS CLOCK OUT、374）。マスター／スレーブ結
線369 はあるチップが自らのクロックを生成すべきか。
あるいはマスターチップから外部クロックを受け取るべ
きかを指定する。
【００４６】B．アナログ入力増幅器 前述したように、生理信号は雑音から抽出されねばなら
ない。増幅器の外部の雑音に加えて、増幅の第１段のフ
ロントエンドからの雑音、デジタル回路からのスイッチ
ング雑音、および電源雑音といった考慮すべき内部雑音
がある。この発明では、増幅器のフロントエンド雑音は
チョッピングによって低減される。内部スイッチング雑
音や電源雑音はアナログチャンネルを差動的にし、また
各増幅段にコモンモードフィードバックを用いることに
よって低減される。
ない。増幅器の外部の雑音に加えて、増幅の第１段のフ
ロントエンドからの雑音、デジタル回路からのスイッチ
ング雑音、および電源雑音といった考慮すべき内部雑音
がある。この発明では、増幅器のフロントエンド雑音は
チョッピングによって低減される。内部スイッチング雑
音や電源雑音はアナログチャンネルを差動的にし、また
各増幅段にコモンモードフィードバックを用いることに
よって低減される。
【００４７】図4Aはこのチップの実施例に用いられる前
置増幅器（図１、図２および図３、126）をさらに詳細
に示す。概観すると、チョッパー402 の後に第１段増幅
器408がある。第１段増幅器408 の出力は２つの別々の
フィードバックパスを有する第１段コモンモードフィー
ドバック増幅器410 中で加算される。第１段増幅器408
の出力（406、407）は第２段増幅器414 によって増幅さ
れる前に第２のチョッパー412 によってチョッピングさ
れる。第２のチョッパー412 は第１のチョッパー402 と
同位相である。第２チョッパー412 の出力において、増
幅された差動入力（信号400 と増幅されたフィードバッ
ク信号424）が同期整流される。第２段増幅器414 はチ
ョッパーで安定化されたコモンモードフィードバック増
幅器（438、440、442 および444）を有する。電子スイ
ッチ422 を有する抵抗器ラダー420が全閉ループ利得を
プログラム可能に選択することを可能にする。
置増幅器（図１、図２および図３、126）をさらに詳細
に示す。概観すると、チョッパー402 の後に第１段増幅
器408がある。第１段増幅器408 の出力は２つの別々の
フィードバックパスを有する第１段コモンモードフィー
ドバック増幅器410 中で加算される。第１段増幅器408
の出力（406、407）は第２段増幅器414 によって増幅さ
れる前に第２のチョッパー412 によってチョッピングさ
れる。第２のチョッパー412 は第１のチョッパー402 と
同位相である。第２チョッパー412 の出力において、増
幅された差動入力（信号400 と増幅されたフィードバッ
ク信号424）が同期整流される。第２段増幅器414 はチ
ョッパーで安定化されたコモンモードフィードバック増
幅器（438、440、442 および444）を有する。電子スイ
ッチ422 を有する抵抗器ラダー420が全閉ループ利得を
プログラム可能に選択することを可能にする。
【００４８】図4Aをより詳細に分析すると、入力信号40
0 とネガティブフィードバック利得信号424 は第１段差
動増幅器408 によって増幅される前に第１のチョッパー
402によってチョッピングされる。チョッパー402 は概
念的には図4Bと図4Cに示す構成を交互に切り換える。図
4Aの第１のチョッパー402 が図4Bに示す構成であると
き、図4Aの入力信号400は第１段増幅器408 の第１入力4
04 に接続され、フィードバック信号424 は第１段増幅
器408 の第２入力405 に接続される。図4Aの第１のチョ
ッパー402 が図4Cに示す構成であるとき、図4Aの入力信
号400 は第１段増幅器408 の第２入力405に接続され、
フィードバック信号424 は第１段増幅器408 の第１入力
404 に接続される。
0 とネガティブフィードバック利得信号424 は第１段差
動増幅器408 によって増幅される前に第１のチョッパー
402によってチョッピングされる。チョッパー402 は概
念的には図4Bと図4Cに示す構成を交互に切り換える。図
4Aの第１のチョッパー402 が図4Bに示す構成であると
き、図4Aの入力信号400は第１段増幅器408 の第１入力4
04 に接続され、フィードバック信号424 は第１段増幅
器408 の第２入力405 に接続される。図4Aの第１のチョ
ッパー402 が図4Cに示す構成であるとき、図4Aの入力信
号400 は第１段増幅器408 の第２入力405に接続され、
フィードバック信号424 は第１段増幅器408 の第１入力
404 に接続される。
【００４９】チョッピングの結果、外部入力信号400 は
第１段増幅器408 のそれぞれの側を交互に通過する。第
１増幅器408 のそれぞれの側はオフセット電圧と1/f 雑
音を有する。オフセット電圧と1/f 雑音はコモンモード
部分と差動部分を有する。コモンモード部分は増幅器
（408）の差動入力段によって低減され、さらにつぎに
説明する第１段コモンモードフィードバック増幅器410
によって検出および相殺される。
第１段増幅器408 のそれぞれの側を交互に通過する。第
１増幅器408 のそれぞれの側はオフセット電圧と1/f 雑
音を有する。オフセット電圧と1/f 雑音はコモンモード
部分と差動部分を有する。コモンモード部分は増幅器
（408）の差動入力段によって低減され、さらにつぎに
説明する第１段コモンモードフィードバック増幅器410
によって検出および相殺される。
【００５０】差動部分は次のようなチョッピング、同期
整流および平均化によって低減される。入力信号400 が
チョッピングされ、第１段増幅器408 のそれぞれの側に
よって交互に増幅され、第２のチョッパー412 によって
同期整流されると、方形波が重畳された増幅入力信号が
得られる。この重畳された方形波のピークは、第１段増
幅器408 の２つの側の間のオフセット電圧と1/f 雑音の
増幅された差から発生する。この重畳された方形波の複
数のサイクルが（たとえば低域フィルタリングによっ
て）平均されると、オフセット電圧差と1/f 雑音差の効
果がほとんど平均された増幅入力信号が得られる。
整流および平均化によって低減される。入力信号400 が
チョッピングされ、第１段増幅器408 のそれぞれの側に
よって交互に増幅され、第２のチョッパー412 によって
同期整流されると、方形波が重畳された増幅入力信号が
得られる。この重畳された方形波のピークは、第１段増
幅器408 の２つの側の間のオフセット電圧と1/f 雑音の
増幅された差から発生する。この重畳された方形波の複
数のサイクルが（たとえば低域フィルタリングによっ
て）平均されると、オフセット電圧差と1/f 雑音差の効
果がほとんど平均された増幅入力信号が得られる。
【００５１】このチップには次に説明する低域フィルタ
リング（446、448、450 および452）がある。さらに、
このチップにおいては、A/D変換器はチョッピング信号
に同期される。A/D変換器からのそれぞれのデジタルサ
ンプルは、オフセット電圧差と1/f 雑音差が平均化によ
ってさらに減少するように、整数のチョッピングサイク
ル（通常32）を平均する。これが連続A/D変換の利点で
ある。
リング（446、448、450 および452）がある。さらに、
このチップにおいては、A/D変換器はチョッピング信号
に同期される。A/D変換器からのそれぞれのデジタルサ
ンプルは、オフセット電圧差と1/f 雑音差が平均化によ
ってさらに減少するように、整数のチョッピングサイク
ル（通常32）を平均する。これが連続A/D変換の利点で
ある。
【００５２】チョッピングの効果は、周波数領域の結果
を分析することによっても解析することができる。入力
信号はチョッパー周波数に変換され、増幅され、再度ベ
ースバンドに変換される。増幅器回路中の主たる雑音源
は第１増幅器段408 内の入力装置である。かかる入力装
置は第１チョッパー402 の後にあるため、入力装置の雑
音は増幅器408 によってベースバンド周波数で増幅さ
れ、入力信号はチョッパーパ周波数で増幅される。第２
チョッパー412 は入力信号をベースバンドに戻すが、増
幅された入力雑音をチョッパー周波数に変換する変調器
とみなすことができる。この高周波数雑音は次に低域フ
ィルターと積分A/D変換器によってフィルタリングされ
る。この発明の実施例において、チョップ周波数は128
KHz である。
を分析することによっても解析することができる。入力
信号はチョッパー周波数に変換され、増幅され、再度ベ
ースバンドに変換される。増幅器回路中の主たる雑音源
は第１増幅器段408 内の入力装置である。かかる入力装
置は第１チョッパー402 の後にあるため、入力装置の雑
音は増幅器408 によってベースバンド周波数で増幅さ
れ、入力信号はチョッパーパ周波数で増幅される。第２
チョッパー412 は入力信号をベースバンドに戻すが、増
幅された入力雑音をチョッパー周波数に変換する変調器
とみなすことができる。この高周波数雑音は次に低域フ
ィルターと積分A/D変換器によってフィルタリングされ
る。この発明の実施例において、チョップ周波数は128
KHz である。
【００５３】図4Aについてさらに続けると、前置増幅器
の第２段414 は第１出力416 と第２出力418 を有する。
第２出力418 は一連の接地抵抗器420 を有する。電子ス
イッチ422 が前置増幅器閉ループ利得の全体を制御する
ネガティブフィードバック信号424 のための第２出力41
8 の一部を選択する。この実施例において、図4Aに示す
ような抵抗器の値である場合、利得は２、４、16および
32の値に選択することができる。電子スイッチ422 が図
4Aに示す位置にあるとき、閉ループ利得は16になる。電
子スイッチ422 の位置はセクションIに説明する外部デ
ジタル信号によって制御することができる。
の第２段414 は第１出力416 と第２出力418 を有する。
第２出力418 は一連の接地抵抗器420 を有する。電子ス
イッチ422 が前置増幅器閉ループ利得の全体を制御する
ネガティブフィードバック信号424 のための第２出力41
8 の一部を選択する。この実施例において、図4Aに示す
ような抵抗器の値である場合、利得は２、４、16および
32の値に選択することができる。電子スイッチ422 が図
4Aに示す位置にあるとき、閉ループ利得は16になる。電
子スイッチ422 の位置はセクションIに説明する外部デ
ジタル信号によって制御することができる。
【００５４】図4Aに示すように、出力416 および418 は
対称に装荷されている。抵抗器網428 と電子スイッチ43
0 は、電子スイッチ430 の出力が容量性負荷432 に接続
されていることを除いて、抵抗器網420 と電子スイッチ
422 と同一である。
対称に装荷されている。抵抗器網428 と電子スイッチ43
0 は、電子スイッチ430 の出力が容量性負荷432 に接続
されていることを除いて、抵抗器網420 と電子スイッチ
422 と同一である。
【００５５】また、図4Aに示すように、第２段増幅器41
4 の出力（416 および418）は出力（416 および418）の
間に接続されたセンタータップ付きの抵抗器対434 を有
する。このセンタータップは２つの出力（416 および41
8）の平均であるコモンモード出力信号436 を提供す
る。コモンモード出力信号436 はチョッピング（43
8、）増幅（440）、同期整流（442）され、さらに増幅
（444）される。その結果得られる１つの信号が第２段
増幅器414 のそれぞれの側から減算される。
4 の出力（416 および418）は出力（416 および418）の
間に接続されたセンタータップ付きの抵抗器対434 を有
する。このセンタータップは２つの出力（416 および41
8）の平均であるコモンモード出力信号436 を提供す
る。コモンモード出力信号436 はチョッピング（43
8、）増幅（440）、同期整流（442）され、さらに増幅
（444）される。その結果得られる１つの信号が第２段
増幅器414 のそれぞれの側から減算される。
【００５６】図4Aについてさらに続けると、第２段増幅
器414 は第１出力416 から第１入力への直列コンデンサ
446 および抵抗器448 と第２出力418 から第２入力への
直列コンデンサ450 および抵抗器452 を有する。これら
の構成要素は閉ループ前置増幅器の全体的安定性を保証
するための前置増幅器の全体的な周波数応答のための主
極（約３Hz）を提供するように選定される。これはフィ
ードバックコンデンサ（446 および450）のミラー効果
増幅によって達成される。直列抵抗器（448 および45
2）は利得が１に等しい周波数の近くの応答の微調整の
ための増幅器周波数応答にゼロを提供する。
器414 は第１出力416 から第１入力への直列コンデンサ
446 および抵抗器448 と第２出力418 から第２入力への
直列コンデンサ450 および抵抗器452 を有する。これら
の構成要素は閉ループ前置増幅器の全体的安定性を保証
するための前置増幅器の全体的な周波数応答のための主
極（約３Hz）を提供するように選定される。これはフィ
ードバックコンデンサ（446 および450）のミラー効果
増幅によって達成される。直列抵抗器（448 および45
2）は利得が１に等しい周波数の近くの応答の微調整の
ための増幅器周波数応答にゼロを提供する。
【００５７】図５は信号増幅器（図４、408）とそのコ
モンモードフィードバック回路（図４、410）をさらに
詳細に示す。図５は垂直の破線によって２つの部分に分
割される。基本信号増幅器408 を破線の左側に示す。コ
モンモードフィードバック回路410 を破線の右側に示
す。入力信号増幅器408 は二つの入力信号（404 および
405）（図４、404 および405）と二つの出力信号（406
および407）（図４、406および407）を有する。
モンモードフィードバック回路（図４、410）をさらに
詳細に示す。図５は垂直の破線によって２つの部分に分
割される。基本信号増幅器408 を破線の左側に示す。コ
モンモードフィードバック回路410 を破線の右側に示
す。入力信号増幅器408 は二つの入力信号（404 および
405）（図４、404 および405）と二つの出力信号（406
および407）（図４、406および407）を有する。
【００５８】PMOSトランジスタ512 は信号増幅器408 の
共通バイアス電流源としてはたらく。第１の入力信号40
4 はPMOSトランジスタ514 によって増幅される。PMOSト
ランジスタ514 の出力負荷は２つのPMOSトランジスタ
（516 および518）のカスケード構成である。NMOS電流
源522 もまた出力406 のインピーダンスを増大させるた
めのカスケード装置520 を有する。
共通バイアス電流源としてはたらく。第１の入力信号40
4 はPMOSトランジスタ514 によって増幅される。PMOSト
ランジスタ514 の出力負荷は２つのPMOSトランジスタ
（516 および518）のカスケード構成である。NMOS電流
源522 もまた出力406 のインピーダンスを増大させるた
めのカスケード装置520 を有する。
【００５９】同様に、第２の入力信号405 は２つのトラ
ンジスタカスケード負荷（526 および528）および電流
源532 とカスケード装置530 を有するトランジスタ524
によって増幅される。入力信号トランジスタ514 および
524 はNMOSに対して1/f 雑音特性の優れたPMOSとされ
る。信号増幅器408 の開ループ利得は、トランジスタ51
4（あるいはトランジスタ524）の相互コンダクタンス
（ｇm）に出力インピーダンスを掛けたものに比例す
る。トランジスタ514 および524 は相互コンダクタンス
を最大限にするために大きな幅となるように製作され
る。
ンジスタカスケード負荷（526 および528）および電流
源532 とカスケード装置530 を有するトランジスタ524
によって増幅される。入力信号トランジスタ514 および
524 はNMOSに対して1/f 雑音特性の優れたPMOSとされ
る。信号増幅器408 の開ループ利得は、トランジスタ51
4（あるいはトランジスタ524）の相互コンダクタンス
（ｇm）に出力インピーダンスを掛けたものに比例す
る。トランジスタ514 および524 は相互コンダクタンス
を最大限にするために大きな幅となるように製作され
る。
【００６０】しかし、これによって出力インピーダンス
も小さくなる。したがって、非常に高い出力インピーダ
ンスを得るためにダブルカスコード構成が用いられる。
トランジスタ516、518 （および526、528）は１つのよ
り長い装置より速い走行時間を得るために短いチャンネ
ル長（１マイクロメートル）を有する。その結果、高入
力インピーダンス、低1/f 雑音、高速パルス応答、およ
び非常に高い開ループ利得（通常70dB以上）を有する入
力段が得られる。第１段の高い開ループ利得は、第２段
の1/f 雑音の効果を最小限にするのに有効である。
も小さくなる。したがって、非常に高い出力インピーダ
ンスを得るためにダブルカスコード構成が用いられる。
トランジスタ516、518 （および526、528）は１つのよ
り長い装置より速い走行時間を得るために短いチャンネ
ル長（１マイクロメートル）を有する。その結果、高入
力インピーダンス、低1/f 雑音、高速パルス応答、およ
び非常に高い開ループ利得（通常70dB以上）を有する入
力段が得られる。第１段の高い開ループ利得は、第２段
の1/f 雑音の効果を最小限にするのに有効である。
【００６１】図５に示すダブルカスコード構成（(516、
518、520 および522)および(526、528、530 および53
2)）は同様のアプリケーションに通常用いられる折り返
しカスコード回路ほど複雑ではない。入力信号範囲が制
限されていることからこの改良された設計が可能にな
る。
518、520 および522)および(526、528、530 および53
2)）は同様のアプリケーションに通常用いられる折り返
しカスコード回路ほど複雑ではない。入力信号範囲が制
限されていることからこの改良された設計が可能にな
る。
【００６２】図５についてさらに続けると、コモンモー
ドフィードバック増幅器410 もまた差動増幅器である。
入力信号増幅器出力（406 および407）はコモンモード
増幅器410 の一方の側の並列入力（トランジスタ536 お
よび538）である。コモンモード増幅器410 の他の入力
トランジスタ（トランジスタ540 および542）は一定の
電圧562 によってバイアスされている。コモンモード増
幅器410 の非反転出力544 は入力信号増幅器408 のため
の２つの荷トランジスタ（522 および532）へのフィー
ドバックとして用いられる。コモンモード増幅器410 の
反転出力546 は増幅され、オフセットされ、入力信号増
幅器408 のための共通電流源512 へのフィードバック電
圧548 として用いられる。
ドフィードバック増幅器410 もまた差動増幅器である。
入力信号増幅器出力（406 および407）はコモンモード
増幅器410 の一方の側の並列入力（トランジスタ536 お
よび538）である。コモンモード増幅器410 の他の入力
トランジスタ（トランジスタ540 および542）は一定の
電圧562 によってバイアスされている。コモンモード増
幅器410 の非反転出力544 は入力信号増幅器408 のため
の２つの荷トランジスタ（522 および532）へのフィー
ドバックとして用いられる。コモンモード増幅器410 の
反転出力546 は増幅され、オフセットされ、入力信号増
幅器408 のための共通電流源512 へのフィードバック電
圧548 として用いられる。
【００６３】コモンモードフィードバック機構の説明の
ために、出力信号１（406）と出力信号２（407）の両方
が増大すると仮定する。コモンモード入力トランジスタ
536および538 の導電が少なくなり、それによってコモ
ンモード反転出力546 が下がる。この結果、フィードバ
ック電圧548 が上がる。これによって、入力信号増幅器
の共通電流源バイアストランジスタ512 の導通する電流
が小さくなり、最終的には出力電圧406 および407 が下
がる。同様に、コモンモード非反転信号544は上がり、
これによって入力信号増幅器の負荷トランジスタ522 お
よび532 の導電が大きくなり、出力信号406 および407
が低減される。
ために、出力信号１（406）と出力信号２（407）の両方
が増大すると仮定する。コモンモード入力トランジスタ
536および538 の導電が少なくなり、それによってコモ
ンモード反転出力546 が下がる。この結果、フィードバ
ック電圧548 が上がる。これによって、入力信号増幅器
の共通電流源バイアストランジスタ512 の導通する電流
が小さくなり、最終的には出力電圧406 および407 が下
がる。同様に、コモンモード非反転信号544は上がり、
これによって入力信号増幅器の負荷トランジスタ522 お
よび532 の導電が大きくなり、出力信号406 および407
が低減される。
【００６４】また、図５にはオン／オフ信号550 と反転
オン／オフ信号552 を示す。デジタル制御回路（図３、
364）はそれぞれのチャンネルをオン／オフすることが
できる。トランジスタ554、556 および558 はそれぞれ
の第１段増幅器にこの能力を提供する。増幅器が“オ
フ”状態のとき、トランジスタ554 は“オン”であり、
共通バイアス電流源トランジスタ512 のゲート電圧を短
絡する。さらに、トランジスタ556 が“オフ”で、トラ
ンジスタ558 が“オン”であり、これによってすべての
増幅器段に用いられるバイアス線562 が１つの供給電圧
に強制される。
オン／オフ信号552 を示す。デジタル制御回路（図３、
364）はそれぞれのチャンネルをオン／オフすることが
できる。トランジスタ554、556 および558 はそれぞれ
の第１段増幅器にこの能力を提供する。増幅器が“オ
フ”状態のとき、トランジスタ554 は“オン”であり、
共通バイアス電流源トランジスタ512 のゲート電圧を短
絡する。さらに、トランジスタ556 が“オフ”で、トラ
ンジスタ558 が“オン”であり、これによってすべての
増幅器段に用いられるバイアス線562 が１つの供給電圧
に強制される。
【００６５】図６は前置増幅器（図４、414）の第２段
とそれに付随するコモンモードフィードバック増幅器
（図４、438、440、442 および444）をさらに詳細に示
す。図６に示すように、この差動第２段増幅器は第１入
力信号600、第２入力信号602、第１出力信号416 および
第２出力信号418 を有する。直列コンデンサ446 と（図
４の抵抗器448 に対応する）抵抗器（626）としてバイ
アスされたトランジスタが第１出力416 と第１入力600
の間に接続されている。これと対称に、コンデンサ450
と（図４の抵抗器452 に対応する）抵抗器（630）とし
てバイアスされたトランジスタが第２出力418 と第２入
力602 の間に接続されている。これらの構成要素は図４
に関連して説明した低域フィルタリングを提供する。
とそれに付随するコモンモードフィードバック増幅器
（図４、438、440、442 および444）をさらに詳細に示
す。図６に示すように、この差動第２段増幅器は第１入
力信号600、第２入力信号602、第１出力信号416 および
第２出力信号418 を有する。直列コンデンサ446 と（図
４の抵抗器448 に対応する）抵抗器（626）としてバイ
アスされたトランジスタが第１出力416 と第１入力600
の間に接続されている。これと対称に、コンデンサ450
と（図４の抵抗器452 に対応する）抵抗器（630）とし
てバイアスされたトランジスタが第２出力418 と第２入
力602 の間に接続されている。これらの構成要素は図４
に関連して説明した低域フィルタリングを提供する。
【００６６】第１入力信号600 は２つの可変電流源負荷
（610 および658）を有するトランジスタ608 によって
増幅される。これと対称に、第２入力信号602 は２つの
可変電流源負荷（614 および660）を有するトランジス
タ612 によって増幅される。可変負荷658 および660 は
次に説明する別のコモンモードフィードバック増幅器に
よって制御される。
（610 および658）を有するトランジスタ608 によって
増幅される。これと対称に、第２入力信号602 は２つの
可変電流源負荷（614 および660）を有するトランジス
タ612 によって増幅される。可変負荷658 および660 は
次に説明する別のコモンモードフィードバック増幅器に
よって制御される。
【００６７】第１入力信号600 のための可変負荷610 は
第２入力信号602 のための別の増幅器（固定電流源負荷
622 を有するトランジスタ620）の出力によって制御さ
れる。トランジスタ622 および610 は電流ミラー回路を
形成する。これと対称に、第２入力信号602 のための可
変負荷614 は第１入力信号600 のための別の増幅器（固
定電流源負荷618 を有するトランジスタ616）の出力に
よって制御される。トランジスタ618 および614 は電流
ミラー回路を形成する。この出力の交差結合は、コモン
モード信号の利得を小さくし、差動信号の利得を大きく
する。その結果、コモンモード拒絶率が上がる。
第２入力信号602 のための別の増幅器（固定電流源負荷
622 を有するトランジスタ620）の出力によって制御さ
れる。トランジスタ622 および610 は電流ミラー回路を
形成する。これと対称に、第２入力信号602 のための可
変負荷614 は第１入力信号600 のための別の増幅器（固
定電流源負荷618 を有するトランジスタ616）の出力に
よって制御される。トランジスタ618 および614 は電流
ミラー回路を形成する。この出力の交差結合は、コモン
モード信号の利得を小さくし、差動信号の利得を大きく
する。その結果、コモンモード拒絶率が上がる。
【００６８】第１出力信号416 と第２出力信号418 は抵
抗器対434 （図４、434）に接続されている。抵抗器セ
ンタータップ、コモンモード信号436 （図４、436）は
２つの出力（416 および418）の平均である。コモンモ
ード信号436 とアナロググラウンドが次に第１チョッパ
ー438 （図４、438）によってチョッピングされる。こ
のチョッピングされた信号は次に共通バイアス電流源64
2 を有するトランジスタ640 および638 によって増幅さ
れる。トランジスタ640 および638 はダイオード接続さ
れたFET 負荷（644 および646）と交差結合された可変
電流源負荷（648および650）の組合せを有する。交差結
合された負荷（648 および650）はコモンモード除去率
を上げる。
抗器対434 （図４、434）に接続されている。抵抗器セ
ンタータップ、コモンモード信号436 （図４、436）は
２つの出力（416 および418）の平均である。コモンモ
ード信号436 とアナロググラウンドが次に第１チョッパ
ー438 （図４、438）によってチョッピングされる。こ
のチョッピングされた信号は次に共通バイアス電流源64
2 を有するトランジスタ640 および638 によって増幅さ
れる。トランジスタ640 および638 はダイオード接続さ
れたFET 負荷（644 および646）と交差結合された可変
電流源負荷（648および650）の組合せを有する。交差結
合された負荷（648 および650）はコモンモード除去率
を上げる。
【００６９】図６において、トランジスタ638及至654
は図４の増幅器440 に対応する。（トランジスタ652 お
よび654 からの）フィードバック増幅器出力は第２チョ
ッパー442 （図４、442）によって同期整流される。第
２チョッパー442 の出力はフィードバック信号656 を提
供するＰチャンネル電流ミラー回路444 （図４、444）
に接続されている。フィードバック信号656 は可変負荷
658 と660 を制御して、出力ノード416 および418 上の
コモンモード信号を低減する。
は図４の増幅器440 に対応する。（トランジスタ652 お
よび654 からの）フィードバック増幅器出力は第２チョ
ッパー442 （図４、442）によって同期整流される。第
２チョッパー442 の出力はフィードバック信号656 を提
供するＰチャンネル電流ミラー回路444 （図４、444）
に接続されている。フィードバック信号656 は可変負荷
658 と660 を制御して、出力ノード416 および418 上の
コモンモード信号を低減する。
【００７０】C．アナログ／デジタル変換 このチップにおいて、アナログ／デジタル変換回路は閉
ループパルス幅変調変換およびシグマ／デルタ変調変換
として周知である２つのクラスのA/D変換の特徴を組み
合せ、変換モードをいずれかのクラスに切り換える能力
を有する新規な実施態様である。このA/D回路の他の新
しい機能としては、自動レンジングオフセット相殺回路
と分解能と帯域幅の間のプログラム可能な按配（トレー
ドオフ）等がある。
ループパルス幅変調変換およびシグマ／デルタ変調変換
として周知である２つのクラスのA/D変換の特徴を組み
合せ、変換モードをいずれかのクラスに切り換える能力
を有する新規な実施態様である。このA/D回路の他の新
しい機能としては、自動レンジングオフセット相殺回路
と分解能と帯域幅の間のプログラム可能な按配（トレー
ドオフ）等がある。
【００７１】背景として、基本的なパルス幅変調A/D変
換器においては、デジタル化すべき信号はアナログコン
パレータへの１つの入力であり、コンパレータへの基準
入力は三角波形である。入力信号がこの三角波形より正
の側であるとき、コンパレータの出力はハイになる。逆
の場合、コンパレータの出力はローである。その結果、
コンパレータ出力は三角波形の周波数に等しい周波数を
有する一連のパルスとなり、それぞれのパルスの幅は入
力信号の振幅に比例する。三角波形は方形波を積分する
ことによって得ることができる。したがって、この基本
的コンパレータ回路の改良としては、方形波からの三角
波形の生成と入力信号のフィルタリングの両方に積分増
幅器を用いることである。
換器においては、デジタル化すべき信号はアナログコン
パレータへの１つの入力であり、コンパレータへの基準
入力は三角波形である。入力信号がこの三角波形より正
の側であるとき、コンパレータの出力はハイになる。逆
の場合、コンパレータの出力はローである。その結果、
コンパレータ出力は三角波形の周波数に等しい周波数を
有する一連のパルスとなり、それぞれのパルスの幅は入
力信号の振幅に比例する。三角波形は方形波を積分する
ことによって得ることができる。したがって、この基本
的コンパレータ回路の改良としては、方形波からの三角
波形の生成と入力信号のフィルタリングの両方に積分増
幅器を用いることである。
【００７２】図７はこのチップに実施された閉ループパ
ルス幅変調A/D変換器を示す。図７に示すA/D変換器は差
動型のものである。したがって、２つの差動信号入力
（前置増幅器出力、図４、416 および418 に対応する41
6 および418）がある。フィードバックコンデンサを有
する演算増幅器704 は差動（相補）方形波732 のための
積分器として動作し、また入力（416 および418）のた
めの低域フィルターとしてはたらく。
ルス幅変調A/D変換器を示す。図７に示すA/D変換器は差
動型のものである。したがって、２つの差動信号入力
（前置増幅器出力、図４、416 および418 に対応する41
6 および418）がある。フィードバックコンデンサを有
する演算増幅器704 は差動（相補）方形波732 のための
積分器として動作し、また入力（416 および418）のた
めの低域フィルターとしてはたらく。
【００７３】組み合せられた三角波（積分された方形
波）とフィルタリングされた入力信号はコンパレータ70
6 によって比較される。コンパレータ706 の出力は方形
波732 の周波数に等しい周波数と入力信号（416 および
418）の差に比例する幅を有する一連のパルスである。
クロックされたフリップフロップ708 を用いて、第１ク
ロック726 のパルスエッジが正確に同期される。同期さ
れた出力718 は入力への正確な電圧フィードバックを提
供する基準スイッチ（714 および716）を制御するのに
用いられる。フィードバック抵抗器（710 および712）
は同期されたパルスの平均値が（閉ループ利得を掛け
た）差動入力信号の平均値に等しくなるようにする。デ
ジタルカウンタ722 がフリップフロップ708 の出力718
がハイである期間のクロックパルスをカウントし、それ
によってフリップフロップ708 からのパルスの幅を測定
する。
波）とフィルタリングされた入力信号はコンパレータ70
6 によって比較される。コンパレータ706 の出力は方形
波732 の周波数に等しい周波数と入力信号（416 および
418）の差に比例する幅を有する一連のパルスである。
クロックされたフリップフロップ708 を用いて、第１ク
ロック726 のパルスエッジが正確に同期される。同期さ
れた出力718 は入力への正確な電圧フィードバックを提
供する基準スイッチ（714 および716）を制御するのに
用いられる。フィードバック抵抗器（710 および712）
は同期されたパルスの平均値が（閉ループ利得を掛け
た）差動入力信号の平均値に等しくなるようにする。デ
ジタルカウンタ722 がフリップフロップ708 の出力718
がハイである期間のクロックパルスをカウントし、それ
によってフリップフロップ708 からのパルスの幅を測定
する。
【００７４】第１クロック726 の周波数は外部から制御
することができる。２つの分周器（728 および734）は
２つのより低い周波数のクロック信号（729 および73
5）を生成する。それぞれの分周器（728 および734）の
値もまたプログラムすることができる。
することができる。２つの分周器（728 および734）は
２つのより低い周波数のクロック信号（729 および73
5）を生成する。それぞれの分周器（728 および734）の
値もまたプログラムすることができる。
【００７５】以下の説明中の値は、このチップをECG ア
プリケーションに用いた場合に適当な値の例を示すもの
である。ECG アプリケーションにおいては、第１クロッ
ク726 は通常4.096MHzである。この第１クロックはフリ
ップフロップ708 の同期に用いられ、またカウンタ722
のクロック（カウント）入力として用いられる。第１の
分周器728 は通常4.096MHzのクロック（726）を256 で
分周して方形波発生器730 のための16KHz クロック（72
9）を提供する。第２の分周器（734）は通常４で分周し
てカウンタ722 に４KHz のリセット信号（変換サイクル
クロック735）を提供し、それによって全体的な変換速
度を制御する。その結果、カウンタ722は1、024 （２1
0）クロックパルスごとにリセットされる。したがっ
て、これらの値に対して、カウンタ722 は１秒あたり4、
000 の10ビットデジタルサンプルを提供する。
プリケーションに用いた場合に適当な値の例を示すもの
である。ECG アプリケーションにおいては、第１クロッ
ク726 は通常4.096MHzである。この第１クロックはフリ
ップフロップ708 の同期に用いられ、またカウンタ722
のクロック（カウント）入力として用いられる。第１の
分周器728 は通常4.096MHzのクロック（726）を256 で
分周して方形波発生器730 のための16KHz クロック（72
9）を提供する。第２の分周器（734）は通常４で分周し
てカウンタ722 に４KHz のリセット信号（変換サイクル
クロック735）を提供し、それによって全体的な変換速
度を制御する。その結果、カウンタ722は1、024 （２1
0）クロックパルスごとにリセットされる。したがっ
て、これらの値に対して、カウンタ722 は１秒あたり4、
000 の10ビットデジタルサンプルを提供する。
【００７６】図５に関連して述べたように、すべてのチ
ョッパーのチョップ周波数は128KHzである。したがっ
て、上記の値に対しては、それぞれのカウンタは平均で
32チョップ期間で更新され、それによって残っているあ
らゆるチョッパー雑音を低減する。さらに、方形波発生
器732 の周波数は、カウンタの各更新がフリップフロッ
プ708 からの４つのパルスの幅の総計となるように、カ
ウンタリセット信号の周波数の４倍になっていることに
注意しなければならない。したがって、雑音は複数のパ
ルスを平均することによって低減される。
ョッパーのチョップ周波数は128KHzである。したがっ
て、上記の値に対しては、それぞれのカウンタは平均で
32チョップ期間で更新され、それによって残っているあ
らゆるチョッパー雑音を低減する。さらに、方形波発生
器732 の周波数は、カウンタの各更新がフリップフロッ
プ708 からの４つのパルスの幅の総計となるように、カ
ウンタリセット信号の周波数の４倍になっていることに
注意しなければならない。したがって、雑音は複数のパ
ルスを平均することによって低減される。
【００７７】また、ECG アプリケーションについては、
対象となる信号は200Hz 以下であることに注意しなけれ
ばならない。4、000 サンプル／秒のA/Dサンプリング速
度は400 サンプル／秒のナイキスト速度の10倍である。
したがって、このA/D変換器はオーバーサンプリング変
換器であり、外部マイクロプロセッサによって連続する
サンプルを平均し、かかるデジタルサンプルをデジタル
的にフィルタリングし、あるいはさらに雑音と帯域幅の
妥協を行うためのその他のデジタル信号処理を行うこと
ができる。
対象となる信号は200Hz 以下であることに注意しなけれ
ばならない。4、000 サンプル／秒のA/Dサンプリング速
度は400 サンプル／秒のナイキスト速度の10倍である。
したがって、このA/D変換器はオーバーサンプリング変
換器であり、外部マイクロプロセッサによって連続する
サンプルを平均し、かかるデジタルサンプルをデジタル
的にフィルタリングし、あるいはさらに雑音と帯域幅の
妥協を行うためのその他のデジタル信号処理を行うこと
ができる。
【００７８】上述したように、図７に示す分周器（728
および734）の値は心電計のアプリケーションに適した
典型的な値である。しかし、分周器（728 および734）
はプログラム可能であり、（セクションIで説明する）
デジタル制御回路によって変更することができる。たと
えば、第２の分周器734 は16で分周するようにプログラ
ムすることができる。次に、変換サイクルクロック735
はカウンタ722 に１KHz リセット信号を提供する。カウ
ンタ722は１秒あたり1、000 の12ビットデジタルサンプ
ルを提供する。したがって、この実施例では、帯域幅と
分解能との間の按配がプログラム可能に行われる。ビッ
ト／サンプルのプログラム可能な範囲は、９ビット／サ
ンプルから14ビット／サンプルである（8、000 サンプル
／秒と250 サンプル／秒にそれぞれ対応する）。
および734）の値は心電計のアプリケーションに適した
典型的な値である。しかし、分周器（728 および734）
はプログラム可能であり、（セクションIで説明する）
デジタル制御回路によって変更することができる。たと
えば、第２の分周器734 は16で分周するようにプログラ
ムすることができる。次に、変換サイクルクロック735
はカウンタ722 に１KHz リセット信号を提供する。カウ
ンタ722は１秒あたり1、000 の12ビットデジタルサンプ
ルを提供する。したがって、この実施例では、帯域幅と
分解能との間の按配がプログラム可能に行われる。ビッ
ト／サンプルのプログラム可能な範囲は、９ビット／サ
ンプルから14ビット／サンプルである（8、000 サンプル
／秒と250 サンプル／秒にそれぞれ対応する）。
【００７９】図７についてさらに続けると、方形波発生
器730 は（セクションIで説明する）デジタル制御信号
によってオン／オフすることができる。この方形波発生
器730 がオフされると、図７に示す回路はシグマ／デル
タ変調器として知られる別のクラスのA/D変換器として
機能する。シグマ／デルタ変調器においては、コンパレ
ータが積分入力を基準電圧と比較する。基準電圧の極性
はこのコンパレータの出力によって決まる。図７におい
て、基準電圧フィードバックスイッチ（714 および71
6）は機能的には基準電圧極性の切り換えと等価であ
る。
器730 は（セクションIで説明する）デジタル制御信号
によってオン／オフすることができる。この方形波発生
器730 がオフされると、図７に示す回路はシグマ／デル
タ変調器として知られる別のクラスのA/D変換器として
機能する。シグマ／デルタ変調器においては、コンパレ
ータが積分入力を基準電圧と比較する。基準電圧の極性
はこのコンパレータの出力によって決まる。図７におい
て、基準電圧フィードバックスイッチ（714 および71
6）は機能的には基準電圧極性の切り換えと等価であ
る。
【００８０】A/Dのいずれのモード（シグマ／デルタ変
調器あるいは閉ループパルス幅変調器）についても、積
分増幅器704 へのフィードバックは入力信号（700 およ
び702）の差の平均値の負数に等しい平均値を有する出
力718 を保証する。出力718がハイである期間にクロッ
クパルス726 をカウントするとアナログ入力（416 およ
び418）の差のデジタル的な等価物（デジタル出力）724
が得られる。
調器あるいは閉ループパルス幅変調器）についても、積
分増幅器704 へのフィードバックは入力信号（700 およ
び702）の差の平均値の負数に等しい平均値を有する出
力718 を保証する。出力718がハイである期間にクロッ
クパルス726 をカウントするとアナログ入力（416 およ
び418）の差のデジタル的な等価物（デジタル出力）724
が得られる。
【００８１】動作上の主たる相違点は、シグマ／デルタ
変調器モードにおける同期されたコンパレータ出力718
の周波数が方形波732 の周波数にロックされていないこ
とである。その結果、この発明の一実施例においては、
遷移応答時間と遷移整定時間は閉ループパルス幅変調器
モードよりもシグマ／デルタ変調器モードにおいてより
高速である。しかし、雑音レベルは閉ループパルス幅変
調器モードよりもシグマ／デルタ変調器モードにおいて
より高いという違いがある。いずれのモードも方形波発
生器730 をオン／オフすることによって選択することが
できる。
変調器モードにおける同期されたコンパレータ出力718
の周波数が方形波732 の周波数にロックされていないこ
とである。その結果、この発明の一実施例においては、
遷移応答時間と遷移整定時間は閉ループパルス幅変調器
モードよりもシグマ／デルタ変調器モードにおいてより
高速である。しかし、雑音レベルは閉ループパルス幅変
調器モードよりもシグマ／デルタ変調器モードにおいて
より高いという違いがある。いずれのモードも方形波発
生器730 をオン／オフすることによって選択することが
できる。
【００８２】さらに、図７にはオフセット相殺デジタル
／アナログ（D/A）変換器740 を示す。D/A変換器740 は
外部供給された値754 あるいは内部論理制御736 によっ
て制御することができる。内部論理制御736 が選択され
た場合、カウンタ722 のデジタル出力724 はオフセット
論理736 によって監視される。A/Dデジタル出力724の値
がプログラム可能な数のA/Dカウンタサンプルがプログ
ラム可能なしきい値を越える場合、オフセット論理736
内の双方向オフセット値738 がインクリメントされる。
次に、D/A変換器740 は入力信号416 および418 から差
し引くべき差動オフセット電圧を生成する。オフセット
抵抗器746 および748 は説明を簡略にするために単一の
抵抗器として示されているが、実際にはD/A抵抗器網
（図10に示す）である。
／アナログ（D/A）変換器740 を示す。D/A変換器740 は
外部供給された値754 あるいは内部論理制御736 によっ
て制御することができる。内部論理制御736 が選択され
た場合、カウンタ722 のデジタル出力724 はオフセット
論理736 によって監視される。A/Dデジタル出力724の値
がプログラム可能な数のA/Dカウンタサンプルがプログ
ラム可能なしきい値を越える場合、オフセット論理736
内の双方向オフセット値738 がインクリメントされる。
次に、D/A変換器740 は入力信号416 および418 から差
し引くべき差動オフセット電圧を生成する。オフセット
抵抗器746 および748 は説明を簡略にするために単一の
抵抗器として示されているが、実際にはD/A抵抗器網
（図10に示す）である。
【００８３】このチップから外部マイクロプロセッサへ
のそれぞれのシリアルデジタルA/D出力値は、１ビット
のオフセット情報を含む。この１ビットのオフセットデ
ータに関連する変化の方向は、前のA/D出力値から推論
することができる。したがって、外部マイクロプロセッ
サは外部レジスタを更新して、オフセット値を追跡する
ことができる。あるいは、このチップに対してA/D（72
4）値の代わりにオフセットD/A（740）値を出力するよ
うに指令することもできる。その結果、A/D変換器の有
効範囲はオフセットのビット数だけ拡大される。A/Dカ
ウンタ722 からの１つの最下位ビットのアナログ値は、
利得と分解能につれて変動する。オフセットD/A740への
１つの最下位ビットのアナログ値は、IN1（入力１）
（416）およびIN2（入力２） （748）に対して（抵抗器
746 および748 の）差動入力のそれぞれにおいて32mVに
固定される。
のそれぞれのシリアルデジタルA/D出力値は、１ビット
のオフセット情報を含む。この１ビットのオフセットデ
ータに関連する変化の方向は、前のA/D出力値から推論
することができる。したがって、外部マイクロプロセッ
サは外部レジスタを更新して、オフセット値を追跡する
ことができる。あるいは、このチップに対してA/D（72
4）値の代わりにオフセットD/A（740）値を出力するよ
うに指令することもできる。その結果、A/D変換器の有
効範囲はオフセットのビット数だけ拡大される。A/Dカ
ウンタ722 からの１つの最下位ビットのアナログ値は、
利得と分解能につれて変動する。オフセットD/A740への
１つの最下位ビットのアナログ値は、IN1（入力１）
（416）およびIN2（入力２） （748）に対して（抵抗器
746 および748 の）差動入力のそれぞれにおいて32mVに
固定される。
【００８４】図８はA/D（図７、704）内の積分増幅器を
より詳細に示す。図８に示すように、２つの差動入力
（800 および802）が第１チョッパー804 によってチョ
ッピングされ。コモンモードフィードバック増幅器808
を有する第１段増幅器806 によって増幅される。第２チ
ョッパー810 が第２段増幅器812 による増幅の前にこの
信号を同期整流する。この第２段増幅器812 はまたコモ
ンモードフィードバック増幅器822 を有する。第１段増
幅器806 とそのコモンモードフィードバック増幅器808
は図５に示す詳細な回路図のものと同一である。第２段
増幅器812 とフィードバック増幅器822 は、フィードバ
ック増幅器822 がチョッパー安定化されていないことを
除いて、図６に示す詳細回路図のものと同一である。
より詳細に示す。図８に示すように、２つの差動入力
（800 および802）が第１チョッパー804 によってチョ
ッピングされ。コモンモードフィードバック増幅器808
を有する第１段増幅器806 によって増幅される。第２チ
ョッパー810 が第２段増幅器812 による増幅の前にこの
信号を同期整流する。この第２段増幅器812 はまたコモ
ンモードフィードバック増幅器822 を有する。第１段増
幅器806 とそのコモンモードフィードバック増幅器808
は図５に示す詳細な回路図のものと同一である。第２段
増幅器812 とフィードバック増幅器822 は、フィードバ
ック増幅器822 がチョッパー安定化されていないことを
除いて、図６に示す詳細回路図のものと同一である。
【００８５】図9Aから図9CはオフセットD/Aが内部論理
によって自動制御されているときのオフセットD/A（図
７、740）の全体的な機能を示すための波形例である。
図９に示すすべての電圧値は、前置増幅器利得が４とな
る前置増幅器入力（図４、400）に反映される電圧を表
す。前置増幅器の利得が４であるとき、最大A/D入力範
囲は±10mVであるが、オフセットD/Aはその全範囲を±
0.5mV とすることを可能にする。図９はこのオフセット
機能を説明するための範囲の例として±10mVの範囲を用
いている。しかし、前置増幅器の利得が他の値になる
と、図示する電圧しきい値が変化する。
によって自動制御されているときのオフセットD/A（図
７、740）の全体的な機能を示すための波形例である。
図９に示すすべての電圧値は、前置増幅器利得が４とな
る前置増幅器入力（図４、400）に反映される電圧を表
す。前置増幅器の利得が４であるとき、最大A/D入力範
囲は±10mVであるが、オフセットD/Aはその全範囲を±
0.5mV とすることを可能にする。図９はこのオフセット
機能を説明するための範囲の例として±10mVの範囲を用
いている。しかし、前置増幅器の利得が他の値になる
と、図示する電圧しきい値が変化する。
【００８６】図9Aは入力信号900 の例を示す。この入力
信号例900 は時間をおって０ボルトから20mV以上にまで
リニアに傾斜する。上述したように、オフセットのない
10mVの入力電圧は最大デジタル出力値を生成する。した
がって、この入力信号900 はA/Dの範囲を越える。
信号例900 は時間をおって０ボルトから20mV以上にまで
リニアに傾斜する。上述したように、オフセットのない
10mVの入力電圧は最大デジタル出力値を生成する。した
がって、この入力信号900 はA/Dの範囲を越える。
【００８７】図9BはA/Dデジタル出力（図７、724）の有
効値902 をアナログの形態で示す。図9Bの右側には４対
の対称オフセットしきい値電圧（906 と920、908 と91
8、910 と916、912 と914）を示す±10mV出力範囲（904
および922）の拡大図を示す。これらのしきい値電圧は
A/D出力範囲（904 と922）の±50％（912 と914）、±6
2.5％（910 と916）、±75％（908 と918）および±87.
5％（906 と920）に対応する。図9Bは信号900 （図9A）
を入力としてオフセットしきい値を75％（908 と918）
（±7.5mV）に設定した結果を示す。
効値902 をアナログの形態で示す。図9Bの右側には４対
の対称オフセットしきい値電圧（906 と920、908 と91
8、910 と916、912 と914）を示す±10mV出力範囲（904
および922）の拡大図を示す。これらのしきい値電圧は
A/D出力範囲（904 と922）の±50％（912 と914）、±6
2.5％（910 と916）、±75％（908 と918）および±87.
5％（906 と920）に対応する。図9Bは信号900 （図9A）
を入力としてオフセットしきい値を75％（908 と918）
（±7.5mV）に設定した結果を示す。
【００８８】図9CはオフセットD/A（図７、740）の出力
928 を示す。時刻T1（924）において、A/D変換器出力90
2 は（プログラム可能な数のA/Dサイクルに対する）正
のしきい値908 を越える。その結果、時刻T1（924）に
おいて、オフセットD/A（図７、740）がインクリメント
され、-8.0mVのオフセット930 が生成される。その結
果、図9Bに示すようにA/D出力902 は7.5mV から-0.5mV
に-8.0mVステップする。これで、A/D出力902 はA/D出力
範囲（904 および922）内に入り、入力信号900は入力範
囲を越える。時刻T2（926）において、A/D出力902 は再
び（プログラム可能な数のA/Dサイクルについて）7.5mV
を越え、これによってオフセットD/A（図７、740）が
インクリメントし、D/A出力928 中でさらに-8.0mVのス
テップ932が発生し、これによってA/D出力902 が-0.5mV
に相殺される。
928 を示す。時刻T1（924）において、A/D変換器出力90
2 は（プログラム可能な数のA/Dサイクルに対する）正
のしきい値908 を越える。その結果、時刻T1（924）に
おいて、オフセットD/A（図７、740）がインクリメント
され、-8.0mVのオフセット930 が生成される。その結
果、図9Bに示すようにA/D出力902 は7.5mV から-0.5mV
に-8.0mVステップする。これで、A/D出力902 はA/D出力
範囲（904 および922）内に入り、入力信号900は入力範
囲を越える。時刻T2（926）において、A/D出力902 は再
び（プログラム可能な数のA/Dサイクルについて）7.5mV
を越え、これによってオフセットD/A（図７、740）が
インクリメントし、D/A出力928 中でさらに-8.0mVのス
テップ932が発生し、これによってA/D出力902 が-0.5mV
に相殺される。
【００８９】図10は図７に示すオフセットD/A変換器
（図７、736）をさらに詳細に示す。図10において、２
つの入力信号（416 および418）、補数方形波信号（73
2）、入力抵抗器（742-752）、デジタル出力724、変換
サイクルクロック735 および外部オフセット信号754 は
すべて図７に示す同一参照番号の付いた要素に対応す
る。説明を簡単にするために、図７の要素704-722、726
-730 および734 はすべて図10ではA/D 1000のボックス
で表される。
（図７、736）をさらに詳細に示す。図10において、２
つの入力信号（416 および418）、補数方形波信号（73
2）、入力抵抗器（742-752）、デジタル出力724、変換
サイクルクロック735 および外部オフセット信号754 は
すべて図７に示す同一参照番号の付いた要素に対応す
る。説明を簡単にするために、図７の要素704-722、726
-730 および734 はすべて図10ではA/D 1000のボックス
で表される。
【００９０】図10に示すように、16ビットA/Dデジタル
出力724 （14ビットだけが用いられる）はそれぞれのデ
ジタルコンパレータ（1002および1004）の１つのデジタ
ル入力である。それぞれのデジタルコンパレータ（1002
および1004）の第２の入力は（図9B、906-920 に対応す
る）14ビットデジタルしきい値（1006および1008）であ
る。デジタル出力724 が上しきい値1006と下しきい値10
08によって規定される範囲内にある場合、デジタルコン
パレータ（1002および1004）の出力は論理“ゼロ”であ
る。デジタル出力724 が上しきい値1006より大きい場
合、デジタルコンパレータ1002の出力は論理“１”であ
る。同様に、デジタル出力724 が下しきい値1008より小
さい場合、デジタルコンパレータ1004の出力は論理
“１”である。
出力724 （14ビットだけが用いられる）はそれぞれのデ
ジタルコンパレータ（1002および1004）の１つのデジタ
ル入力である。それぞれのデジタルコンパレータ（1002
および1004）の第２の入力は（図9B、906-920 に対応す
る）14ビットデジタルしきい値（1006および1008）であ
る。デジタル出力724 が上しきい値1006と下しきい値10
08によって規定される範囲内にある場合、デジタルコン
パレータ（1002および1004）の出力は論理“ゼロ”であ
る。デジタル出力724 が上しきい値1006より大きい場
合、デジタルコンパレータ1002の出力は論理“１”であ
る。同様に、デジタル出力724 が下しきい値1008より小
さい場合、デジタルコンパレータ1004の出力は論理
“１”である。
【００９１】図10に示す論理回路は次の例から最もよく
理解されるであろう。図７と図９に関連して述べたよう
に、デジタル出力724 はオフセットD/Aがインクリメン
トされる前にプログラム可能な数の連続するA/D変換サ
イクル（サンプル）に対するデジタルしきい値を越えな
ければならない。図10において、連続サンプルカウンタ
1010がプログラム可能な数の連続するA/Dサンプルが発
生したかどうかを判定する。連続サンプルカウンタ1010
はリセットされると、プログラム可能な連続サイクルカ
ウント値1014（最大は128 サンプル。表３参照）に設定
される。変換サイクルクロック735 （図７、735）はデ
ジタル出力724 が更新されるたびに一度発生する。連続
サンプルカウンタ1010は変換サイクルクロック735 によ
ってクロック（デクリメント）される。連続サンプルカ
ウンタ1010がゼロになると、オフセットカウンタ1016が
インクリメントされる。
理解されるであろう。図７と図９に関連して述べたよう
に、デジタル出力724 はオフセットD/Aがインクリメン
トされる前にプログラム可能な数の連続するA/D変換サ
イクル（サンプル）に対するデジタルしきい値を越えな
ければならない。図10において、連続サンプルカウンタ
1010がプログラム可能な数の連続するA/Dサンプルが発
生したかどうかを判定する。連続サンプルカウンタ1010
はリセットされると、プログラム可能な連続サイクルカ
ウント値1014（最大は128 サンプル。表３参照）に設定
される。変換サイクルクロック735 （図７、735）はデ
ジタル出力724 が更新されるたびに一度発生する。連続
サンプルカウンタ1010は変換サイクルクロック735 によ
ってクロック（デクリメント）される。連続サンプルカ
ウンタ1010がゼロになると、オフセットカウンタ1016が
インクリメントされる。
【００９２】デジタル出力724 が上しきい値1006と下し
きい値1008によって規定される範囲内にあるとき、デジ
タルコンパレータ1002は論理“０”を出力し、これによ
ってフリップフロップ1018がクリアされ、またその結果
連続サンプルカウンタ1010がリセットされる。通常、連
続サンプルカウンタ1010はA/D変換サイクルごとにフリ
ップフロップ1018によってリセットされ、したがってゼ
ロにならない。しかし、デジタル出力724 が上しきい値
1006より大きい場合、デジタルコンパレータ1002は論理
“１“を出力し、これによって連続サンプルカウンタ10
10をデクリメントさせるフリップフロップ1018がセット
される。デジタル出力724 がプログラム可能な連続サイ
クルカウント値1014に対する上しきい値1006より大きい
場合、連続サンプルカウンタ1010はゼロになり、オフセ
ットカウンタ1016は１カウントだけインクリメントされ
る。これと対称的に、デジタル出力724 がプログラム可
能な連続サイクルカウント値1014に対する下しきい値10
08より小さい場合、オフセットカウンタ1016は１カウン
トだけデクリメントされる。
きい値1008によって規定される範囲内にあるとき、デジ
タルコンパレータ1002は論理“０”を出力し、これによ
ってフリップフロップ1018がクリアされ、またその結果
連続サンプルカウンタ1010がリセットされる。通常、連
続サンプルカウンタ1010はA/D変換サイクルごとにフリ
ップフロップ1018によってリセットされ、したがってゼ
ロにならない。しかし、デジタル出力724 が上しきい値
1006より大きい場合、デジタルコンパレータ1002は論理
“１“を出力し、これによって連続サンプルカウンタ10
10をデクリメントさせるフリップフロップ1018がセット
される。デジタル出力724 がプログラム可能な連続サイ
クルカウント値1014に対する上しきい値1006より大きい
場合、連続サンプルカウンタ1010はゼロになり、オフセ
ットカウンタ1016は１カウントだけインクリメントされ
る。これと対称的に、デジタル出力724 がプログラム可
能な連続サイクルカウント値1014に対する下しきい値10
08より小さい場合、オフセットカウンタ1016は１カウン
トだけデクリメントされる。
【００９３】図７において、抵抗器746 および748 は説
明を簡単にするために単一の抵抗器として示されてい
る。図10に示すように、オフセットカウンタ1016の出力
は実際には重み付けされた抵抗器網1020の１つあるいは
それ以上の要素を切り換えるスイッチ1018を制御する。
また、図10に示すように、差動入力732 のそれぞれにつ
いて対称な構成がある。この発明の実施例では、オフセ
ットカウンタ1016は７ビットカウンタである。６ビット
は個々の抵抗器のスイッチ1018を制御し、最上位（符
号）ビットは抵抗器アレー1018全体の供給電圧を制御す
る供給スイッチ1022を制御する。スイッチ1022は正の電
圧とグラウンドの間で切り換えを行うが、抵抗のコンデ
ンサ切り換え（次のセクションIV）によって負のオフセ
ット電圧の生成が可能である。
明を簡単にするために単一の抵抗器として示されてい
る。図10に示すように、オフセットカウンタ1016の出力
は実際には重み付けされた抵抗器網1020の１つあるいは
それ以上の要素を切り換えるスイッチ1018を制御する。
また、図10に示すように、差動入力732 のそれぞれにつ
いて対称な構成がある。この発明の実施例では、オフセ
ットカウンタ1016は７ビットカウンタである。６ビット
は個々の抵抗器のスイッチ1018を制御し、最上位（符
号）ビットは抵抗器アレー1018全体の供給電圧を制御す
る供給スイッチ1022を制御する。スイッチ1022は正の電
圧とグラウンドの間で切り換えを行うが、抵抗のコンデ
ンサ切り換え（次のセクションIV）によって負のオフセ
ット電圧の生成が可能である。
【００９４】D．スイッチトキャパシタ回路 図１から図10において、ブロック図と回路図には抵抗器
が示されている。CMOSプロセスに詳しい者には明らかで
ある通り、抵抗器の機能は複数の抵抗器、２，３の拡
散、適当にバイアスされた電界効果トランジスタ、ある
いはスイッチトキャパシタ回路によって物理的に実現す
ることができる。たとえば、前置増幅器抵抗器ラダー
（図４、420 および428）は複数の抵抗器によって実現
される。これに対して図４の抵抗器448 および452 は図
６においてはそれぞれ電界効果トランジスタ626 および
630 として示される。場合によっては、図示あるいは説
明をわかりやすくするために、具体的な実施形態が示さ
れない。
が示されている。CMOSプロセスに詳しい者には明らかで
ある通り、抵抗器の機能は複数の抵抗器、２，３の拡
散、適当にバイアスされた電界効果トランジスタ、ある
いはスイッチトキャパシタ回路によって物理的に実現す
ることができる。たとえば、前置増幅器抵抗器ラダー
（図４、420 および428）は複数の抵抗器によって実現
される。これに対して図４の抵抗器448 および452 は図
６においてはそれぞれ電界効果トランジスタ626 および
630 として示される。場合によっては、図示あるいは説
明をわかりやすくするために、具体的な実施形態が示さ
れない。
【００９５】図10を見ると、抵抗器742、744、750 およ
び752 と抵抗器網1020は重要な構成要素である。正確な
アナログ／デジタル変換を行うためには、これらの抵抗
器が正確で安定しており、また精密に整合していなけれ
ばならない。この発明の実施例では、これらの重要な抵
抗器はスイッチトキャパシタ回路によって実現される。
MOS IC設計において精密な抵抗値を実現するための技術
としてスイッチトキャパシタを使用することはMOS ICの
分野では周知である。しかし、この発明の実施例では、
位相遷移の間に遅れのある三相クロック、電圧の倍加、
作動回路および残留電荷の広範囲な補償を組み合わせた
新しい実施態様となっている。これを図11A、図11B お
よび図12に示す。
び752 と抵抗器網1020は重要な構成要素である。正確な
アナログ／デジタル変換を行うためには、これらの抵抗
器が正確で安定しており、また精密に整合していなけれ
ばならない。この発明の実施例では、これらの重要な抵
抗器はスイッチトキャパシタ回路によって実現される。
MOS IC設計において精密な抵抗値を実現するための技術
としてスイッチトキャパシタを使用することはMOS ICの
分野では周知である。しかし、この発明の実施例では、
位相遷移の間に遅れのある三相クロック、電圧の倍加、
作動回路および残留電荷の広範囲な補償を組み合わせた
新しい実施態様となっている。これを図11A、図11B お
よび図12に示す。
【００９６】図11A はこのチップのA/D変換部分の実施
例において実施された差動スイッチトキャパシタ回路の
簡略な回路図を示す。たとえば、図７の抵抗器742 およ
び744 は図11A に示すように実施されている。相補入力
信号（1100および1102）は二位置スイッチ（1104および
1106）を介して２つのスイッチトキャパシタ（1108およ
び1110）に、また２つの三位置スイッチ（1112および11
14）を介して積分フィードバックコンデンサ（1118およ
び1120）を有する差動積分増幅器1116に入る。一般に、
スイッチトキャパシタ（1108および1110）は非常に小さ
い。スイッチトキャパシタ（1108および1110）は繰り返
し充電され、各電荷は積分コンデンサ（1118および112
0）に移動される。スイッチトキャパシタ（1108および1
110）は非常に小さいため、各電荷移動は非常に小さ
く、積分コンデンサ（1118および1120）の電圧をかなり
大きくするには多数の電荷移動が必要である。積分コン
デンサ（1118および1120）の低速な充電は積分コンデン
サ（1118および1120）を大きな抵抗器を介して充電する
ことと機能的には等価である。
例において実施された差動スイッチトキャパシタ回路の
簡略な回路図を示す。たとえば、図７の抵抗器742 およ
び744 は図11A に示すように実施されている。相補入力
信号（1100および1102）は二位置スイッチ（1104および
1106）を介して２つのスイッチトキャパシタ（1108およ
び1110）に、また２つの三位置スイッチ（1112および11
14）を介して積分フィードバックコンデンサ（1118およ
び1120）を有する差動積分増幅器1116に入る。一般に、
スイッチトキャパシタ（1108および1110）は非常に小さ
い。スイッチトキャパシタ（1108および1110）は繰り返
し充電され、各電荷は積分コンデンサ（1118および112
0）に移動される。スイッチトキャパシタ（1108および1
110）は非常に小さいため、各電荷移動は非常に小さ
く、積分コンデンサ（1118および1120）の電圧をかなり
大きくするには多数の電荷移動が必要である。積分コン
デンサ（1118および1120）の低速な充電は積分コンデン
サ（1118および1120）を大きな抵抗器を介して充電する
ことと機能的には等価である。
【００９７】図11Aと図11Bについてさらに続けると、ス
イッチ（1104、1106、1112および1114）の位置は図11B
に示す三相クロックによって制御される。位相１（112
2）において、スイッチ（1104、1106、1112および111
4）は図11A に示す位置にある。位相１において、第１
のスイッチトキャパシタ1108は第１の入力電圧1100に充
電され、第２のスイッチトキャパシタ1110は相補入力電
圧1102に充電される。位相１（1124）の立ち下がりエッ
ジにおいて、位相２（1126）はまだハイである。このと
き、スイッチ1112と1114はグラウンドからスイッチトキ
ャパシタ（1108および1110）以外のいかなるものにも接
続されていない開位置に切り換えられる。この開位置は
次のスイッチ切り換えの前の電荷の漏れを防止し、また
次に説明する残留電荷の補償を可能にする。
イッチ（1104、1106、1112および1114）の位置は図11B
に示す三相クロックによって制御される。位相１（112
2）において、スイッチ（1104、1106、1112および111
4）は図11A に示す位置にある。位相１において、第１
のスイッチトキャパシタ1108は第１の入力電圧1100に充
電され、第２のスイッチトキャパシタ1110は相補入力電
圧1102に充電される。位相１（1124）の立ち下がりエッ
ジにおいて、位相２（1126）はまだハイである。このと
き、スイッチ1112と1114はグラウンドからスイッチトキ
ャパシタ（1108および1110）以外のいかなるものにも接
続されていない開位置に切り換えられる。この開位置は
次のスイッチ切り換えの前の電荷の漏れを防止し、また
次に説明する残留電荷の補償を可能にする。
【００９８】位相２の立ち下がりエッジ（1128）におい
て、スイッチ1104および1106は反対の位置にトグルす
る。わかりやすいように、入力電圧1100と1102は大きさ
が等しく、極性が逆であると仮定する。位相２の立ち下
がりエッジ（1128）において、スイッチトキャパシタ11
08のスイッチ1104に取り付けられた側は相補入力電圧11
02に切り換えられる。浮遊しているスイッチトキャパシ
タ1108の反対の側は、切り換えられた側に対して-Vinボ
ルト（1100）に留まり、あるいはグラウンドに対して-2
V inボルトに留まる。
て、スイッチ1104および1106は反対の位置にトグルす
る。わかりやすいように、入力電圧1100と1102は大きさ
が等しく、極性が逆であると仮定する。位相２の立ち下
がりエッジ（1128）において、スイッチトキャパシタ11
08のスイッチ1104に取り付けられた側は相補入力電圧11
02に切り換えられる。浮遊しているスイッチトキャパシ
タ1108の反対の側は、切り換えられた側に対して-Vinボ
ルト（1100）に留まり、あるいはグラウンドに対して-2
V inボルトに留まる。
【００９９】位相３の立ち上がりエッジ（1130）におい
て、スイッチ1112と1114は増幅器1116の入力に切り換わ
る。増幅器1116は増幅器入力を、それぞれのスイッチト
キャパシタ（1108および1110）に対して2Vinボルトの電
圧変化である仮想グラウンドに駆動し、それによってそ
れぞれのスイッチトキャパシタ（1108および1110）の電
荷の２倍を積分コンデンサ（1118および1110）に移動す
る。位相３の立ち下がりエッジ（1132）において、スイ
ッチ1112と1114は再び増幅器入力から中間位置に切り換
わり、以降のスイッチの切り換え中の増幅器1116への電
荷漏れを防止する。
て、スイッチ1112と1114は増幅器1116の入力に切り換わ
る。増幅器1116は増幅器入力を、それぞれのスイッチト
キャパシタ（1108および1110）に対して2Vinボルトの電
圧変化である仮想グラウンドに駆動し、それによってそ
れぞれのスイッチトキャパシタ（1108および1110）の電
荷の２倍を積分コンデンサ（1118および1110）に移動す
る。位相３の立ち下がりエッジ（1132）において、スイ
ッチ1112と1114は再び増幅器入力から中間位置に切り換
わり、以降のスイッチの切り換え中の増幅器1116への電
荷漏れを防止する。
【０１００】時刻1134において、位相２の立ち下がりエ
ッジ（1128）と位相３の立ち上がりエッジ（1130）の間
には遅れがあることに注意しなければならない。同様
に、時刻1136において、位相３の立ち下がりエッジ（11
32）と位相２の立ち上がりエッジの間には遅れがある。
同様に、任意の位相遷移とその次の位相遷移の間には遅
れがある。次の説明から明らかになるが、遷移間のかか
る遅延はMOS スイッチの電荷補償を容易にする。
ッジ（1128）と位相３の立ち上がりエッジ（1130）の間
には遅れがあることに注意しなければならない。同様
に、時刻1136において、位相３の立ち下がりエッジ（11
32）と位相２の立ち上がりエッジの間には遅れがある。
同様に、任意の位相遷移とその次の位相遷移の間には遅
れがある。次の説明から明らかになるが、遷移間のかか
る遅延はMOS スイッチの電荷補償を容易にする。
【０１０１】この発明の実施例において、切り換え周波
数は4.096MHzであり、最小のスイッチトキャパシタ（11
08および1110）は40フェムトファラドである。MOS トラ
ンジスタの望ましくない切り換え特性はアプリケーショ
ンによっては無視することができるが、この場合周波数
が比較的高くキャパシタンスがこのように小さいため非
常に重要になる。たとえば、MOS トランジスタにおいて
は、ゲートとソース／ドレインチャンネルの間にいくら
かのキャパシタンスがある。さらに、MOS トランジスタ
がオフするとき、ソース／ドレインチャンネルにいくら
かの残留電荷がある。
数は4.096MHzであり、最小のスイッチトキャパシタ（11
08および1110）は40フェムトファラドである。MOS トラ
ンジスタの望ましくない切り換え特性はアプリケーショ
ンによっては無視することができるが、この場合周波数
が比較的高くキャパシタンスがこのように小さいため非
常に重要になる。たとえば、MOS トランジスタにおいて
は、ゲートとソース／ドレインチャンネルの間にいくら
かのキャパシタンスがある。さらに、MOS トランジスタ
がオフするとき、ソース／ドレインチャンネルにいくら
かの残留電荷がある。
【０１０２】この発明の実施例では、残留チャンネル電
荷の効果を最小限にするために次のような４つの設計が
実施されている。 1.コモンモード効果を低減提言するための差動回路 2.残留電荷の補償のための休止時間を設けるためのクロ
ック位相遷移間の休止時間 3.等しいが逆極性である２つの電荷が打ち消し合うよう
にNMOS/PMOS 対を使用する。 4.等しいが逆極性である２つの電荷が打ち消し合うよう
に反対方向に切り換わるダミートランジスタを使用す
る。
荷の効果を最小限にするために次のような４つの設計が
実施されている。 1.コモンモード効果を低減提言するための差動回路 2.残留電荷の補償のための休止時間を設けるためのクロ
ック位相遷移間の休止時間 3.等しいが逆極性である２つの電荷が打ち消し合うよう
にNMOS/PMOS 対を使用する。 4.等しいが逆極性である２つの電荷が打ち消し合うよう
に反対方向に切り換わるダミートランジスタを使用す
る。
【０１０３】図12A は上に図11A を参照してその機能を
説明したスイッチ1104と1112の回路をさらに詳細に示
す。図12A において、２つの相補入力電圧（1100および
1102）、スイッチトキャパシタ1108および積分コンデン
サ1118を有する積分増幅器1116はすべて図11A 中の同じ
符号の付いた要素と同一である。さらに、三相クロック
の符号は図11B に示す符号に対応する。
説明したスイッチ1104と1112の回路をさらに詳細に示
す。図12A において、２つの相補入力電圧（1100および
1102）、スイッチトキャパシタ1108および積分コンデン
サ1118を有する積分増幅器1116はすべて図11A 中の同じ
符号の付いた要素と同一である。さらに、三相クロック
の符号は図11B に示す符号に対応する。
【０１０４】図12A についてさらに続けると、NMOSトラ
ンジスタ1200、PMOSトランジスタ1202、NMOSトランジス
タ1204、およびPMOSトランジスタ1206のすべてを組み合
わせたものが図11A のスイッチ1104に対応する。位相２
がハイであるとき（図11A、1126）、トランジスタ1200
および1202はオンであり、スイッチトキャパシタ1108を
第１入力電圧1100に接続する。NMOS/PMOS 対を使用する
ことによって、残留チャンネル電荷が補償される。ゲー
ト信号が切り換わるとき、正あるいは負の電荷がソース
／ドレインチャンネルに注入される。同サイズのトラン
ジスタからなるNMOS/PMOS 対は、２つの等しいが逆極性
の注入電荷が打ち消し合うように用いられる。
ンジスタ1200、PMOSトランジスタ1202、NMOSトランジス
タ1204、およびPMOSトランジスタ1206のすべてを組み合
わせたものが図11A のスイッチ1104に対応する。位相２
がハイであるとき（図11A、1126）、トランジスタ1200
および1202はオンであり、スイッチトキャパシタ1108を
第１入力電圧1100に接続する。NMOS/PMOS 対を使用する
ことによって、残留チャンネル電荷が補償される。ゲー
ト信号が切り換わるとき、正あるいは負の電荷がソース
／ドレインチャンネルに注入される。同サイズのトラン
ジスタからなるNMOS/PMOS 対は、２つの等しいが逆極性
の注入電荷が打ち消し合うように用いられる。
【０１０５】図12A について続けると、図11A のスイッ
チ1112は16のトランジスタ群全体によって実現される。
位相３がハイであるとき（図11B、1130）、２つの切り
換えNMOS/PMOS 対（1210および1212）はすべてオンであ
る。２つのダミーNMOS/PMOS対はオフである（1214およ
び1216）が、それらのソースはドレインに短絡され、導
電路を提供する。位相３がローになるとき（図11B、113
2）、切り換え対（1210および1212）がすべてオフにな
る。切り換え対がオフになると、各トランジスタの残留
電荷の半分はソースから他の半分はドレインから出る。
ここでも、NMOS/PMOS 対を用いると電荷を打ち消す傾向
がある。最後に、残った残留電荷は反対方向の切り換え
を行うダミー対（1214および1216）によって打ち消され
る。
チ1112は16のトランジスタ群全体によって実現される。
位相３がハイであるとき（図11B、1130）、２つの切り
換えNMOS/PMOS 対（1210および1212）はすべてオンであ
る。２つのダミーNMOS/PMOS対はオフである（1214およ
び1216）が、それらのソースはドレインに短絡され、導
電路を提供する。位相３がローになるとき（図11B、113
2）、切り換え対（1210および1212）がすべてオフにな
る。切り換え対がオフになると、各トランジスタの残留
電荷の半分はソースから他の半分はドレインから出る。
ここでも、NMOS/PMOS 対を用いると電荷を打ち消す傾向
がある。最後に、残った残留電荷は反対方向の切り換え
を行うダミー対（1214および1216）によって打ち消され
る。
【０１０６】NMOS/PMOS 対1210および1212は４つの同じ
大きさのトランジスタから製作される。ダミー対1214お
よび1216は、これらのダミー対の役割が総チャンネル電
荷の半分を打ち消すことであるため、対1210および1212
の大きさの半分である。
大きさのトランジスタから製作される。ダミー対1214お
よび1216は、これらのダミー対の役割が総チャンネル電
荷の半分を打ち消すことであるため、対1210および1212
の大きさの半分である。
【０１０７】プロセス上の制約から、電荷の打ち消しは
完全ではなく、図11B に示すようにクロック遷移の間に
遅れを設ける（たとえば1134と1136）ことによってさら
に改善される。これらの遅れは、電荷移動がクロック位
相の変化の間にほぼ安定化するだけの時間を提供する。
完全ではなく、図11B に示すようにクロック遷移の間に
遅れを設ける（たとえば1134と1136）ことによってさら
に改善される。これらの遅れは、電荷移動がクロック位
相の変化の間にほぼ安定化するだけの時間を提供する。
【０１０８】図12B は図11A に関連してその機能を説明
したスイッチ1106と1114をさらに詳細に示す。図12B に
示す回路は、図12A に示す等価回路と機能的には同じで
ある。
したスイッチ1106と1114をさらに詳細に示す。図12B に
示す回路は、図12A に示す等価回路と機能的には同じで
ある。
【０１０９】E．アナログ平均化とアナログ出力ドライ
バ 図13は右足駆動平均化回路（図１、図２、図３、122）
をさらに詳細に示す。図13は破線によって分割される。
破線の左側の回路はチップの内部にある。破線の右側の
回路は、図３に示すようにチップの外部にある。
バ 図13は右足駆動平均化回路（図１、図２、図３、122）
をさらに詳細に示す。図13は破線によって分割される。
破線の左側の回路はチップの内部にある。破線の右側の
回路は、図３に示すようにチップの外部にある。
【０１１０】図13に示すように、５つの加算信号入力13
00がある。それぞれの加算信号入力1300はアナログ前置
増幅器（図４、416）の出力である。それぞれの加算信
号入力は、総和器1304の第１入力に個々に切り換えられ
る（1302）。補数前置増幅器出力（図４、418）は前置
増幅器出力の対称負荷を提供するための容量性負荷を有
する同一のスイッチ構成1301に接続される。入力スイッ
チ（1302）は（セクションIで説明する）デジタル制御
回路によって個々に制御される。
00がある。それぞれの加算信号入力1300はアナログ前置
増幅器（図４、416）の出力である。それぞれの加算信
号入力は、総和器1304の第１入力に個々に切り換えられ
る（1302）。補数前置増幅器出力（図４、418）は前置
増幅器出力の対称負荷を提供するための容量性負荷を有
する同一のスイッチ構成1301に接続される。入力スイッ
チ（1302）は（セクションIで説明する）デジタル制御
回路によって個々に制御される。
【０１１１】総和器1304は抵抗器ラダー1306と利得スイ
ッチ1308からなる可変利得フィードバックパスを有す
る。抵抗器ラダー1306と利得スイッチ1308は、平均化増
幅器1302に１、２、８あるいは16の閉ループ利得を提供
する。たとえば、図13に示すスイッチ位置に対しては、
閉ループ利得は２である。フィードバックパスは平均化
増幅器（1304）の利得が加算されるチャンネルの数と無
関係であるようなものであることに注意しなければなら
ない。
ッチ1308からなる可変利得フィードバックパスを有す
る。抵抗器ラダー1306と利得スイッチ1308は、平均化増
幅器1302に１、２、８あるいは16の閉ループ利得を提供
する。たとえば、図13に示すスイッチ位置に対しては、
閉ループ利得は２である。フィードバックパスは平均化
増幅器（1304）の利得が加算されるチャンネルの数と無
関係であるようなものであることに注意しなければなら
ない。
【０１１２】図４から、アナログ前置増幅器は２、４、
16あるいは32のプログラム可能な利得を有することを思
い出していただきたい。図13について続けると、平均化
回路（1304）の利得は、前置増幅器と平均化の組み合わ
せた利得が32で固定されるように前置増幅器の利得（図
４）によって決まる。たとえば、前置増幅器の利得が
（図４に示すように）16である場合、平均化増幅器（13
04）の利得は（図13に示すように）２に設定され、総利
得は16*2=32 となる。
16あるいは32のプログラム可能な利得を有することを思
い出していただきたい。図13について続けると、平均化
回路（1304）の利得は、前置増幅器と平均化の組み合わ
せた利得が32で固定されるように前置増幅器の利得（図
４）によって決まる。たとえば、前置増幅器の利得が
（図４に示すように）16である場合、平均化増幅器（13
04）の利得は（図13に示すように）２に設定され、総利
得は16*2=32 となる。
【０１１３】平均化増幅器1304は、図５および図６に示
す前置増幅器と図８に示すA/D積分増幅器と同様な設計
の２段チョッパー安定化増幅器である。図13（および図
１、図２、図３）に示すように、加算信号は外部積分器
124 によって増幅され、その結果得られる信号は、（図
14に関連して次に説明する）リード結線の１つに光学的
に切り換えるためにチップ（316）に戻される。
す前置増幅器と図８に示すA/D積分増幅器と同様な設計
の２段チョッパー安定化増幅器である。図13（および図
１、図２、図３）に示すように、加算信号は外部積分器
124 によって増幅され、その結果得られる信号は、（図
14に関連して次に説明する）リード結線の１つに光学的
に切り換えるためにチップ（316）に戻される。
【０１１４】F．入力スイッチとリードオフ検出 図14は入力切り換え（図３、314）、入力のダイオード
保護、および直流リードオフ電流源（図３、321）をよ
り詳細に示す簡略化された機能回路図である。図14は５
つのチャンネルのうちの２つを示す。それぞれのチャン
ネルはここに説明する機能に関してはほぼ同じである。
保護、および直流リードオフ電流源（図３、321）をよ
り詳細に示す簡略化された機能回路図である。図14は５
つのチャンネルのうちの２つを示す。それぞれのチャン
ネルはここに説明する機能に関してはほぼ同じである。
【０１１５】図14において、チャンネル１を例として用
いると、スイッチ1412は第１前置増幅器（1404）（図4
A、400）の入力を減衰された校正電圧1414、グラウン
ド、あるいは第１信号リード1402に切り換えることがで
きる。スイッチ1418は第１信号リード1402を外部右足駆
動増幅器316 の出力に切り換えて、それによって第１信
号リードを出力信号とすることができる。スイッチ1422
は第１信号リード1402を接地抵抗器326 に切り換えるこ
とができる。
いると、スイッチ1412は第１前置増幅器（1404）（図4
A、400）の入力を減衰された校正電圧1414、グラウン
ド、あるいは第１信号リード1402に切り換えることがで
きる。スイッチ1418は第１信号リード1402を外部右足駆
動増幅器316 の出力に切り換えて、それによって第１信
号リードを出力信号とすることができる。スイッチ1422
は第１信号リード1402を接地抵抗器326 に切り換えるこ
とができる。
【０１１６】また、図14は入力回路のダイオード保護を
示す。入力保護ダイオード1426は主アナログＶddおよび
Ｖss電源から絶縁された電源回路（図示せず）に接続さ
れている。保護ダイオード1426は外部33Ｋオーム抵抗器
（図３、306）と連動して、数ミリ秒の除細動パルス持
続期間に150 ミリアンペアのピーク電流を取り扱うのに
十分な電流能力を有する。
示す。入力保護ダイオード1426は主アナログＶddおよび
Ｖss電源から絶縁された電源回路（図示せず）に接続さ
れている。保護ダイオード1426は外部33Ｋオーム抵抗器
（図３、306）と連動して、数ミリ秒の除細動パルス持
続期間に150 ミリアンペアのピーク電流を取り扱うのに
十分な電流能力を有する。
【０１１７】図14について続けると、減衰器329 （図
３、329）が外部校正信号（328）を１、２、８あるいは
16の係数で減衰する。この減衰係数は、次に説明するマ
ーカーパルスモードの場合を除いて、前置増幅器利得
（図４、422）の半分に自動的に設定される。たとえ
ば、前置増幅器利得が（図４に示すように）16である場
合、校正減衰は図14に示すように自動的に８に設定され
る。
３、329）が外部校正信号（328）を１、２、８あるいは
16の係数で減衰する。この減衰係数は、次に説明するマ
ーカーパルスモードの場合を除いて、前置増幅器利得
（図４、422）の半分に自動的に設定される。たとえ
ば、前置増幅器利得が（図４に示すように）16である場
合、校正減衰は図14に示すように自動的に８に設定され
る。
【０１１８】ECG アプリケーションにおける共通の便利
な機能は１mV マーカーパルスである。この発明では、
これは入力スイッチ1412を前置増幅器校正信号320 に切
り換え、減衰器329 を最大減衰（1/16）に切り換えるこ
とによって実現される。このパルスは校正D/A（図３、3
32）によって提供される。
な機能は１mV マーカーパルスである。この発明では、
これは入力スイッチ1412を前置増幅器校正信号320 に切
り換え、減衰器329 を最大減衰（1/16）に切り換えるこ
とによって実現される。このパルスは校正D/A（図３、3
32）によって提供される。
【０１１９】また、図14にはリードオフ電流源321 （図
３、321）を示す。それぞれの入力信号線（1402、140
4）は電流源321 に直接接続されている。５つのリード
オフ電流源のそれぞれは、単一の外部抵抗器322 （図
３、322）によって決定される電流を反映する。ECG ア
プリケーションでは、この電流の大きさは通常５から20
ナノアンペアの範囲内にある。１つのリードオフ電流源
（図３、323）はトランジスタのドレインをソースに短
絡することによって５つのリードオフ電流源321 のすべ
てをオフし、トランジスタ回路を流れる電流を除去す
る。
３、321）を示す。それぞれの入力信号線（1402、140
4）は電流源321 に直接接続されている。５つのリード
オフ電流源のそれぞれは、単一の外部抵抗器322 （図
３、322）によって決定される電流を反映する。ECG ア
プリケーションでは、この電流の大きさは通常５から20
ナノアンペアの範囲内にある。１つのリードオフ電流源
（図３、323）はトランジスタのドレインをソースに短
絡することによって５つのリードオフ電流源321 のすべ
てをオフし、トランジスタ回路を流れる電流を除去す
る。
【０１２０】リードオフ検出はリードオフスイッチ323
を開いて電流を各信号リード（1402、1404）から各電
極、患者に流し、そして右足駆動(RLD)出力（図１およ
び図２参照）を介して戻るように流すことによって達成
される。右足駆動回路（図１、図２、図３および図13の
124）は患者の平均電圧を仮想グラウンドに能動的に駆
動する。その結果信号リード（1402、1404）に発生する
直流電圧は、上述した信号前置増幅器とA/D変換器（図4
Aおよび図７）によって測定される。リードの取り付け
が不適切である場合、あるいはリードが完全に外れてい
る場合、仮想グラウンドへのパスは遮断され、対応する
前置増幅器入力がＶDDに向かって浮動し、前置増幅器を
飽和させる。
を開いて電流を各信号リード（1402、1404）から各電
極、患者に流し、そして右足駆動(RLD)出力（図１およ
び図２参照）を介して戻るように流すことによって達成
される。右足駆動回路（図１、図２、図３および図13の
124）は患者の平均電圧を仮想グラウンドに能動的に駆
動する。その結果信号リード（1402、1404）に発生する
直流電圧は、上述した信号前置増幅器とA/D変換器（図4
Aおよび図７）によって測定される。リードの取り付け
が不適切である場合、あるいはリードが完全に外れてい
る場合、仮想グラウンドへのパスは遮断され、対応する
前置増幅器入力がＶDDに向かって浮動し、前置増幅器を
飽和させる。
【０１２１】アプリケーションによっては、外部信号は
このチップに交流結合することができる。たとえば、胎
児の監視においては、リードオフ検出に関係する比較的
小さい電流さえ防止される。外部信号が交流結合される
と、上述した直流リードオフ法は機能しない。
このチップに交流結合することができる。たとえば、胎
児の監視においては、リードオフ検出に関係する比較的
小さい電流さえ防止される。外部信号が交流結合される
と、上述した直流リードオフ法は機能しない。
【０１２２】交流結合されたアプリケーションについて
は、初期接続の後、あるいはリードが外れた後、外部の
直列結合コンデンサがかなりの残留電荷を有する場合が
ある。心電計の場合、入力信号リードから接地抵抗器へ
のユーザーが制御できるスイッチを設けて、この直列信
号コンデンサを放電するのが普通である。この抵抗器は
“インスト”抵抗器と呼ばれる。図14に示すように、ス
イッチ1422と抵抗器326 （図３、326）はこのチップに
“インスト”能力を提供する。
は、初期接続の後、あるいはリードが外れた後、外部の
直列結合コンデンサがかなりの残留電荷を有する場合が
ある。心電計の場合、入力信号リードから接地抵抗器へ
のユーザーが制御できるスイッチを設けて、この直列信
号コンデンサを放電するのが普通である。この抵抗器は
“インスト”抵抗器と呼ばれる。図14に示すように、ス
イッチ1422と抵抗器326 （図３、326）はこのチップに
“インスト”能力を提供する。
【０１２３】G．インピーダンス測定 図15は交流インピーダンス測定回路（図１、図２および
図３、120）をさらに詳細に示すブロック図である。図
３および図15に示すように、A/Dスイッチ362は第５チャ
ンネル中のA/D変換器346 の入力をアナログ前置増幅器
出力信号（354）からインピーダンス信号（356）に切り
換えることができる。
図３、120）をさらに詳細に示すブロック図である。図
３および図15に示すように、A/Dスイッチ362は第５チャ
ンネル中のA/D変換器346 の入力をアナログ前置増幅器
出力信号（354）からインピーダンス信号（356）に切り
換えることができる。
【０１２４】図15について続けると、インピーダンス信
号は４つの電流源（1502、1504、1506および1508）によ
って生成される。第１電流源対（1502、1504）からの電
流は、第１チョッパー1510によってチョッピングされ、
患者リードを交互に流れ、次に第２電流源対（1506、15
08）を流れる。これについては、次の図16の説明でさら
に詳細に説明する。第２電流源対（1506、1508）の大き
さは外部抵抗器360 （図３、360 参照）、増幅器1514お
よび電流源1505によって決定される。別の増幅器1512が
第１電流源対（1502、1504）の大きさを第２電流源対
（1506、1508）の大きさと同じにする。チョッピングさ
れた電流源から得られる電圧は、第２チョッパー（151
5）によって同期整流され、これによってA/D346の入力
に増幅されていない直流信号を提供する。
号は４つの電流源（1502、1504、1506および1508）によ
って生成される。第１電流源対（1502、1504）からの電
流は、第１チョッパー1510によってチョッピングされ、
患者リードを交互に流れ、次に第２電流源対（1506、15
08）を流れる。これについては、次の図16の説明でさら
に詳細に説明する。第２電流源対（1506、1508）の大き
さは外部抵抗器360 （図３、360 参照）、増幅器1514お
よび電流源1505によって決定される。別の増幅器1512が
第１電流源対（1502、1504）の大きさを第２電流源対
（1506、1508）の大きさと同じにする。チョッピングさ
れた電流源から得られる電圧は、第２チョッパー（151
5）によって同期整流され、これによってA/D346の入力
に増幅されていない直流信号を提供する。
【０１２５】図15について続けると、校正スイッチ1516
は共通電流源出力と第２チョッパー1515の入力を精密校
正抵抗器1518に切り換えることができる。精密校正抵抗
器1518は、図12A と図12B に示すようなスイッチトキャ
パシタ回路を用いて実施される。チョッパー（1510およ
び1515）はいずれも信号パスから電流源（1502、1504、
1506、1508）を除去し、それによって外部パッドからA/
D346の入力まで直通するチョッピング、変更、増幅され
ていないパスを提供する直通状態に停止することができ
る。
は共通電流源出力と第２チョッパー1515の入力を精密校
正抵抗器1518に切り換えることができる。精密校正抵抗
器1518は、図12A と図12B に示すようなスイッチトキャ
パシタ回路を用いて実施される。チョッパー（1510およ
び1515）はいずれも信号パスから電流源（1502、1504、
1506、1508）を除去し、それによって外部パッドからA/
D346の入力まで直通するチョッピング、変更、増幅され
ていないパスを提供する直通状態に停止することができ
る。
【０１２６】図15について続けると、スイッチ1520は信
号リードを開いて、校正その他の目的のためにインピー
ダンス回路を外部信号リードから取り外すことができ
る。また、A/D変換器346 への入力はA/D.変換器346 を
校正するために接地スイッチ1522によって接地すること
ができる。接地スイッチ1522が閉じているとき、入力ス
イッチ1520もまた入力リードから切り離され、チョッパ
ー（1510および1515）は、電流源を信号パスから切り離
すはたらきをも有する上述の直通状態に切り換えられ
る。
号リードを開いて、校正その他の目的のためにインピー
ダンス回路を外部信号リードから取り外すことができ
る。また、A/D変換器346 への入力はA/D.変換器346 を
校正するために接地スイッチ1522によって接地すること
ができる。接地スイッチ1522が閉じているとき、入力ス
イッチ1520もまた入力リードから切り離され、チョッパ
ー（1510および1515）は、電流源を信号パスから切り離
すはたらきをも有する上述の直通状態に切り換えられ
る。
【０１２７】図16A と図16B はこのインピーダンス測定
回路中の第１電流チョッパー（図15、1510）の外部効果
を説明する簡略化された機能回路図である。図16A と図
16Bは、チップ100 が破線で示す矩形の外側の回路であ
り、その外界が破線で示す矩形の内側であるという点で
“裏返し”になっている。図16A に示すように、第１電
流チョッパーは８つのスイッチ（1610、1612、1613、16
14、1616、1618、1619および1620）と機能的に等価であ
る。この８つのスイッチは四相クロック信号（図示せ
ず）によって制御される。この８つのスイッチの状態は
図16A に示す第１の状態と図16B に示す第２の状態の間
で交番する。
回路中の第１電流チョッパー（図15、1510）の外部効果
を説明する簡略化された機能回路図である。図16A と図
16Bは、チップ100 が破線で示す矩形の外側の回路であ
り、その外界が破線で示す矩形の内側であるという点で
“裏返し”になっている。図16A に示すように、第１電
流チョッパーは８つのスイッチ（1610、1612、1613、16
14、1616、1618、1619および1620）と機能的に等価であ
る。この８つのスイッチは四相クロック信号（図示せ
ず）によって制御される。この８つのスイッチの状態は
図16A に示す第１の状態と図16B に示す第２の状態の間
で交番する。
【０１２８】第１状態（図16A）では、電流は電流源160
4からスイッチ1614、患者1600、スイッチ1620、および
電流源1608を流れる。電流源1602からの電流は患者1600
をバイパスして、スイッチ1612および1618と電流源1606
を流れる。
4からスイッチ1614、患者1600、スイッチ1620、および
電流源1608を流れる。電流源1602からの電流は患者1600
をバイパスして、スイッチ1612および1618と電流源1606
を流れる。
【０１２９】第２状態（図16B）では、電流は電流源160
2からスイッチ1610を流れ、患者1600を第１状態（図16
A）における方向と反対の方向に流れ、スイッチ1616お
よび電流源1606を流れる。電流源1604からの電流は患者
1600をバイパスして、スイッチ1613および1619と電流源
1608を流れる。
2からスイッチ1610を流れ、患者1600を第１状態（図16
A）における方向と反対の方向に流れ、スイッチ1616お
よび電流源1606を流れる。電流源1604からの電流は患者
1600をバイパスして、スイッチ1613および1619と電流源
1608を流れる。
【０１３０】直通状態（図示せず）では、スイッチ161
0、1614、1616および1620は開いており、スイッチ161
2、1613、1618および1619は閉じている。したがって、
直通状態ではすべての電流はチップ内に留まり、すべて
の電流源（1602、1604、1606、1608）を流れる電流は信
号パスから遮断される。
0、1614、1616および1620は開いており、スイッチ161
2、1613、1618および1619は閉じている。したがって、
直通状態ではすべての電流はチップ内に留まり、すべて
の電流源（1602、1604、1606、1608）を流れる電流は信
号パスから遮断される。
【０１３１】（比較的高い周波数における）交流インピ
ーダンス測定と低周波数信号測定は、同時に発生するこ
とがある。これは図16A と図16B （および図３）に示す
外部受動要素（304、306、308 および312）の効果を調
べることによって知ることができる。たとえば図16A と
図16B において、外部抵抗器306 と外部コンデンサ308
は電圧信号リード（1642および1644）のための低域フィ
ルタリングを提供する。このインピーダンス測定チョッ
パーのチョッピング周波数は32KHz か64KHz のいずれか
である。いずれの周波数においても、患者1600のインピ
ーダンスは100オーム程度である。したがって、電圧信
号リード（1642および1644）中の構成要素306 および30
8 は患者の中の交流インピーダンスパスより数段階大き
いインピーダンスを提供する。したがって、低周波数電
圧信号パス（1642および1644）は高周波数信号パス（16
46および1648）に干渉しない。
ーダンス測定と低周波数信号測定は、同時に発生するこ
とがある。これは図16A と図16B （および図３）に示す
外部受動要素（304、306、308 および312）の効果を調
べることによって知ることができる。たとえば図16A と
図16B において、外部抵抗器306 と外部コンデンサ308
は電圧信号リード（1642および1644）のための低域フィ
ルタリングを提供する。このインピーダンス測定チョッ
パーのチョッピング周波数は32KHz か64KHz のいずれか
である。いずれの周波数においても、患者1600のインピ
ーダンスは100オーム程度である。したがって、電圧信
号リード（1642および1644）中の構成要素306 および30
8 は患者の中の交流インピーダンスパスより数段階大き
いインピーダンスを提供する。したがって、低周波数電
圧信号パス（1642および1644）は高周波数信号パス（16
46および1648）に干渉しない。
【０１３２】また、図16A と図16B において、低周波数
信号パス（1642および1644）中の低域フィルタリング
（306 および308）は比較的高い周波数の交流インピー
ダンス信号を大幅に減衰する（40KHz で20dB）ことに注
意しなければならない。さらに、A/D変換回路（図７）
は32KHz 信号と64KHz 信号を拒絶する。したがって、交
流インピーダンス信号は低周波数電圧信号測定に干渉し
ない。
信号パス（1642および1644）中の低域フィルタリング
（306 および308）は比較的高い周波数の交流インピー
ダンス信号を大幅に減衰する（40KHz で20dB）ことに注
意しなければならない。さらに、A/D変換回路（図７）
は32KHz 信号と64KHz 信号を拒絶する。したがって、交
流インピーダンス信号は低周波数電圧信号測定に干渉し
ない。
【０１３３】図17はインピーダンス測定電流源（図15、
1502、1504、1506および1508）とそれに付随する制御増
幅器（図15、1512および1514）をさらに詳細に示す。図
17において、トランジスタ1702、1704、1706および1708
は図16の電流源1602、1604、1606および1608にそれぞれ
対応する。同様に、図17において、トランジスタ1702、
1704、1706および1708は図15の電流源1502、1504、1506
および1508にそれぞれ対応する。トランジスタ1710、17
12、1713、1714、1716、1718、1719および1720は図16A
と図16B のスイッチ1610、1612、1613、1614、1616、16
18、1619および1620にそれぞれ対応する。
1502、1504、1506および1508）とそれに付随する制御増
幅器（図15、1512および1514）をさらに詳細に示す。図
17において、トランジスタ1702、1704、1706および1708
は図16の電流源1602、1604、1606および1608にそれぞれ
対応する。同様に、図17において、トランジスタ1702、
1704、1706および1708は図15の電流源1502、1504、1506
および1508にそれぞれ対応する。トランジスタ1710、17
12、1713、1714、1716、1718、1719および1720は図16A
と図16B のスイッチ1610、1612、1613、1614、1616、16
18、1619および1620にそれぞれ対応する。
【０１３４】図17について続けると、外部抵抗器360
（図３および図15、360）はチョッパー安定増幅器1514
（図15、1514）を介して第２電流源対（1708、1706）の
大きさを制御する。この実施例の電流源1706と1708の電
流の範囲は、90マイクロアンペアと180 マイクロアンペ
アの間である。第２のチョッパー安定増幅器1512（図1
5、1512）は患者バイパス路中にある電圧1726を監視
し、第１電流源対（1702、1704）の大きさを制御する。
説明を簡略化するために、バイアス回路とコモンモード
フィードバック回路は図示しない。
（図３および図15、360）はチョッパー安定増幅器1514
（図15、1514）を介して第２電流源対（1708、1706）の
大きさを制御する。この実施例の電流源1706と1708の電
流の範囲は、90マイクロアンペアと180 マイクロアンペ
アの間である。第２のチョッパー安定増幅器1512（図1
5、1512）は患者バイパス路中にある電圧1726を監視
し、第１電流源対（1702、1704）の大きさを制御する。
説明を簡略化するために、バイアス回路とコモンモード
フィードバック回路は図示しない。
【０１３５】H．複数のチップの直列連結 図18はチップの直列接続（直列連結）を示す簡略化した
ブロック図である。図18には３つのIC（1800、1802およ
び1804）を示す。しかし、６つまでの任意の数のICを直
列に接続することができる。第１のチップ1800は論理１
に結合されたマスター／スレーブピン369 （図３、36
9）、これによってこの第１のチップ1800がマスターチ
ップとなっている。したがって、チップ1802と1804は論
理０に結合されたマスター／スレーブピン（369）を有
し、スレーブチップとなっている。図示するマスターチ
ップ1800は外部水晶372 （図３、372）を用いている。
マスターチップ1800はシステムクロック信号374 （図
３、374）とデータクロック信号375 （図３、375）を各
スレーブチップ（1802および1804）に提供する。各チッ
プは２ビットアドレス368 （図３、368）を有する。２
ビットであるため、４つの固有アドレスしかない。４つ
以上のチップがある場合、いくつかのチップはアドレス
を共用する。
ブロック図である。図18には３つのIC（1800、1802およ
び1804）を示す。しかし、６つまでの任意の数のICを直
列に接続することができる。第１のチップ1800は論理１
に結合されたマスター／スレーブピン369 （図３、36
9）、これによってこの第１のチップ1800がマスターチ
ップとなっている。したがって、チップ1802と1804は論
理０に結合されたマスター／スレーブピン（369）を有
し、スレーブチップとなっている。図示するマスターチ
ップ1800は外部水晶372 （図３、372）を用いている。
マスターチップ1800はシステムクロック信号374 （図
３、374）とデータクロック信号375 （図３、375）を各
スレーブチップ（1802および1804）に提供する。各チッ
プは２ビットアドレス368 （図３、368）を有する。２
ビットであるため、４つの固有アドレスしかない。４つ
以上のチップがある場合、いくつかのチップはアドレス
を共用する。
【０１３６】直列連鎖の第１のチップ（図18のスレーブ
チップ1804）は接地されたシリアルデータ入力ポート35
2 を有する。スレーブチップ1804はスレーブチップ1802
のシリアルデータ入力ポート352 に接続されたシリアル
データ出力ポート350 （図３、350）を有する。同様
に、スレーブチップ1802はマスターチップ1800のシリア
ルデータ入力ポート352 に接続されたシリアルデータ出
力ポート350 を有する。マスターチップ1800は外部光学
カップラー378 に接続されたシリアルデータ出力ポート
350 を有する。各シリアルデータ出力ポート350 でデー
タの出力が刻時されるとき、データは各シリアルデータ
入力ポート352 でその入力が同時に刻時され、これらは
すべてマスターデータクロック375 によって同期され
る。データクロック375 はまたマスターチップ1800のシ
リアル出力データ350 を受け取る外部のシステムが使用
するように、外部の光学カップラー378 に接続されてい
る。
チップ1804）は接地されたシリアルデータ入力ポート35
2 を有する。スレーブチップ1804はスレーブチップ1802
のシリアルデータ入力ポート352 に接続されたシリアル
データ出力ポート350 （図３、350）を有する。同様
に、スレーブチップ1802はマスターチップ1800のシリア
ルデータ入力ポート352 に接続されたシリアルデータ出
力ポート350 を有する。マスターチップ1800は外部光学
カップラー378 に接続されたシリアルデータ出力ポート
350 を有する。各シリアルデータ出力ポート350 でデー
タの出力が刻時されるとき、データは各シリアルデータ
入力ポート352 でその入力が同時に刻時され、これらは
すべてマスターデータクロック375 によって同期され
る。データクロック375 はまたマスターチップ1800のシ
リアル出力データ350 を受け取る外部のシステムが使用
するように、外部の光学カップラー378 に接続されてい
る。
【０１３７】また、図18には外部同期信号1840が外部光
学カップラー1842を介してマスターチップ1800によって
受け取られることを示す。（信号1844）（図３、37
3）。この外部同期信号1840はチップ内部の変換サイク
ルを外部の事象に同期させるのに用いられる。
学カップラー1842を介してマスターチップ1800によって
受け取られることを示す。（信号1844）（図３、37
3）。この外部同期信号1840はチップ内部の変換サイク
ルを外部の事象に同期させるのに用いられる。
【０１３８】外部シリアル入力制御信号1846が外部の光
学カップラー380 （図３、380）を介して受け取られ、
また各チップ（1800、1802および1804）に制御入力信号
366（図３、366）として同時に受け取られる。この信号
の詳細は次のセクションIXで説明する。
学カップラー380 （図３、380）を介して受け取られ、
また各チップ（1800、1802および1804）に制御入力信号
366（図３、366）として同時に受け取られる。この信号
の詳細は次のセクションIXで説明する。
【０１３９】各サンプル期間について、各チップ（180
0、1802および1804）は潜在的には５つの16ビットワー
ドのデータ（合計80ビット）を生成する。最大の６個の
ICを用いる場合、１サンプル期間あたりの最大総出力デ
ータは480 ビットである。個々のチャンネルをオフする
ことができる。あるいは個々のチャンネルをアナログ出
力（右足駆動）に用いて１サンプル期間あたりの総ビッ
ト数を低減することもできる。
0、1802および1804）は潜在的には５つの16ビットワー
ドのデータ（合計80ビット）を生成する。最大の６個の
ICを用いる場合、１サンプル期間あたりの最大総出力デ
ータは480 ビットである。個々のチャンネルをオフする
ことができる。あるいは個々のチャンネルをアナログ出
力（右足駆動）に用いて１サンプル期間あたりの総ビッ
ト数を低減することもできる。
【０１４０】I．デジタル制御 全体的機能、前置増幅器、A/D変換、オフセットその他
に関する以上の説明を通じて、各種の機能がプログラマ
ブル制御されていることを指摘した。
に関する以上の説明を通じて、各種の機能がプログラマ
ブル制御されていることを指摘した。
【０１４１】たとえば、以下の機能はデジタル制御回路
によって制御可能である。 1.コマンドの解析（アドレス、チャンネル、機能） 2.入力スイッチ回路（図４、1412、1418、1422） 3.校正用減衰器（図３、および図14、329） 4.前置増幅器の利得（図４、422） 5.オフセットD/Aの設定（図７および図10、754） 6.オフセットD/Aのしきい値（図10、1006および1008） 7.オフセットD/Aの遅延（図10、1014） 8.校正D/A（図３、332） 9.A/D変換器の分解能と速度（図７、728 および734） 10.A/D変換モード（図７、732）
によって制御可能である。 1.コマンドの解析（アドレス、チャンネル、機能） 2.入力スイッチ回路（図４、1412、1418、1422） 3.校正用減衰器（図３、および図14、329） 4.前置増幅器の利得（図４、422） 5.オフセットD/Aの設定（図７および図10、754） 6.オフセットD/Aのしきい値（図10、1006および1008） 7.オフセットD/Aの遅延（図10、1014） 8.校正D/A（図３、332） 9.A/D変換器の分解能と速度（図７、728 および734） 10.A/D変換モード（図７、732）
【０１４２】11. インピーダンス電流源周波数（図15、
1728） 12. インピーダンスA/Dスイッチ（図３および図15、36
2） 13. 出力データコントローラ（図３、348） 14. 出力データクロック（図３、375） 15. 不使用チャンネルのパワーダウン（図５、550 およ
び552） 16. 平均化回路（図13） 17. 試験モード
1728） 12. インピーダンスA/Dスイッチ（図３および図15、36
2） 13. 出力データコントローラ（図３、348） 14. 出力データクロック（図３、375） 15. 不使用チャンネルのパワーダウン（図５、550 およ
び552） 16. 平均化回路（図13） 17. 試験モード
【０１４３】１つのシリアル入力制御信号（図３および
図18、366）は各チップに同時に受け取られる。入力制
御信号はアドレス情報とデータ情報の両方を含む３バイ
ト（24ビット）コマンドである。コマンド（アドレス）
の第１バイトは最後の２バイト（データ）がいかに解釈
されるか、またどの回路が影響を受けるかを決定する
（表１参照）。
図18、366）は各チップに同時に受け取られる。入力制
御信号はアドレス情報とデータ情報の両方を含む３バイ
ト（24ビット）コマンドである。コマンド（アドレス）
の第１バイトは最後の２バイト（データ）がいかに解釈
されるか、またどの回路が影響を受けるかを決定する
（表１参照）。
【０１４４】
【表１】
【０１４５】第１バイトによって決まる次の３種類の入
力コマンドがある。 1.入力データが制御データと解釈される。次の３種類の
入力制御データがある。 A.特定のチップアドレスの特定のチャンネルアドレスの
チャンネル制御データ（表２参照）
力コマンドがある。 1.入力データが制御データと解釈される。次の３種類の
入力制御データがある。 A.特定のチップアドレスの特定のチャンネルアドレスの
チャンネル制御データ（表２参照）
【０１４６】
【表２】
【０１４７】B.特定のチップアドレスに対するチップ制
御データ（表３参照）
御データ（表３参照）
【０１４８】
【表３】
【０１４９】C.すべてのチップに対して同一であるシス
テム制御データ（表４参照）
テム制御データ（表４参照）
【０１５０】
【表４】
【０１５１】2.入力データがD/Aデータと解釈される。
次の２種類がある。 A.特定のチップアドレスの特定のチャンネルアドレスの
オフセットD/Aデータ B.特定のチップアドレスに対する校正D/Aデータ
次の２種類がある。 A.特定のチップアドレスの特定のチャンネルアドレスの
オフセットD/Aデータ B.特定のチップアドレスに対する校正D/Aデータ
【０１５２】3.入力データが無視され、コマンドが次の
シリアル出力データを変更すべく解釈される。次の３種
類の出力制御がある。 A.各チップおよび各アドレスについての出力チャンネル
制御ビット（表２に対する出力側） B.各チップおよび各アドレスについての出力オフセット
D/A値 C.各チップに関する、出力チップ制御ビット、システム
制御ビット、校正D/A値、および状態レジスタの内容
シリアル出力データを変更すべく解釈される。次の３種
類の出力制御がある。 A.各チップおよび各アドレスについての出力チャンネル
制御ビット（表２に対する出力側） B.各チップおよび各アドレスについての出力オフセット
D/A値 C.各チップに関する、出力チップ制御ビット、システム
制御ビット、校正D/A値、および状態レジスタの内容
【０１５３】図19は（図３にデジタル制御364 として示
す）シリアル入力コマンド回路と（図３にデジタル出力
コントローラとして示す）シリアル出力回路のブロック
図の概観を示す。図３のデジタル制御364 は図19のボッ
クス1902から1918および1930からなる。図３のデジタル
出力制御348 は図19のボックス1924および1926からな
る。
す）シリアル入力コマンド回路と（図３にデジタル出力
コントローラとして示す）シリアル出力回路のブロック
図の概観を示す。図３のデジタル制御364 は図19のボッ
クス1902から1918および1930からなる。図３のデジタル
出力制御348 は図19のボックス1924および1926からな
る。
【０１５４】図19に示すように、シリアル制御入力366
（図３、366）は８ビットのアドレス／コマンド1902と1
6ビットのデータ1904からなる。８ビットのアドレス／
コマンドはコマンド復号器1906によって復号される。16
ビットのデータ1904は、コマンド復号器1906の出力に応
じて、チャンネル制御レジスタ1908、オフセットD/A191
0、チップ制御レジスタ1912、システム制御レジスタ191
4、あるいは校正レジスタ1916の更新に用いることがで
きる。
（図３、366）は８ビットのアドレス／コマンド1902と1
6ビットのデータ1904からなる。８ビットのアドレス／
コマンドはコマンド復号器1906によって復号される。16
ビットのデータ1904は、コマンド復号器1906の出力に応
じて、チャンネル制御レジスタ1908、オフセットD/A191
0、チップ制御レジスタ1912、システム制御レジスタ191
4、あるいは校正レジスタ1916の更新に用いることがで
きる。
【０１５５】図19にはまたデータイン信号352 （図３お
よび図18、352 参照）、データアウト信号350 （図３お
よび図18、350 参照）および５つの16ビットシフトレジ
スタ1924を示す。各16ビットシフトレジスタ1924はデジ
タルマルチプレクサ1926への最大で５つのパラレル入力
から選択された16ビットのパラレルデータを受け取る。
各マルチプレクサ(MUX)1926はコマンド復号器1906によ
って駆動される入力選択信号1928を有する。コマンド復
号器1906は出力データ1922がA/Dデータであるか、ある
いは他の状態データあるいは制御データであるかを判定
する。通常、シフトレジスタ1924にはA/D変換器1930か
らの14ビットのデータ、対応するオフセットD/Aからの
１ビットのインクリメント／デクリメントデータおよび
１つのパリティビットが入っている。
よび図18、352 参照）、データアウト信号350 （図３お
よび図18、350 参照）および５つの16ビットシフトレジ
スタ1924を示す。各16ビットシフトレジスタ1924はデジ
タルマルチプレクサ1926への最大で５つのパラレル入力
から選択された16ビットのパラレルデータを受け取る。
各マルチプレクサ(MUX)1926はコマンド復号器1906によ
って駆動される入力選択信号1928を有する。コマンド復
号器1906は出力データ1922がA/Dデータであるか、ある
いは他の状態データあるいは制御データであるかを判定
する。通常、シフトレジスタ1924にはA/D変換器1930か
らの14ビットのデータ、対応するオフセットD/Aからの
１ビットのインクリメント／デクリメントデータおよび
１つのパリティビットが入っている。
【０１５６】１ビットのオフセットデータに関する変更
の方向は、前のA/D出力から推論することができる。あ
るいは、シリアル入力コマンド1902でコマンド復号器19
06に各マルチプレクサ1926にA/Dデータ（1930）に代わ
って７ビットのオフセットD/Aデータ（1910）の選択を
命令するように命令することができる。他の代替の出力
選択を行うと、チャンネル制御レジスタ1908の内容がデ
ータ出力1922に対して選択される。また別の選択を行う
と、チップ制御レジスタ1912がチャンネル１A/Dデータ
の代わりに出力され、システム制御レジスタ1914がチャ
ンネル２A/Dデータの代わりに出力され、校正D/Aレジス
タ1916がチャンネル３A/Dデータの代わりに出力され、
状態レジスタ1918がチャンネル４およびチャンネル５の
A/Dデータの代わりに出力される。
の方向は、前のA/D出力から推論することができる。あ
るいは、シリアル入力コマンド1902でコマンド復号器19
06に各マルチプレクサ1926にA/Dデータ（1930）に代わ
って７ビットのオフセットD/Aデータ（1910）の選択を
命令するように命令することができる。他の代替の出力
選択を行うと、チャンネル制御レジスタ1908の内容がデ
ータ出力1922に対して選択される。また別の選択を行う
と、チップ制御レジスタ1912がチャンネル１A/Dデータ
の代わりに出力され、システム制御レジスタ1914がチャ
ンネル２A/Dデータの代わりに出力され、校正D/Aレジス
タ1916がチャンネル３A/Dデータの代わりに出力され、
状態レジスタ1918がチャンネル４およびチャンネル５の
A/Dデータの代わりに出力される。
【０１５７】表１から表４はシリアル制御入力アドレス
／コマンドおよびデータの詳細を提供する。表１は第１
バイト（アドレス／コマンド）の機能の詳細に関する。
表２は第２の２つのバイトをチャンネル制御ビットと解
釈したときの機能の詳細に関する。表３は第２の２つの
バイトをチップ制御ビットと解釈したときの機能の詳細
に関する。表４は第２の２つのバイトをシステム制御ビ
ットと解釈したときの機能の詳細に関する。シリアルコ
マンド入力に関しては、最上位ビットが最初に受け取ら
れる。
／コマンドおよびデータの詳細を提供する。表１は第１
バイト（アドレス／コマンド）の機能の詳細に関する。
表２は第２の２つのバイトをチャンネル制御ビットと解
釈したときの機能の詳細に関する。表３は第２の２つの
バイトをチップ制御ビットと解釈したときの機能の詳細
に関する。表４は第２の２つのバイトをシステム制御ビ
ットと解釈したときの機能の詳細に関する。シリアルコ
マンド入力に関しては、最上位ビットが最初に受け取ら
れる。
【０１５８】表１に詳細に示すように、コマンドの第１
バイトは３ビットチップアドレスと３ビットチャンネル
アドレスを含む。有効チャンネルアドレスは１から５お
よび７（全チャンネル）に制限されている。０あるいは
６のチャンネルアドレスは表１に示す他の制御機能を指
定するのに用いられる。同様に、有効チップアドレスは
１から４および７（全チップ）に制限されている。５あ
るいは６のチップアドレスは表１に示す他の制御機能を
指定するのに用いられる。
バイトは３ビットチップアドレスと３ビットチャンネル
アドレスを含む。有効チャンネルアドレスは１から５お
よび７（全チャンネル）に制限されている。０あるいは
６のチャンネルアドレスは表１に示す他の制御機能を指
定するのに用いられる。同様に、有効チップアドレスは
１から４および７（全チップ）に制限されている。５あ
るいは６のチップアドレスは表１に示す他の制御機能を
指定するのに用いられる。
【０１５９】表２に詳細に示すように、チャンネル制御
ビットはチャンネル入力信号スイッチ（図14、1412およ
び1422参照）、バッファされた右足駆動信号がチップに
切り換えられるかあるいは外部に留まるか（図14、1418
参照）、オフセットD/Aが外部からのみ制御されるかあ
るいは自動レンジング／外部制御組合せモード（図10、
1024参照）であるか、および個々のチャンネル電力（図
５、550、552参照）を制御する。
ビットはチャンネル入力信号スイッチ（図14、1412およ
び1422参照）、バッファされた右足駆動信号がチップに
切り換えられるかあるいは外部に留まるか（図14、1418
参照）、オフセットD/Aが外部からのみ制御されるかあ
るいは自動レンジング／外部制御組合せモード（図10、
1024参照）であるか、および個々のチャンネル電力（図
５、550、552参照）を制御する。
【０１６０】表３に詳細に示すように、チップ制御ビッ
トは前置増幅器利得制御スイッチ（図４、422 参照）を
設定し、オフセットD/Aの連続サイクルカウントレジス
タ（図10、1014参照）を設定し、オフセットD/Aしきい
値（図10、1006および1008参照）、リードオフ電流源を
制御するスイッチ（図14、1412参照）、入力校正減衰器
（図14、329 参照）およびA/D変換モード（図７、730
参照）を設定する。表３にはまた、３つのチップ制御ビ
ットを用いて第５のチャンネルインピーダンス測定回路
が構成されることが説明されている。例外は001 の組合
せであり、これはチップを特殊な生産試験モードにす
る。
トは前置増幅器利得制御スイッチ（図４、422 参照）を
設定し、オフセットD/Aの連続サイクルカウントレジス
タ（図10、1014参照）を設定し、オフセットD/Aしきい
値（図10、1006および1008参照）、リードオフ電流源を
制御するスイッチ（図14、1412参照）、入力校正減衰器
（図14、329 参照）およびA/D変換モード（図７、730
参照）を設定する。表３にはまた、３つのチップ制御ビ
ットを用いて第５のチャンネルインピーダンス測定回路
が構成されることが説明されている。例外は001 の組合
せであり、これはチップを特殊な生産試験モードにす
る。
【０１６１】表４に詳細に示すように、システム制御ビ
ットはA/D変換速度と分解能の妥協を決定するカウンタ
／分周器値（図７、734）、データクロック周波数、各
サンプル期間中に出力が刻時されるデータワード数、お
よび各種のチョッパークロック状態を設定する。外部マ
イクロプロセッサは各サンプル期間中に順次シフトされ
る16ビットワードの数がイネーブルされているチャンネ
ルの数と矛盾しないようにしなければならない。図4Bお
よび図4Cはチョッパー状態を示す。チョッパー状態を制
御する二相チョッパークロック（CHOP1 およびCHOP2）
は図示しない。チョッパークロックがオフである場合、
表４に説明するようにこの二相信号の４つの可能な状態
のうちの１つが設定される。
ットはA/D変換速度と分解能の妥協を決定するカウンタ
／分周器値（図７、734）、データクロック周波数、各
サンプル期間中に出力が刻時されるデータワード数、お
よび各種のチョッパークロック状態を設定する。外部マ
イクロプロセッサは各サンプル期間中に順次シフトされ
る16ビットワードの数がイネーブルされているチャンネ
ルの数と矛盾しないようにしなければならない。図4Bお
よび図4Cはチョッパー状態を示す。チョッパー状態を制
御する二相チョッパークロック（CHOP1 およびCHOP2）
は図示しない。チョッパークロックがオフである場合、
表４に説明するようにこの二相信号の４つの可能な状態
のうちの１つが設定される。
【０１６２】この発明に関する以上の説明は図示および
説明の目的のために行った。この説明は網羅的なもので
はなく、またこの発明を開示された態様に限定するもの
でもなく、以上の原理に照らした改造や変更が可能であ
る。実施例はこの発明の原理とその実際のアプリケーシ
ョンを最も良く説明するために選択、説明したものであ
り、それによって当業者が考える特定の用途に適したさ
まざまな実施態様や変更態様においてこの発明を最良に
利用しうるよう意図したものである。
説明の目的のために行った。この説明は網羅的なもので
はなく、またこの発明を開示された態様に限定するもの
でもなく、以上の原理に照らした改造や変更が可能であ
る。実施例はこの発明の原理とその実際のアプリケーシ
ョンを最も良く説明するために選択、説明したものであ
り、それによって当業者が考える特定の用途に適したさ
まざまな実施態様や変更態様においてこの発明を最良に
利用しうるよう意図したものである。
【０１６３】
【発明の効果】以上詳述したように、本発明の実施によ
り、低雑音高入力インピーダンスでのアナログ増幅、入
力保護、フイルタリング、直流オフセットの相殺、内外
部コモンモード雑音の低減、A/D変換、インピーダンス
測定、安全、校正機能を有し、外部より容易プログラム
できるICが得られる。したがって、生体医学計測の分野
における信号測定の精度が従来になく高くかつ、高速に
行える。また、装置そのものもの小形化される。
り、低雑音高入力インピーダンスでのアナログ増幅、入
力保護、フイルタリング、直流オフセットの相殺、内外
部コモンモード雑音の低減、A/D変換、インピーダンス
測定、安全、校正機能を有し、外部より容易プログラム
できるICが得られる。したがって、生体医学計測の分野
における信号測定の精度が従来になく高くかつ、高速に
行える。また、装置そのものもの小形化される。
【図１】本発明の一実施例を含む心電計システムに患者
を接続した状態の概略図である。
を接続した状態の概略図である。
【図２】本発明の別の実施例を含む心電計システムに患
者を接続した状態の概略図である。
者を接続した状態の概略図である。
【図３】関連外部回路とともに示す本発明の一実施例の
集積回路の概略ブロック図である。
集積回路の概略ブロック図である。
【図４Ａ】図３に示すアナログ前置増幅器の詳細ブロッ
ク図である。
ク図である。
【図４Ｂ】図４Ａに示すチョッパーの詳細を説明するた
めの図である。
めの図である。
【図４Ｃ】図４Ａに示すチョッパーの詳細を説明するた
めの図である。
めの図である。
【図５】図４Ａに示すアナログ前置増幅器の第１増幅段
の詳細回路図である。
の詳細回路図である。
【図６】図４Ａのアナログ前置増幅器の第２増幅段の詳
細回路図である。
細回路図である。
【図７】図３に示すA/D変換器のブロック図である。
【図８】図７のA/D変換器に用いられる増幅器の詳細ブ
ロック図である。
ロック図である。
【図９Ａ】図８に示すA/D変換器のオートレンジオフセ
ット回路の機能を説明するための波形例図である。
ット回路の機能を説明するための波形例図である。
【図９Ｂ】図９Ａの波形に対するA/D変換器の出力とオ
ートレンジオフセット回路の出力を説明するための図で
ある。
ートレンジオフセット回路の出力を説明するための図で
ある。
【図１０】図７のオートレンジオフセット回路のブロッ
ク図である。
ク図である。
【図１１Ａ】抵抗対のスイッチキャパシタによる実現を
説明するための図である。
説明するための図である。
【図１１Ｂ】図１１Ａのスイッチトキャパシタ回路のタ
イミング図である。
イミング図である。
【図１２Ａ】図１１Ａのスイッチトキャパシタ回路の半
分の詳細回路図である。
分の詳細回路図である。
【図１２Ｂ】図１１Ａのスイッチトキャパシタ回路のも
う一方の半分の詳細回路図である。
う一方の半分の詳細回路図である。
【図１３】図３のPLD回路の機能説明図である。
【図１４】図３の入力リード切り換え、ダイオード保
護、リードオフ電流源についての詳細説明図である。
護、リードオフ電流源についての詳細説明図である。
【図１５】図３のACインピーダンス測定回路のブロック
図である。
図である。
【図１６Ａ】図３のACインピーダンス測定回路の第１の
動作状態を説明するための図である。
動作状態を説明するための図である。
【図１６Ｂ】図３のACインピーダンス測定回路の第２の
動作状態を説明するための図である。
動作状態を説明するための図である。
【図１７】図３、図５、図１６に示すインピーダンス測
定用電流源の詳細を説明するための簡略図である。
定用電流源の詳細を説明するための簡略図である。
【図１８】複数チップの直列連結を説明するための図で
ある。
ある。
【図１９】図３のデジタル入力・出力制御機能を説明す
るためのブロック図である。
るためのブロック図である。
１００：チップ １２０：インピーダンス測定回路 １２２：平均回路 １２４：外部反転積分器 １２６：信号増幅器 ３０２：信号入力リード ３０４：インピーダンス測定入力 ３０５：ＲＬＤ出力 ３０６，３０８：入力低域フイルタ ３１０，３１２：入力高域フイルタ ３１４：切り換え回路 ３１６：ＲＬＤ（右足駆動）リード ３２０：前置増幅器校正電圧 ３２１：電流源 ３２６：抵抗器 ３２８：校正電圧 ３２９：減衰器 ３３０：外部増幅器 ３３１：基準電圧 ３３２：校正用D/A ３４６：A/D変換器 ３４８：出力データコントローラ ３５０：結合デジタル直列データ ３５２：チップの直列連結用データ ３５４：前置増幅器出力 ３５６：差動インピーダンス信号 ３６０：インピーダンス電流源 ３６２：A/D入力選択スイッチ ３６４：デジタル制御回路 ３６６：制御信号入力 ３６８：アドレス入力 ３６９：マスター／スレーブ指定入力 ３７０：クロック回路 ３７２：外部水晶 ３７３：同期入力 ３７４：システムクロック出力 ３７５：データクロック出力 ３７８，３８０：光学カプラ １８００，１８０２，１８０４：チップ １９０２：アドレス／コマンド部 １９０４：データ部 １９０６：コマンド復号器 １９０８：チャンネル制御 １９１０：オフセットD/Aデータ １９１２：チップ制御 １９１４：システム制御 １９１６：校正D/A １９１８：状態レジスタ １９２４：１６ビットシフトレジスタ １９２６：デジタルマルチプレクサ １９２８：入力選択信号 １９３０：A/D変換器データ
Claims (3)
- 【請求項１】後記（イ）及至（ホ）から成る集積回路。 （イ）外部入力電圧に接続される増幅器入力と信号増幅
出力とをそれぞれ有する複数個のアナログ信号増幅器、
（ロ）前記信号増幅出力のそれぞれにそれぞれの抵抗を
介して接続され該信号増幅出力を変換してそれぞれのデ
ジタル出力を与えるアナログ／デジタル変換器、（ハ）
外部平均選択ビットを受信し、それに従い前記信号増幅
出力から複数のアナログ平均入力を選択するための平均
スイッチ手段、（ニ）前記アナログ平均入力を受信し
て、前記アナログ平均入力の和を増幅して出力するため
の平均増幅手段、（ホ）外部コマンド入力に応じて前記
外部平均選択ビットを発生するためのデジタル制御手
段。 - 【請求項２】後記（イ）及至（ニ）を含む集積回路。 （イ）外部入力電圧を入力する増幅器入力と信号増幅出
力とをそれぞれ有する複数のアナログ信号増幅器、 （ロ）前記信号増幅出力に切り換え可能に抵抗を介して
接続される変換器で該信号増幅出力をデジタル出力に変
換するためのA/D変換器、 （ハ）所定の前記信号増幅出力を選択入力して加算し、
増幅して出力するための平均増幅手段、 （ニ）下記（Ａ）及至（Ｃ）を含む複数のインピーダン
ス測定手段； （Ａ）外部インピーダンスに交流を流入させ、該外部イ
ンピーダンスに交流電圧を発生させるためのインピーダ
ンス信号発生手段、（Ｂ）前記交流電圧を受信して整流
し直流アナログインピーダンス電圧を発生するための整
流手段、（Ｃ）前記直流アナログインピーダンス電圧を
受信し、デジタルインピーダンス信号に変換するための
アナログ／デジタル変換器。 - 【請求項３】後記（イ）及至（ヘ）を含む集積回路。 （イ）外部入力電圧に接続される増幅器入力と信号増幅
器出力とを有する複数のアナログ信号増幅器、 （ロ）前記信号増幅器出力の１つに接続され、そのデジ
タル出力信号を変換出力するための第１の複数のアナロ
グ／デジタル変換器、 （ハ）前記第１の複数のアナログ／デジタル変換器の部
分集合であって、その入力が切り換え可能とされた第２
の複数のアナログ／デジタル変換器、 （ニ）下記の（Ａ）及至（Ｂ）を含む複数のインピーダ
ンス測定手段、（Ａ）外部インピーダンスに交流電圧を
生ぜしめるため、該インピーダンスに交流電流を流すた
めのインピーダンス信号発生手段、（Ｂ）前記交流電圧
を整流して直流インピーダンス電圧を発生する整流手
段。 （ホ）デジタルA/D入力選択ビットを受信し、該デジタ
ルA/D入力選択ビットに従って、前記第２の複数のアナ
ログ／デジタル変換器のそれぞれの入力を前記信号贈増
器出力と前記直流インピーダンス電圧のいずれか１方に
接続するためのスイッチ手段、 （ヘ）外部デジタルコマンドに応じて前記デジタルA/D
入力選択ビットを発生するためのデジタル制御手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US876,645 | 1992-04-30 | ||
| US07/876,645 US5382956A (en) | 1992-04-30 | 1992-04-30 | Integrated circuit for physiological signal measurement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06217943A true JPH06217943A (ja) | 1994-08-09 |
| JP3504684B2 JP3504684B2 (ja) | 2004-03-08 |
Family
ID=25368254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12810993A Expired - Fee Related JP3504684B2 (ja) | 1992-04-30 | 1993-04-30 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5382956A (ja) |
| EP (1) | EP0568198B1 (ja) |
| JP (1) | JP3504684B2 (ja) |
| DE (1) | DE69323344T2 (ja) |
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1993
- 1993-03-31 EP EP93302548A patent/EP0568198B1/en not_active Expired - Lifetime
- 1993-03-31 DE DE69323344T patent/DE69323344T2/de not_active Expired - Fee Related
- 1993-04-30 JP JP12810993A patent/JP3504684B2/ja not_active Expired - Fee Related
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