DE69230299T2

DE69230299T2 - Speicherplattenanordnungsteuerungsvorrichtung für eine Datenspeicherungsanordnung

Info

Publication number: DE69230299T2
Application number: DE69230299T
Authority: DE
Inventors: Mahmoud K. Jibbe; Craig C. Mccombs; Kenneth J. Thompson
Original assignee: Symbios Inc; NCR International Inc; Hyundai Electronics America Inc
Current assignee: MagnaChip Semiconductor Ltd; NCR International Inc
Priority date: 1991-03-13
Filing date: 1992-03-11
Publication date: 2000-06-21
Anticipated expiration: 2012-03-12
Also published as: EP0508604A3; EP0508604B1; JPH06180623A; EP0508604A2; JP3159768B2; US5345565A; DE69230299D1

Description

Die vorliegende Erfindung betrifft Datenspeichersysteme der Art mit einem Host-Bus, der so ausgestaltet ist, daß er an ein Host-Gerät angeschlossen werden kann, und mit Laufwerken, die so ausgestaltet sind, daß sie an eine Mehrzahl von Laufwerkgeräten angeschlossen werden können.
Jüngere und andauernde Zunahmen im Hinblick auf Leistung und Geschwindigkeit in der Computerverarbeitung, auf Geschwindigkeit und Kapazität von Primärspeicher und auf Größe und Komplexität von Computersoftware hat zur Notwendigkeit für schneller arbeitende sekundäre Speichergeräte mit größerer Kapazität geführt; Magnetplatten stellen die am häufigsten verwendeten externen oder sekundären Speichermittel dar, die in modernen Computersystemen zum Einsatz kommen. Leider hat die Leistungsverbesserungsrate großer Magnetplatten nicht mit der Leistungsverbesserungsrate von Prozessoren und Hauptspeichern Schritt halten können. Es können jedoch erhebliche Verbesserungen im Hinblick auf die Leistung und Kosten für sekundäre Speicher erhalten werden, indem einzelne große, kostspielige Laufwerke durch eine Vielzahl kleiner, kostenarmer Laufwerke ersetzt werden, die zu einer parallelen Array zusammengeschlossen werden, die für den Host wie ein einziges großes, schnelles Laufwerk aussehen.
Mehrere Bauartalternativen für Laufwerkarrays wurden in einem Artikel mit dem Titel "A Case for Redundant Arrays of Inexpensive Disks (RAID)" (Ein Fall für redundante Arrays kostenarmer Platten (RAID)) von David A. Patterson, Garth Gibson und Randy H. Katz, University of California Report No. UCB/CSD 87/391, Dezember 1987, vorgestellt. Dieser Artikel erörtert Laufwerkarrays sowie die Verbesserungen im Hinblick auf Leistung, Zuverlässigkeit, Leistungsaufnahme und Skalierbarkeit, die Laufwerkarrays im Vergleich zu einzelnen großen Magnetplatten bieten.
In dem Artikel werden fünf Laufwerkarray-Anordnungen beschrieben, die als RAID-Ebenen bezeichnet werden. Die erste RAID-Ebene umfaßt N Laufwerke zum Speichern von Daten und N zusätzliche "Spiegel"-Laufwerke zum Speichern von Kopien der auf die Datenlaufwerke geschriebenen Informationen. Schreibfunktionen der RAID-Ebene 1 verlangen, daß Daten auf zwei Laufwerke geschrieben werden, wobei das zweite "Spiegel"-Laufwerk dieselben Informationen erhält wie das erste Laufwerk. Wenn Daten gelesen werden, dann können sie von einem beliebigen der beiden Laufwerke gelesen werden.
Systeme der RAID-Ebene 3 umfassen ein oder mehrere Gruppen von N + 1 Laufwerken. Innerhalb jeder Gruppe werden N Laufwerke zum Speichern von Daten verwendet, und das zusätzliche Laufwerk dient zum Speichern von Paritätsinformationen. Bei Schreibfunktionen der RAID-Ebene 3 wird jeder Datenblock in N Teile unterteilt und so auf den N Datenlaufwerken gespeichert. Die entsprechenden Paritätsinformationen werden auf ein spezielles Paritätslaufwerk geschrieben. Wenn Daten gelesen werden, dann muß auf alle N Datenlaufwerke zugegriffen werden. Das Paritätslaufwerk dient zum Rekonstruieren von Informationen im Falle eines Laufwerkausfalls.
Auch Systeme der RAID-Ebene 4 bestehen aus einer oder mehreren Gruppen von N + 1 Laufwerken, wobei N Laufwerke zum Speichern von Daten verwendet werden, und das zusätzliche Laufwerk dient zum Speichern von Paritätsinformationen. Systeme der RAID-Ebene 4 unterscheiden sich von Systemen der RAID-Ebene 3 dadurch, daß zu speichernde Daten in größere Portionen unterteilt werden, die aus einem oder aus vielen Datenblöcken bestehen, und zum Speichern auf die Laufwerke aufgeteilt werden. Das Schreiben erfordert weiterhin Zugriff auf zwei Laufwerke, d. h. eines der N Datenlaufwerke und das Paritätslaufwerk. Auf ähnliche Weise erfordern Lesevorgänge typischerweise nur Zugang auf ein einziges der N Datenlaufwerke, es sei denn, die zu lesenden Daten überschreiten die auf jedem Laufwerk gespeicherte Blocklänge. Wie bei Systemen der RAID-Ebene 3, dient das Paritätslaufwerk zum Rekonstruieren von Informationen im Falle eines Laufwerkausfalls.
Die RAID-Ebene 5 ist der RAID-Ebene 4 ähnlich, mit der Ausnahme, daß zusätzlich zu den Daten Paritätsinformationen über die N + 1 Laufwerke in jeder Gruppe verteilt werden. Jede Gruppe enthält zwar N + 1 Laufwerke, aber jedes Laufwerk beinhaltet einige Blöcke zum Speichern von Daten sowie einige Blöcke zum Speichern von Paritätsinformationen. Wo Paritätsinformationen gespeichert werden, wird durch einen vom Benutzer ausgeführten Algorithmus gesteuert. Wie bei Systemen der RAID-Ebene 4, erfordert das Schreiben in RAID- Ebene 5 Zugriff auf wenigstens zwei Laufwerke; aber es erfordert nicht mehr jeder Schreibvorgang auf eine Gruppe Zugriff auf dasselbe spezielle Paritätslaufwerk wie in Systemen der RAID-Ebene 4. Dieses Merkmal bietet die Möglichkeit, gleichzeitige Schreibvorgänge durchzuführen.
In einem bekannten Laufwerkarray-System arbeitet der Host als RAID-Controller und führt Paritätserzeugung und - prüfung durch. Durch die Host-Computer-Parität erhöht sich das Overhead der Host-Verarbeitung. Ferner beinhaltet das bekannte System eine feste Datenpfadstruktur, die die Mehrzahl von Laufwerken mit dem Host-System verbindet. Eine Umordnung des Laufwerkarray-Systems zur Aufnahme unterschiedlicher Laufwerkszahlen oder anderer RAID- Konfigurationen läßt sich nicht leicht durchführen.
Die US-A-4,914,656 offenbart ein Datenspeichersystem mit einem Host-Bus, der so ausgestaltet ist, daß er an ein Host-Gerät angeschlossen werden kann, Laufwerke, die an eine Mehrzahl von Laufwerkgeräten angeschlossen werden können, selektiv steuerbare Kopplungsmittel, die mit dem Host-Bus und einer Mehrzahl von Bussen verbunden sind und die Anschlußmittel aufweisen, um den Host-Bus mit einer ersten Gruppe von Bussen zu verbinden. Die EP-A-0,369,707 offenbart ein Datenspeichersystem, das ebenfalls einen Host-Bus für den Anschluß an ein Host-Gerät, ein Laufwerk für den Anschluß an eine Mehrzahl von Laufwerkgeräten und selektiv steuerbare Kopplungsmittel umfaßt, die mit dem Host-Bus und dem Laufwerk verbunden sind.
Die EP-A-0,294,287 und die EP-A-0,320,107 betreffen Datenspeichersysteme der Art, die in der vorliegenden Erfindung definiert ist, aber alle diese obengenannten Systeme sind nachteiligerweise in bezug auf ihre Anpassungsfähigkeit und Flexibilität im Hinblick auf die Steuerung des Datenflusses zwischen einem Host und einer Laufwerkarray beschränkt.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Datenspeichersystem der vorgegebenen Art bereitzustellen, das leicht an verschiedene Laufwerkarray-Konfigurationen angepaßt werden kann.
Daher wird erfindungsgemäß ein Datenspeichersystem bereitgestellt, umfassend einen Host-Bus, der so ausgestaltet ist, daß er an ein Host-Gerät angeschlossen werden kann, Laufwerke, die an eine Mehrzahl von Laufwerkgeräten angeschlossen werden können, selektiv steuerbare Kopplungsmittel, die mit dem genannten Host-Bus und mit einer Mehrzahl von Array-Bussen verbunden sind, die mit den genannten Laufwerken verbunden sind, ein erstes Anschlußmittel, das so ausgestaltet ist, daß es den genannten Host-Bus mit einer ersten Gruppe von ausgewählten Array-Bussen verbindet, dadurch gekennzeichnet, daß das genannte erste Verbindungsmittel eine Mehrzahl von Registern aufweist, die jeweils mit einem jeweiligen Array- Bus assoziiert und mit dem genannten Host-Bus verbunden sind, um Daten von diesem zu empfangen, wobei jedes Register einen jeweiligen Bustreiber hat, der mit diesem sowie mit dem assoziierten Array-Bus verbunden ist, wobei die Bustreiber selektiv steuerbar sind, um den genannten Host-Bus mit der genannten ersten Gruppe ausgewählter Array-Busse zu verbinden, und dadurch, daß das genannte Kopplungsmittel ein Paritätserzeugungsmittel, zweite Verbindungsmittel, die so ausgestaltet sind, daß sie eine zweite Gruppe von ausgewählten Array-Bussen mit dem Eingang des genannten Paritätserzeugungsmittels verbinden, und dritte Verbindungsmittel umfaßt, die so ausgestaltet sind, daß sie den Ausgang des genannten Paritätserzeugungsmittels mit einer dritten Gruppe von ausgewählten Array-Bussen verbinden.
Eine Ausgestaltung der Erfindung wird nachfolgend beispielhaft unter Bezugnahme auf die Begleitzeichnungen beschrieben. Dabei zeigt:
Fig. 1 ein Blockdiagramm eines Laufwerkarray- Controllers mit der Daten- und Paritäts-Routingarchitektur der vorliegenden Erfindung;
Fig. 2 ein Funktionsblockdiagramm des SCSI-Array- Datenpfadchips (ADP) von Fig. 1 mit der Daten- und Paritäts-Routingarchitektur der vorliegenden Erfindung;
Fig. 3 ein Blockdiagramm der DMA FIFO und Routing- Blöcke von Fig. 2, die eine bevorzugte Ausgestaltung der vorliegenden Erfindung repräsentieren;
Fig. 4A bis 4F ein ausführlicheres Blockdiagramm der in Fig. 3 gezeigten Architektur; und
Fig. 5 bis 18 einige der verschiedenen Konfigurationen der Schaltung von Fig. 3. So zeigt beispielsweise Fig. 8 die Schaltungskonfiguration zur Durchführung eines Schreibvorgangs der RAID-Ebene 3.
Fig. 1 zeigt ein Blockdiagramm eines SCSI- (kleine Computersystem-Schnittstelle) Laufwerkarray-Controllers mit der Daten- und Paritäts-Routingarchitektur der vorliegenden Erfindung. Der Controller beinhaltet einen Host-SCSI- Adapter 14 als Schnittstelle zwischen dem Host-System- Datenbus 12 und dem SCSI-Datenbus 16. Paritätserzeugung sowie Daten- und Paritätsrouting erfolgen im SCSI-Array- Datenpfadchip (ADP) 10. Der ADP-Chip 10 verbindet den SCSI- Datenbus 16 mit sechs zusätzlichen Datenbussen, die mit den Bezugsziffern 21 bis 26 bezeichnet sind. SCSI-Bus- Schnittstellenchips 31 bis 35 bilden die Schnittstelle zwischen den jeweiligen SCSI-Datenbussen 21 bis 25 und entsprechenden externen Laufwerkdatenbussen 41 bis 45. Bus 26 verbindet den ADP-Chip mit einem 64 kB statischen RAM (SRAM) 36. ADP-Chips 10, SCSI-Adapter 14 und SCSI-Bus- Schnittstellenchips 31 bis 35 arbeiten alle unter der Steuerung eines dedizierten Mikroprozessors 51.
Alle gezeigten Datenbusse, mit Ausnahme von Bus 16, haben neun Datenleitungen, von denen eine eine Paritätsbitleitung ist. Bus 16 hat 18 Datenleitungen, von denen zwei Busparitätsleitungen sind. Zusätzliche Steuer-, Bestätigungs- und Meldungsleitungen (nicht dargestellt) sind ebenfalls mit den Datenbussen vorhanden.
SCSI-Adapter 14, SCSI-Bus-Schnittstellenchips 31 bis 36, SRAM 36 und Mikroprozessor 51 sind im Handel erhältliche Artikel. So kann beispielsweise der SCSI- Adapter 14 ein Fast - SCSI 2 Chip, die SCSI-Bus- Schnittstellenchips 31 bis 35 können NCR 53C96 Chips und der Mikroprozessor 51 kann ein Motorola MC68020 Mikroprozessor mit 16 MHz sein. Auf dem Mikroprozessorbus sind auch ein 1 MB DRAM, ein 128 kB EPROM, ein 8 kB EEPROM, ein 68901 Multifunktions-Peripherie-Controller sowie verschiedene Register resident.
Der SCSI-Datenpfadchip 10 ist ein anwendungsspezifisches IC-Bauelement, das sämtliche Datenrouting-, Datenmultiplexier- und -demultiplexier- sowie Paritätserzeugungs- und -prüfaspekte der RAID-Ebenen 1, 3 und 5 handhaben kann. Auch die Datenmultiplexierung nicht redundanter Daten unter fünf Kanälen ist möglich. Der ADP-Chip 10 handhabt die Übertragung von Daten zwischen dem Host-SCSI-Adapter 14 und den SCSI-Bus-Interfacechips 31 bis 35. Der ADP-Chip handhabt auch die Bewegungen von Daten zu und von dem 64 kB SRAM während der Lese-/Modifizier- /Schreibvorgänge der RAID-Ebene 5.
Fig. 2 ist ein Funktionsblockdiagramm des in Fig. 1 gezeigten SCSI-Array-Datenpfadchips (ADP). Der ADP-Chip besteht aus den folgenden internen Funktionsblöcken: Steuerlogikblock 60 mit Diagnosemodul 62, Konfigurationssteuer- und Statusregistermodul 64, Interruptmodul 66 und Schnittstellenmodul 68; DMA FIFO Block 70; sowie Daten- und Paritätsrouting-Block 100.
Die Hauptfunktion des Steuerblocks 60 besteht darin, den hierin beschriebenen Datenpfad und Paritätspfad zu konfigurieren und zu prüfen. Das Mikroprozessor- Schnittstellenmodul 68 enthält grundsätzliche Mikroprozessor-Lese- und -Schreib-Zyklus-Steuerlogik für Kommunikation und Datenübertragung zwischen dem Mikroprozessor 51 (in Fig. 1 gezeigt) und Steuer- und Statusregistern im Steuerblock. Diese Schnittstelle entspricht einem gemultiplexten Adreß- und Datenbusstandard, bei dem Mikroprozessor-Lese- und - Schreibzyklen aus einer Adreßphase gefolgt von einer Datenphase bestehen. Während der Adreßphase wird ein bestimmtes Register vom Mikroprozessor gewählt. Während der nachfolgenden Datenphase werden Daten auf den adressierten Register geschrieben oder von ihm gelesen.
Das Konfigurationssteuer- und Statusregistermodul 64 weist zahlreiche 8-Bit-Register unter der Steuerung des Mikroprozessor-Schnittstellenmoduls 68 wie oben umrissen auf. Der Inhalt der Steuerregister bestimmt die Konfiguration der Daten- und Paritätspfade. Statusregister senden Konfigurations- und Interrupt-Informationen zum Mikroprozessor.
Das Diagnosemodul 62 beinhaltet Ein- und Ausgangsdatenregister für den Host- und jeden Array-Kanal. Die Eingangsregister werden vom Prozessor geladen und senden Daten zum Host-Bus 16, zu den Array-Bussen 21 bis 25 und zum SRAM-Bus 26, um Host- oder Array-Übertragungen zu emulieren. Die Ausgangsregister, die mit durch die verschiedenen Datenbusse geführten Daten geladen werden, werden vom Mikroprozessor gelesen, um den ordnungsgemäßen Betrieb gewählter Daten- und Paritätspfadkonfigurationen zu überprüfen.
Das Interrupt-Modul 66 enthält die Steuerlogik, die notwendig ist, um die Maskierung und Gruppierung von ADP- Chip- und Laufwerk-Controller-Kanal-Interruptsignalen auszuführen. Beliebige aus fünf Kanal-Interruptsignalen, die von den SCSI-Bus-Schnittstellenchips 31 bis 35 empfangen werden, und drei intern generierten ADP- Paritätsfehler-Interruptsignalen können miteinander kombiniert werden, um Interruptsignale für den Mikroprozessor zu generieren.
Die Funktion des DMA FIFO Blockes 70 besteht darin, vom Host erhaltene Daten so lange zu halten, bis die Array bereit ist, die Daten zu akzeptieren und sie vom 18-Bit-Bus 16 in 9-Bit-Busse 18 umzuwandeln. Während der Lesevorgänge hält der DMA FIFO Block 70 die von der Laufwerkarray erhaltenen Daten fest, bis das Host-System bereit ist, die Daten zu akzeptieren, und wandelt die Daten von 9-Bit- Bussen 18 in den 18-Bit-Bus 16 um.
Der Daten- und Paritätsrouting-Block 100 enthält die Steuerlogik zum Konfigurieren der Daten- und Paritätspfade zwischen dem Host, der Laufwerkarray und dem SRAM 36 als Reaktion auf Steuerbytes, die in die im Modul 64 enthaltenen Steuerregister gesetzt werden. Block 100 enthält auch Logik zum Erzeugen und Prüfen von Parität, Überprüfen von Daten, Senden von Daten, Überwachen von Datenübertragungen und Rekonstruieren von Daten, die aufgrund eines Ausfalls eines einzelnen Laufwerks verlorengegangen sind.
Fig. 3 ist ein Blockdiagramm des in Fig. 2 gezeigten DMA FIFO Blocks 70 und Routingblocks 100 und repräsentiert eine bevorzugte Ausgestaltung der vorliegenden Erfindung.
Die Datenroutingarchitektur beinhaltet fünf Datenkanäle, wobei jeder Kanal einen Datenpfad zwischen dem SCSI-Adapter 14 und einem entsprechenden einen der SCSI-Bus- Schnittstellenchips 31 bis 35 bildet. Der erste Datenkanal beinhaltet ein Doppelregister 101, das zwischen 9-Bit-Host- Bussen 16U und 16L und dem Array-Bus 21 geschaltet ist. Die Busse 16U und 16L übertragen 16 Bits Daten und zwei Bits Paritätsinformationen zwischen dem externen SCSI-Adapter 14 und dem Doppelregister 101. Der Array-Bus 21 verbindet das Doppelregister 101 mit dem SCSI-Bus-Schnittstellenchip 31. Zusätzliche Anzapfungsstellen zum Array-Bus 21 werden nachfolgend erörtert. Datenkanäle 2 bis 5 sind ähnlich aufgebaut und verbinden die Host-Busse 16U und 1% über jeweilige Doppelregister 102 bis 105 und Array-Busse 22 bis 25 mit den SCSI-Bus-Schnittstellenchips 32 bis 35.
Jedes der Doppelregister 101 bis 105 beinhaltet einen internen Zwei-zu-Eins-Multiplexer für die Auswahl als Eingang zu einem der Host-Busse 16U oder 16L, wenn Daten von den Bussen 16U und 16L zu den Array-Bussen übertragen werden sollen. Doppelregister 101 und 102 beinhalten jeweils einen internen Zwei-zu-Eins-Multiplexer für die Auswahl als Eingang zu den zugehörigen Array-Bussen oder eines Paritätsbusses 130, wenn Daten zu Host-Bussen 16U und 16L übertragen werden sollen.
Eine Exklusives-ODER-Schaltung 110 wird benutzt, um Paritätsinformationen anhand von Daten auf Array-Bussen 21 bis 25 zu generieren. Eine Anzapfungsstelle befindet sich zwischen jedem der Array-Bussen 21 bis 25 und einem ersten Eingang eines jeweiligen Zwei-zu-Eins-Multiplexers, dessen Ausgang einen Eingang zur Exklusives-ODER-Schaltung 110 bildet. Die zweiten Eingänge jedes der Multiplexer, mit den Bezugsziffern 111 bis 115 bezeichnet, sind auf Masse geschaltet.
Der Ausgang der Exklusives-ODER-Schaltung 110 ist über den 9-Bit-Bus 130 zu Doppelregistern 101 und 102 und Tri- State-Puffern 121, 122, 123, 124, 125 und 126 gegeben. Jeder der Tri-State-Puffer 121 bis 126 sendet, wenn er aktiviert ist, die von der Exklusives-ODER-Schaltung 110 generierten Paritätsinformationen zu einem jeweiligen einen der Busse 21 bis 26. Bus 26 verbindet den Ausgang des Tri- State-Puffers 126 mit SRAM 36 und einem Eingang eines Zwei- zu-Eins-Multiplexers 116. Der Ausgang des Multiplexers 116 ist der Eingang zur Exklusives-ODER-Schaltung 110, um die Architektur mit Möglichkeiten für Paritätsprüfung und Datenrekonstruktion auszustatten, die nachfolgend ausführlicher beschrieben werden.
Fig. 3 zeigt auch sechs Sender/Empfänger, mit den Bezugsziffern 141 bis 146 bezeichnet, zum Verbinden jeweiliger Busse 21 bis 26 mit dem Prozessorbus 53, um Diagnoseinformationen zwischen den Array-Kanälen und dem Prozessor zu übertragen. Ein zusätzlicher Sender/Empfänger 150 verbindet die Host-Busse 16U und 16L mit dem Prozessorbus 53. Die Sender/Empfänger 141 bis 146 und 150 ermöglichen Diagnosevorgänge durch den Controller- Prozessor.
Die Fig. 4A bis 4F zeigen zusätzliche Einzelheiten über Aufbau und Betrieb der Doppelregister 101 bis 105, der Sender/Empfänger 141 bis 146 und des Senders/Empfängers 150, sowie über die Steuerung von Daten zu und von den SCSI-Bus-Schnittstellenchips 31 bis 35 und dem SRAM 36.
Das Doppelregister 101 umfaßt der Figur zufolge einen Multiplexer 203 für die Auswahl von Daten von einem der Busse 16U oder 16L zur Speisung in die Register 205 und 207, einen Latch 209 und einen Puffer/Treiber 211, um den Registerinhalt auf den Array-Bus 21 zu setzen. Das Doppelregister 101 weist ferner einen Multiplexer 213 für die Auswahl von Daten von einem der Busse 21 oder 130 auf, um sie in die Register 215 und 217 zu setzen, und einen Puffer/Treiber 219, um den Inhalt der Register 213 und 215 auf den Bus 16L zu setzen. Das Doppelregister 102 ist im Aufbau identisch mit dem Doppelregister 101 für die Übertragung von Daten von einem der Busse 16U und 16L zum Bus 22 und von einem der Busse 21 und 130 zum Bus 16U. Die Doppelregister 103 und 104 sind jeweils dem Doppelregister 101 bzw. 102 ähnlich, mit der Ausnahme, daß keines einen Multiplexer aufweist, der dem Multiplexer 213 entspricht, oder eine Verbindung mit dem Bus 130. Das Doppelregister 105 beinhaltet lediglich diejenigen der oben beschriebenen Elemente, die für die Übertragung von Informationen von den Bussen 16U und 16L zum Bus 25 notwendig sind.
Jeder der Sender/Empfänger 141 bis 146 beinhaltet ein Register 223, das zum Empfangen und Speichern von Daten geschaltet ist, die auf dem zugehörigen Array oder SRAM-Bus resident sind, einen Puffer/Treiber 225, der so geschaltet ist, daß er den Inhalt des Registers 223 zum Prozessorbus 53 sendet, ein Register 227, das so geschaltet ist, daß es Daten vom Prozessorbus 53 empfängt und speichert, und einen Puffer/Treiber 229, der so geschaltet ist, daß er den Inhalt des Registers 227 zum zugehörigen Array oder SRAM- Bus sendet. Der Sender/Empfänger 150 beinhaltet Register und Treiber zum Speichern und Übertragen von Daten zwischen dem Prozessorbus 53 und jedem der Host-Busse 16U und 16L.
Die Array-Busse 21 bis 25 beinhalten jeweils ein Paar parallel geschalteter Puffer/Treiber 233 und 235 zum Steuern der Richtung des Datenflusses zwischen dem Array- Bus und seinem zugehörigen SCSI-Bus-Schnittstellenchip. Der SRAM-Bus 26 ist ähnlich mit dem SRAM 36 verbunden.
Steuerleitungen (nicht dargestellt) sind zwischen Steuerregistern vorgesehen, die im Konfigurationssteuer- und Statusmodul 64 resident sind (oben erörtert), sowie Doppelregister 101 bis 105, Multiplexer 111 bis 116, Tri- State-Puffer 121 bis 126, sowie Sender/Empfänger 141 bis 146 und 150. Fünf Datenpfad-Steuerregister sind für die Konfiguration des Datenpfads verantwortlich.
Das Datenpfad-Steuerregister 1 steuert den Datenfluß durch die Doppelregister 101 bis 105 bei Array- Schreibvorgängen. Jedes Steuerregisterbit steuert den Betrieb eines der Register 101 bis 105, wie unten gezeigt.

Datenpfad-Steuerregister 1

Bit 0 - aktiviert Register 101
Bit 1 - aktiviert Register 102
Bit 2 - aktiviert Register 103
Bit 3 - aktiviert Register 104
Bit 4 - aktiviert Register 105
Bit 5 - nicht belegt
Bit 6 - nicht belegt
Bit 7 - nicht belegt
Wenn eines der Steuerbits 0 bis 4 im H-Zustand ist, dann werden die vom Host erhaltenen Daten auf den internen Array-Bus übertragen, der dem aktivierten Register entspricht. Die vom Host erhaltenen Daten stehen danach auf dem SCSI-Bus-Schnittstellenchip zur Verfügung, der mit dem Array-Bus, der Paritätserzeugungslogik und der Diagnoseschaltungsanordnung verbunden ist.
Das Datenpfad-Steuerregister 2 steuert den Betrieb der Multiplexer 111 bis 116 und bestimmt so den Eingang zur Exklusives-ODER-Schaltung 110. Jedes Registerbit steuert den Betrieb eines der Multiplexer 111 bis 116, wie unten gezeigt.

Datenpfad-Steuerregister 2

Bit 0 - wählt Eingang zu MUX 111
Bit 1 - wählt Eingang zu MUX 112
Bit 2 - wählt Eingang zu MUX 113
Bit 3 - wählt Eingang zu MUX 114
Bit 4 - wählt Eingang zu MUX 115
Bit 5 - wählt Eingang zu MUX 116
Bit 6 - nicht belegt
Bit 7 - nicht belegt
In der obigen Tabelle setzt eine logische Eins, die in einem oder mehreren der Registerbits 0 bis 5 gespeichert ist, den entsprechenden Multiplexer so, daß er Daten von seinem zugehörigen Array-Bus zur Exklusives-ODER-Schaltung 110 sendet. Eine in einem oder mehreren der Registerbits 0 bis 5 gespeicherte logische Null wählt den entsprechenden auf Masse geschalteten Multiplexereingang.
Das Datenpfad-Steuerregister 3 aktiviert und deaktiviert den Fluß von Daten zu und von SCSI-Bus- Schnittstellenchips 31 bis 35 und SRAM 36. Die Funktionen der einzelnen Registerbits werden nachfolgend beschrieben.

Datenpfad-Steuerregister 3

Bit 0 - Aktivieren von SCSI DMA E/A auf Kanal 1
Bit 1 - Aktivieren von SCSI DMA E/A auf Kanal 2
Bit 2 - Aktivieren von SCSI DMA E/A auf Kanal 3
Bit 3 - Aktivieren von SCSI DMA E/A auf Kanal 4
Bit 4 - Aktivieren von SCSI DMA E/A auf Kanal 5
Bit 5 - Aktivieren von Daten-E/A mit SRAM
Bit 6 - nicht belegt
Bit 7 - nicht belegt
Eine in einem der Bits 0 bis 5 gespeicherte logische Eins aktiviert den entsprechenden Kanal. Die Datenflußrichtung zu und von SCSI-Bus-Schnittstellenchips 31 bis 35 und SRAM 36 wird vom Datenpfad-Steuerregister 5 bestimmt.
Das Datenpfad-Steuerregister 4 aktiviert, durch zugehörige Chip-Hardware, spezifische RAID-Vorgänge wie nachfolgend beschrieben.

Datenpfad-Steuerregister 4

Bit 0 - Array-Datenübertragungsrichtung
Bit 1 - Aktivierung RAID-Ebene 1
Bit 2 - Aktivierung RAID-Ebene 4 oder 5
Bit 3 - Aktivierung RAID-Ebene 3
Bit 4 - Aktivierung Laufwerkskonfiguration 2 + 1
Bit 5 - Aktivierung Laufwerkskonfiguration 4 + 1
Bit 6 - Aktivierung Array-Paritätsprüfung
Bit 7 - nicht belegt
Die Datenflußrichtung durch die Registergruppen 101 bis 105 wird durch Setzen von Bit 0 bestimmt. Dieses Bit wird für Host-zu-Array-Schreibvorgänge in den H-Zustand und für Array-zu-Host-Lesevorgänge in den L-Zustand gesetzt. Bits 1, 2 und 3 aktivieren die spezifischen RAID-Vorgänge, wenn sie im H-Zustand sind. Bits 4 und 5 aktivieren die spezifischen Vorgänge der RAID-Ebene 3, wenn sie im H- Zustand sind. Das Steuerbit 6 wird in den H-Zustand gesetzt, um die Paritätsprüfung zu aktivieren.
Das Datenpfad-Steuerregister 5 steuert die Datenflußrichtung zu oder von SCSI-Bus-Schnittstellenchips 31 bis 35 und SRAM 36.

Datenpfad-Steuerregister 5

Bit 0 - Array-Richtungskanal 1
Bit 1 - Array-Richtungskanal 2
Bit 2 - Array-Richtungskanal 3
Bit 3 - Array-Richtungskanal 4
Bit 4 - Array-Richtungskanal 5
Bit 5 - Externe SRAM-Richtung
Bit 6 - nicht belegt
Bit 7 - nicht belegt
Eine in einem der Registerbits 0 bis 5 gespeicherte logische Eins gibt vor, daß Daten vom Array-Kanal-Bus zu seinem angeschlossenen SCSI-Bus-Schnittstellenchip oder zum SRAM übertragen werden sollen. Eine logische Null legt die Datenübertragungsrichtung vom SCSI-Bus-Schnittstellenchip oder SRAM zum entsprechenden Array-Kanal-Bus fest. Die Steuerbits des Registers 3 müssen so gesetzt werden, daß sie die SCSI-Bus-Schnittstellenchips 31 bis 35 des SRAM 36 zur Durchführung einer Datenübertragung aktivieren.
Die oben erörterten fünf Datenpfad-Steuerregister aktivieren oder deaktivieren Doppelregister 101 bis 105, Multiplexer 111 bis 116, Tri-State-Puffer 121 bis 126 sowie Sender/Empfänger 141 bis 146 und 150, um die Architektur zur Durchführung der verschiedenen Lese- und Schreibvorgänge der RAID-Ebenen 1, 3, 4 und 5 zu konfigurieren, die nachfolgend unter Bezugnahme auf Fig. 5 bis 14 beschrieben werden.
Fig. 5 zeigt die Datenpfadarchitektur, die so konfiguriert ist, daß Schreibvorgänge der RAID-Ebene 1 auf den Kanälen 1 und 2 durchgeführt werden. Der Inhalt der Datenpfad-Steuerregister 1 bis 5 lautet hexadezimal ausgedrückt: Steuerregister 1-03hex, Steuerregister 2 - 00hex, Steuerregister 3 - 03hex, Steuerregister 4 - 03hex und Steuerregister 5 - 03hex. Somit werden Doppelregister 101 und 102 aktiviert, um vom Host über die Busse 16U und 16L empfangene Daten zu den Bussen 21 und 22 zu übertragen. Daten werden zunächst vom Bus 16L zu den Bussen 21 und 22 und von dort vom Bus 16U zu den Bussen 21 und 22 übertragen. SCSI-Bus-Schnittstellenchips 31 und 32 werden aktiviert, um Daten von den Bussen 21 und 22 zu ihren zugehörigen Array-Laufwerken zu übertragen, wobei jedes Laufwerk dieselben Daten erhält. Aktive Busse (Busse 16U, 16L, 21 und 22) sind in Fig. 5 mit stärkeren Linien gezeichnet. Neben den aktiven Bussen stehen Pfeile, um die Richtung des Datenflusses auf den Bussen anzuzeigen.
Die Lesekonfiguration der RAID-Ebene 1 ist in Fig. 6 dargestellt. Da Array-Laufwerke Kanal 1 und Kanal 2 dieselben Informationen speichern, braucht bei einem Lesevorgang auf RAID-Ebene 1 nur auf eines der Laufwerke zugegriffen werden. Zum Lesen von Daten von Laufwerkkanal 1 wird der Datenpfad-Steuerregisterinhalt wie folgt gesetzt: Steuerregister 1 - 00hex, Steuerregister 2 - 01hex, Steuerregister 3 - 011hex, Steuerregister 4 - 02hex und Steuerregister 5 - 00hex. Der SCSI-Bus- Schnittstellenchip 31 wird aktiviert, um Daten vom Laufwerkkanal 1 zum Bus 21 zu übertragen. Der Multiplexer 111 wird aktiviert, um die Daten auf dem Bus 21 durch die Paritätserzeugungsschaltung 110 zum Bus 130 zu übertragen. Da die Multiplexer 112 bis 116 deaktiviert sind, gehen die zum Multiplexer 111 gesendeten Daten unverändert durch den Paritätsgenerator. Die Doppelregister 101 und 102 werden aktiviert, um vom Bus 130 erhaltene Daten jeweils zu den Bussen 16U und 16L zu senden. Der Bus 16U erhält obere Byteinformation, während der Bus 16L untere Byteinformation überträgt.
Fig. 7 zeigt die Datenpfadarchitektur, die so konfiguriert ist, daß Laufwerk Kanal 1 der RAID-Ebene 1 von Laufwerk Kanal 2 rekonstruiert wird. Der Datenpfad- Steuerregisterinhalt wird wie folgt gesetzt: Steuerregister 1 - 00hex, Steuerregister 2 - 02hex, Steuerregister 3 - 03hex, Steuerregister 4 - 03hex und Steuerregister 5 - 01hex. Der SCSI-Bus-Schnittstellenchip 32 wird aktiviert, um Daten zum Bus 22 zu senden, der Multiplexer 112 wird aktiviert, um Daten vom Bus 22 zum Bus 130 zu senden, der Tri-State-Puffer 121 wird aktiviert, um Daten vom Bus 130 zum Bus 21 zu senden, und der SCSI-Bus-Schnittstellenchip 31 wird aktiviert, um vom Bus 21 erhaltene Daten auf Laufwerk Kanal 1 zu schreiben. Die Architektur könnte auch so konfiguriert werden, daß Laufwerk Kanal 2 von Laufwerk Kanal 1 rekonstruiert wird.
Fig. 8 zeigt die Datenpfadarchitektur, die so konfiguriert ist, daß sie 4+1 (vier Datenlaufwerke und ein Paritätslaufwerk) Schreibvorgänge von RAID-Ebene 3 zuläßt. Der Inhalt der Datenpfad-Steuerregister lautet wie folgt: Steuerregister 1 - 0Fhex, Steuerregister 2 - 0Fhex, Steuerregister 3 - 1Fhex, Steuerregister 4-29hex und Steuerregister 5 - 1Fhex. Die Doppelregister 101 bis 104 werden aktiviert, um Daten vom Host jeweils zu den Bussen 21 bis 24 zu senden. Die Multiplexer 111 bis 114 werden aktiviert, um Daten von den Bussen 21 bis 24 zum Paritätsgenerator 110 zu senden, dessen Ausgang über den Bus 130, den aktivierten Tri-State-Puffer 125 und den Bus 25 zur Busschnittstelle 35 übertragen wird. Die Bus- Schnittstellenchips 31 bis 35 werden aktiviert, um Daten von den Bussen 21 bis 25 zu ihren entsprechenden Array- Laufwerken zu senden.
Die Lesekonfiguration der RAID-Ebene 3 ist in Fig. 9 illustriert, wo die SCSI-Bus-Schnittstellenchips 31 bis 34 aktiviert werden, um Daten von ihren entsprechenden Array- Laufwerken über die Busse 21 bis 25 zu Doppelregistern 101 bis 104 zu senden. Die Doppelregister 101 bis 104 werden aktiviert, um die von den Bussen 21 bis 24 erhaltenen Daten zu den Bussen 16U und 16L zu senden. Die Datenpfad- Steuerregister werden wie folgt gesetzt, um die Datenpfade zu konfigurieren: Steuerregister 1 - 00hex, Steuerregister 2 - 1Fhex, Steuerregister 3 - 1Fhex, Steuerregister 4 - 68hex und Steuerregister 5 - 00hex. Die Paritätsprüfung erfolgt durch Durchführung eines Exklusives-ODER-Vorgangs an den auf Laufwerk Kanal 5 gespeicherten Paritätsinformationen mit den von Laufwerk Kanal 1 bis Kanal 4 gelesenen Daten. Der Ausgang des Paritätsgenerators 110 sollte 00hex lauten, wenn die gespeicherten Daten fehlerfrei vom Array zurückgelesen werden.
Fig. 10 zeigt die Datenpfadarchitektur, die konfiguriert wurde, um Laufwerk Kanal 2 der RAID-Ebene 3 von den übrigen Daten- und Paritätslaufwerken zu rekonstruieren. Der Inhalt des Datenpfad-Steuerregisters wird wie folgt gesetzt: Steuerregister 1 - 00hex, Steuerregister 2 - 1 Dhex, Steuerregister 3 - 1Fhex, Steuerregister 4-29hex und Steuerregister 5 - 02hex. Die SCSI-Bus-Schnittstellenchips 31, 33, 34 und 35 sowie die Multiplexer 111, 113, 114 und 115 werden aktiviert, um Daten- und Paritätsinformationen von Array-Laufwerk Kanal 1, 3, 4 und 5 zum Paritätsgenerator 110 zu senden. Der Paritätsgenerator 110 kombiniert die erhaltenen Daten und Paritätsinformationen, um Daten von Kanal 2 zu regenerieren. Der Ausgang des Paritätsgenerators wird über den Bus 130, das aktivierte Tri-State-Gerät 122, den Bus 22 und den aktivierten Bus-Schnittstellenchip 32 zum Laufwerk Kanal 2 gesendet. Alternativ könnte die Architektur so konfiguriert werden, daß die rekonstruierten Daten während der Lesevorgänge direkt zum Host gesendet werden.
Schreibvorgänge der RAID-Ebene 5 beinhalten ein Lese- und ein Schreibverfahren. Fig. 11 und 12 illustrieren einen Schreibvorgang der RAID-Ebene 5, der die Array- Laufwerke Kanal 1 und 2 beinhaltet, wobei Daten auf Array- Laufwerk Kanal 2 und Paritätsinformationen auf Laufwerk Kanal 1 aktualisiert werden sollen. Die Datenpfade werden zunächst wie in Fig. 11 gezeigt konfiguriert, um Informationen von den Laufwerken Kanal 1 und 2 zu lesen. Diese Informationen werden durch Multiplexer 111 und 112 zum Paritätsgenerator 110 gesendet, und das Ergebnis wird über den Bus 130, den aktivierten Tri-Ttate-Puffer 136 und den Bus 26 im externen SRAM 36 gespeichert. Die Datenpfad- Steuerregister enthalten die folgenden Codes:
Steuerregister 1 - 00hex, Steuerregister 2 - 03hex,
Steuerregister 3 - 23hex, Steuerregister 4 - 04hex und
Steuerregister 5 - 20hex.
Dann werden neue Daten und Paritätsinformationen wie in Fig. 12 gezeigt auf die Array-Laufwerke Kanal 1 und 2 geschrieben. Doppelregister 102 wird aktiviert, um die neuen Daten vom Host zu empfangen und die Daten über den Bus 22 und den aktivierten SCSI-Bus-Schnittstellenchip 32 zu Laufwerk Kanal 2 zu senden. Die neuen Daten werden auch durch den Multiplexer 112 zum Paritätsgenerator 110 gesendet. Die zuvor auf den SRAM 36 geschriebenen Informationen werden auch durch den Multiplexer 116 zum Paritätsgenerator 110 gesendet. Der Ausgang des Paritätsgenerators ist die neue Parität, die durch den aktivierten Tri-State-Puffer 121, den Bus 21 und den aktivierten SCSI-Bus-Schnittstellenchip 31 zu Laufwerk Kanal 1 gesendet werden. Der Inhalt der Datenpfad- Steuerregister für den zweiten Teil des Schreibvorgangs von RAID-Ebene 5 lautet wie folgt: Steuerregister 1-02hex, Steuerregister 2-22 hex, Steuerregister 3-23hex, Steuerregister 4-05hex und Steuerregister 5 - 03hex.
Fig. 13 veranschaulicht einen Lesevorgang auf RAID- Ebene 5. In diesem Beispiel sind die zu lesenden Informationen auf Array-Laufwerk Kanal 5 resident. Die Datenpfad-Steuerregister werden gesetzt, um SCSI-Bus- Schnittstellenchip 35, Multiplexer 115 und Doppelregister 101 und 102 zu aktivieren, Daten von Laufwerk Kanal 5 zum Host zu übertragen. Der Steuerregisterinhalt lautet:
Steuerregister 1 - 00hex, Steuerregister 2 - 10hex,
Steuerregister 3 - 10hex, Steuerregister 4 - 04hex und
Steuerregister 5 - 00hex.
Die Laufwerkrekonstruktion von RAID-Ebene 5 ist ähnlich der oben in Verbindung mit Fig. 9 erörterten Laufwerkrekonstruktion von RAID-Ebene 3. Fig. 14 zeigt eine Konfiguration zum Rekonstruieren von Daten auf Kanal 2. Der Datenpfad-Steuerregisterinhalt lautet: Steuerregister 1 - 00hex, Steuerregister 2 - 1 Dhex, Steuerregister 3 - 1Fhex, Steuerregister 4-25hex und Steuerregister 5 - 02hex.
Die Datenpfadarchitektur kann auch so konfiguriert werden, daß Datenprüfung, Datensendung und Diagnosevorgänge durchgeführt werden. Zusätzliche Steuerregister sind vorgesehen, um Sender/Empfänger 141 bis 146 und Sender/Empfänger 150 zu steuern, um die Architektur zur Durchführung dieser zusätzlichen Vorgänge zu konfigurieren. Die Fig. 15 bis 18 illustrieren einige der Datenprüfungs-, Datensendungs- und Diagnosevorgänge, die durchgeführt werden können.
Fig. 15 zeigt die Datenpfadarchitektur, die so konfiguriert ist, daß überprüft wird, daß auf Array- Laufwerken Kanal 1 und 2 gemäß RAID-Ebene 1 gespeicherte Informationen korrekt sind. Kanal 1 und 2 werden aktiviert, um Daten von den SCSI-Bus-Schnittstellenchips 31 und 32 zu empfangen. Die Multiplexer 111 und 112 werden aktiviert, um diese Daten zur Exklusives-ODER-Schaltung 110 zu senden.
Der Ausgang der Schaltung 110, der 00hex lauten sollte, wenn die Laufwerke Kanal 1 und 2 duplizierte Informationen erhalten, wird über den Bus 130, den aktivierten Tri-State- Puffer 125, den Bus 25, den aktivierten Sender/Empfänger 145 und den Bus 53 zur Auswertung zum Prozessor gesendet.
Fig. 16 illustriert die Datenpfadarchitektur, die so konfiguriert ist, daß überprüft wird, ob in der Array gemäß RAID-Ebenen 3 und 5 gespeicherte Informationen korrekt sind. Kanäle 1 bis 5 werden aktiviert, um Daten von den SCSI-Bus-Schnittstellenchips 31 bis 35 zu empfangen. Die Multiplexer 111 bis 115 werden aktiviert, um diese Daten zur Exklusives-ODER-Schaltung 110 zu senden. Der Ausgang der Schaltung 110, der 00hex sein sollte, wenn die Daten und Paritätsinformationen richtig sind, wird über den Bus 130, den aktivierten Tri-State-Puffer 126, den Bus 26 und den aktivierten Sender/Empfänger 146 zur Auswertung zum Prozessor gesendet.
Die Fig. 17 und 18 zeigen die Datenpfadarchitektur, die für eine Datensendung konfiguriert wurde, wobei dieselben Daten auf jedes der Laufwerke in der Array geschrieben werden. Die Datensendung kann erfolgen, um alle Array-Laufwerke mit einer bekannten Datenstruktur zu initialisieren. In Fig. 17 werden Daten vom Doppelregister 101 vom Prozessor über den Bus 53 und den aktivierten Sender/Empfänger 150 erhalten. In Fig. 18 werden Daten vom Host-System zum Doppelregister 101 gesendet. In beiden Fällen wird das Doppelregister 101 aktiviert, um die empfangenen Daten über den Bus 21 zu den SCSI-Bus- Schnittstellenchips 31 zu senden. Der Multiplexer 111 wird aktiviert, um Daten von Bus 21 zur Exklusives-ODER- Schaltung 110 zu senden. Die Multiplexer 112 bis 116 bleiben deaktiviert, so daß der Ausgang der Schaltung 110 äquivalent ist mit den vom Bus 21 empfangenen Daten. Die Tri-State-Geräte 112 bis 115 werden aktiviert, um den Ausgang der Schaltung 110 zu den SCSI-Bus- Schnittstellenchips 32 bis 35 zu senden.
Daraus wird ersichtlich, daß mit der vorliegenden Erfindung eine flexible Datenpfad- und Paritätspfadarchitektur zum Steuern des Datenflusses zwischen einem Host-System und einer Laufwerkarray bereitgestellt wird. Der Fachperson wird einleuchtend sein, daß die Erfindung nicht auf die Details der obigen Ausgestaltungen begrenzt ist. So braucht die Architektur beispielsweise nicht auf fünf Kanäle beschränkt zu sein. Außerdem sind andere Konfigurationen als die oben beschriebenen möglich. So können andere Prozessoren, Prozessorschnittstellen und Busschnittstellen als die in den Figuren dargestellten und oben erörterten Typen eingesetzt werden. So kann beispielsweise die Datenpfadarchitektur mit ESDI-, IPI- oder EISA-Geräten anstatt mit SCSI-Geräten konstruiert werden.

Claims

1. Datenspeichersystem, umfassend einen Host-Bus (16), der so ausgestaltet ist, daß er an ein Host-Gerät angeschlossen werden kann, Laufwerke (31-35, 41-45), die an eine Mehrzahl von Laufwerkgeräten angeschlossen werden können, selektiv steuerbare Kopplungsmittel (10), die mit dem genannten Host-Bus (16) und mit einer Mehrzahl von Array-Bussen (21, 25) verbunden sind, die mit den genannten Laufwerken (31-35, 41-45) verbunden sind, ein erstes Verbindungsmittel (205, 207, 211), das so ausgestaltet ist, daß es den genannten Host-Bus (16) mit einer ersten Gruppe von ausgewählten Array-Bussen (21-25) verbindet, dadurch gekennzeichnet, daß das genannte erste Verbindungsmittel eine Mehrzahl von Registern (205, 207) aufweist, die jeweils mit einem jeweiligen Array-Bus (21-25) assoziiert und mit dem genannten Host-Bus (16) verbunden sind, um Daten von diesem zu empfangen, wobei jedes Register (205, 207) einen jeweiligen Bustreiber (211) hat, der mit diesem sowie mit dem assoziierten Array-Bus (21-25) verbunden ist, wobei die Bustreiber (211) selektiv steuerbar sind, um den genannten Host-Bus (16) mit der genannten ersten Gruppe ausgewählter Array-Busse (21-25) zu verbinden, und dadurch, daß das genannte Kopplungsmittel (10) ein Paritätserzeugungsmittel (110), zweite Verbindungsmittel (111-115), die so ausgestaltet sind, daß sie eine zweite Gruppe von ausgewählten Array-Bussen (21-25) mit dem Eingang des genannten Paritätserzeugungsmittels (110) verbinden, und dritte Verbindungsmittel (121-125) umfaßt, die so ausgestaltet sind, daß sie den Ausgang des genannten Paritätserzeugungsmittels (110) mit einer dritten Gruppe von ausgewählten Array-Bussen (21-25) verbinden.

2. Datenspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das genannte Paritätserzeugungsmittel eine Exklusiv-ODER-Schaltung (110) beinhaltet.

3. Datenspeichersystem nach Anspruch 2, dadurch gekennzeichnet, daß das genannte Kopplungsmittel (10) vierte Verbindungsmittel (213-219) aufweist, die so ausgestaltet sind, daß sie den Ausgang der genannten Exklusiv-ODER-Schaltung (110) mit dem genannten Host-Bus (16) verbinden.

4. Datenspeichersystem nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die genannten zweiten Verbindungsmittel jeweilige Multiplexer (111-115) aufweisen, die mit den genannten Array-Bussen (21-25) assoziiert sind, wobei jeder genannte Multiplexer (111-115) einen ersten Eingang, der mit seinem assoziierten Array-Bus (21-25) verbunden ist, einen zweiten Eingang, der mit einer Referenzspannungsquelle verbunden ist, einen Ausgang, der mit einem Eingang der genannten Exklusiv-ODER-Schaltung (110) verbunden ist, und einen Steuersignaleingang aufweist.

5. Datenspeichersystem nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß die genannten dritten Verbindungsmittel jeweilige Bustreiber (121-125) aufweisen, die mit den genannten Array-Bussen (21-25) assoziiert sind, wobei jeder Bustreiber (121-125) einen Eingang, der mit dem Ausgang der genannten Exklusiv-ODER-Schaltung (110) verbunden ist, einen Ausgang, der mit dem assoziierten Array-Bus (21-25) verbunden ist, und einen Steuersignaleingang aufweist.

6. Datenspeichersystem nach einem der Ansprüche 2 bis 5, gekennzeichnet durch ein temporäres Speichermittel (36), ein fünftes Verbindungsmittel (126), das so ausgestaltet ist, daß es den Ausgang der genannten Exklusiv-ODER- Schaltung (110) selektiv mit dem genannten temporären Speichermittel (36) verbindet, und ein sechstes Verbindungsmittel (116), das so ausgestaltet ist, daß es das genannte temporäre Speichermittel (36) selektiv mit einem Eingang der genannten Exklusiv-ODER-Schaltung (110) verbindet.

7. Datenspeichersystem nach Anspruch 6, gekennzeichnet durch einen Diagnosebus (53), siebte Verbindungsmittel (141-145), die so ausgestaltet sind, daß sie den genannten Diagnosebus (53) selektiv mit einer vierten Gruppe von ausgewählten Array-Bussen (21-25) verbinden, und ein achtes Verbindungsmittel (150), das so ausgestaltet ist, daß es den genannten Diagnosebus (53) selektiv mit dem genannten Host-Bus (16) verbindet.

8. Datenspeichersystem nach einem der vorherigen Ansprüche, gekennzeichnet durch eine Mehrzahl von steuerbaren Schnittstellengeräten (31-35), die so ausgestaltet sind, daß sie die genannten Array-Busse (21- 25) mit jeweiligen Laufwerksbussen (41-45) verbinden.