JP3159768B2 - ディスクアレイ制御装置用多重構成データパス構造 - Google Patents

ディスクアレイ制御装置用多重構成データパス構造

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータシステム用
ディスクアレイ式記憶装置に関するもので、より特定す
るならば、ディスク記憶装置のアレイ用入出力制御装置
に関するものである。
【0002】
【従来の技術】最近の、そして今なお続いているコンピ
ュータ処理能力並びに処理速度の向上、主記憶装置の速
度と容量の増大、コンピュータソフトウェアの規模と複
雑さの増加により、一層高速な動作、さらに大容量の二
次記憶装置が要求されている。磁気ディスクは最も一般
的な外部記憶装置手段または二次記憶装置手段として今
日のコンピュータシステムで用いられている。残念なこ
とに、大型磁気ディスクの性能面の改良は、プロセッサ
および主記憶装置の性能向上に追い付いてこなかった。
しかし、巨大で高価な一台のディスクドライブ装置を、
ホスト側からは一台の大型で高速のディスクに見える並
列アレイに相互接続した複数の小さくて廉価なディスク
ドライブ装置に置き換えることで、明らかに磁気記憶装
置の性能とコスト面の改良が計れる。
【0003】他のディスクアレイ設計法の幾つかは、デ
ビッド・A・パターソン(David A.Patterson)、ガー
ス・ギブソン(Garth Gibson)、ランディ・H・カッツ
(Randy H. Katz )らによる「安価なディスクによる冗
長性アレイの例(A Case forRedundant Arrays of Inex
pensive Disks)」、1987年12月カリフォルニア
大学報告書番号UCB/CSD 87/391号に示されている。この
論文は本論でも参照しており、ディスクアレイについて
と、一台の大型磁気ディスクと比較した場合ディスクア
レイの提供する性能、信頼性、消費電力、規模について
議論している。
【0004】この論文では、RAIDレベルとして参照され
る5台のディスク装置によるアレイ構成が解説されてい
る。最初のRAIDレベルはデータ保存用のディスク装置N
台とさらに「ミラーリング」用にN台のディスクを用い
てデータディスク装置に書き込まれた情報のコピーを保
存する。RAIDレベル1書き込み機能はデータが2台のデ
ィスク装置に書き込まれるように要求するもので、2台
目の「ミラーリング」用ディスク装置は1台目のディス
クに書き込まれたのと同一の情報を受け取る。データが
読み込まれる場合は、どちらのディスク装置からでも読
み込むことができる。
【0005】RAIDレベル3システムはN+1台のディス
ク装置による一つまたはそれ以上のグループからなる。
各グループ内ではN台のディスク装置がデータ保存用に
用いられ、追加された1台はパリティ情報を保存するた
めに用いる。RAIDレベル3書き込み機能の間、各データ
ブロックはN個の部分に分割されてN台のデータディス
ク装置の中に分散して保存される。これに対応するパリ
ティ情報は専用のパリティ用ディスク装置に書き込まれ
る。データが読み出される場合はデータ用ディスク装置
N台全てがアクセスされる必要がある。パリティ用ディ
スク装置はディスクの故障が発生した場合の情報の再構
成に用いられる。
【0006】RAIDレベル4システムもN+1台のディス
ク装置による一つまたはそれ以上のグループからなり、
このうちN台のディスク装置がデータ保存用、追加の1
台はパリティ情報保存用に用いる。RAIDレベル4システ
ムがRAIDレベル3システムと異なる点は、保存するデー
タが一つまたはそれ以上のデータブロックからなるさら
に大きな部分に分割されてディスク装置の中に保存され
る点である。書き込みにはここでも2台のディスク、す
なわちデータディスク装置N台のうちの1台とパリティ
用ディスク装置へのアクセスが要求される。同様に、通
常の読み出し動作は各ディスク装置に保存されたブロッ
ク長を越えるデータを読み出すのでない限りN台のデー
タ用ディスク装置の中の単独の1台へのアクセスだけが
必要とされる。RAIDレベル3システムと同様に、パリテ
ィ用ディスク装置はディスク装置の故障が発生した場合
の情報再構成に使用する。
【0007】RAIDレベル5はRAIDレベル4システムとほ
ぼ同様だが、パリティ情報の扱いが異なっており、デー
タと同様に各グループ内のN+1台に分散される。各グ
ループはN+1台のディスク装置よりなるのだが、各デ
ィスク装置はデータ保存用のブロック群とパリティ情報
保存用のブロック群を含んでいる。パリティ情報が保存
される位置は使用者が実装するアルゴリズムによって制
御される。RAIDレベル4システムにおけるのと同様に、
RAIDレベル5システムでも書き込みには少なくとも2台
のディスク装置へのアクセスが必要となる。しかし、あ
るグループへの書き込みに対してRAIDレベル4システム
のような専用のパリティ情報保存用ディスクへのアクセ
スは必要とされない。この機能により、同時書き込み動
作を実行する機会が与えられる。
【0008】パリティストリッピングとして知られるさ
らなるディスクアレイ構成法はジム・グレイ(Jim Gra
y)、ボブ・ホースト(Bob Horst )、マーク・ウォー
カー(Mark Walker )による「ディスクアレイのパリテ
ィストライピング:実用可能なスループットを備えた低
コスト・高信頼性記憶装置(Parity Striping of DiscA
rrays: Low-Cost Reliable Storage with Acceptable
Throughput )」、タンデム・コンピュータ社、199
0年1月のタンデム・技術報告第90.2号に示されて
いる。パリティストリッピング・システムにおいては、
パリティ情報のみをディスク装置全体に分散し、パリテ
ィを巨大な連続領域として割り当てるものである。デー
タはディスク装置間で分割されないが、通常の方法で保
存される。
【0009】従来技術において記述されたディスク装置
アレイシステムの多くで、ホスト装置がRAID制御装置と
して動作し、パリティ生成とパリティ検査を実行してい
る。ホスト装置にパリティ計算を実行させるのはホスト
装置の処理能力オーバーヘッドの点で高価である。さら
に、多くのシステムは複数のディスクドライブ装置とホ
ストシステムを相互接続する固定的データパス構造を含
む。ディスクアレイシステムの再構成によって異なる数
量のディスクドライブ装置に対応したりまたは異なった
RAID構成に対応するのは簡単に実現できない。
【0010】パリティ生成とホストシステムとアレイ内
のディスクドライブ装置を相互接続する可変式のデータ
とパリティのパス構成を実行するディスクアレイ制御装
置が望ましい。
【0011】
【発明が解決しようとする課題】本発明の目的はホスト
システムとディスクドライブ装置のアレイを相互接続す
るための新しい有用なデータ転送構造を提供することで
ある。
【0012】本発明のさらなる目的は各種の配置を設定
して異なるRAID設定に対応できるような上記のデータ転
送構造を提供することである。
【0013】
【発明を解決するための手段】本発明では、ホスト装置
をディスクドライブ装置のアレイに結合するための多目
的データパス構造を提供する。データパス構造にはホス
トパスと、複数のアレイバスと、ホストバスを選択した
第一のグループのアレイバスに接続するための手段とが
含まれる。排他的論理和(排他的OR)回路はパリティ情
報を生成しまた検査するために提供している。データパ
ス構造はさらに、選択した第二のグループのアレイバス
を排他的論理和回路の入力に接続するための手段と、排
他的論理和回路の出力を選択した第三のグループのアレ
イバスに接続するための手段とを含む。
【0014】
【実施例】以下で詳述する好適実施例において、データ
パス構造は対応するディスクドライブ装置をホストバス
および排他的論理和回路に接続するための複数の「アレ
イチャネル」を含むものとして解説している。各アレイ
チャネルには、アレイバスと、ホストバスからデータを
受信するようにホストバスに接続してあるレジスタと、
レジスタとアレイバスの間に接続されて第一の制御信号
を受信するように接続してあるイネーブル入力を有し、
第一の制御信号に応答してレジスタ内容をアレイバスに
提供するための第一のバス駆動回路と、アレイバスに接
続した第一の入力、論理的ゼロ電圧源に接続した第二の
入力、排他的論理和回路に接続した出力、第二の制御信
号を受信するように接続した選択入力を有し、第二の制
御信号に応答してアレイバスを排他的論理和回路に接続
するためのマルチプレクサ回路と、排他的論理和回路の
出力とアレイバスの間に接続され、第三の制御信号を受
信するように接続したイネーブル入力を有し、第三の制
御信号に反応して排他的論理和回路の出力をアレイバス
に提供するための第二のバス駆動回路を含む。
【0015】解説した好適実施例はさらに、排他的論理
和回路が生成したデータを一時保存するために用意され
た追加構造と診断動作を実行するための構造も含む。
【0016】上記のおよびその他の本発明の目的、特
徴、および利点は、以下に詳述する説明と参照番号を付
してある添付の図面を参照することにより明らかにな
る。
【0017】ここで図1を参照すると、本発明によるデ
ータおよびパリティの転送構造を具備するSCSI(Sm
all Computer System Interface )ディスクアレイ制御
装置のブロック図が示してある。制御装置にはホスト装
置システムデータバス12とSCSIデータバス16を
インターフェースするためのホストSCSIアダプター
14が含まれる。パリティ生成およびデータとパリティ
の転送はSCSIアレイデータパスチップ(ADP)1
0内部で実行される。ADPチップ10はSCSIデー
タバス16と参照番号21から26で識別される追加の
6本のデータバスを相互接続する。SCSIバスインタ
ーフェースチップ31から35はそれぞれSCSIデー
タバス21から25と、これに対応する外部ディスクド
ライブ装置データバス41から45をインターフェース
する。バス26はADPチップ10を64KBスタティ
ックランダムアクセスメモリー装置(SRAM)36と
接続する。ADPチップ10、SCSIアダプター1
4、SCSIバスインターフェースチップ31から35
の全ては専用のマイクロプロセッサ51の制御により動
作する。
【0018】バス16以外の図示したデータバスは全て
データ線9本を含み、このうちの1本はパリティビット
線である。バス16は18本のデータ線を含みこのうち
2本はバスパリティ線である。さらに図示していない制
御線、肯定応答線、通知線もまたデータバスと共に含ま
れるものである。
【0019】SCSIアダプター14、SCSIバスイ
ンターフェースチップ31から35、SRAM36およ
びマイクロプロセッサ51は商品として市場で入手可能
な部材である。例えば、SCSIアダプター14はFa
st社製SCSI 2チップ、SCSIバスインターフェース
チップ31から35はNCR社製53C96チップのこ
とがあり、マイクロプロセッサ51はモトローラ社製M
C68020/16MHzマイクロプロセッサであって
もよい。マイクロプロセッサバス上には他にも1MBの
DRAM、128KBのEPROM、8KBのEEPR
OM、68901多機能周辺機器制御装置および各種レ
ジスタが存在する。
【0020】SCSIデータパスチップ10は特定用途
集積回路装置で、データ転送、データ多重化・非多重
化、RAIDレベル1、レベル3、レベル5準拠のパリティ
生成と検査の全てを取り扱う能力がある。また5チャネ
ル間で非冗長データのデータ多重化にも対応している。
ADPチップ10はホストのSCSIアダプター14と
SCSIバスインターフェースチップ31から35の間
のデータ転送を受け持つ。ADPチップはRAIDレベル5
の読み込み/変更/書き込み動作の間64KBSRAM
へまたはここからのデータ移動も行う。
【0021】図2は図1に示したSCSIアレイデータ
パスチップ(ADP)の機能的ブロック図である。AD
Pチップは以下に列挙する内部機能ブロックよりなる。
診断モジュール62、構成の制御および状態レジスタモ
ジュール64、割込モジュール66、インターフェース
モジュール68を含む制御論理ブロック60、DMAの
FIFO(先入れ先出し)ブロック70、データおよび
パリティの転送ブロック100。
【0022】制御ブロック60の主機能は、本論で詳述
しているデータパスとパリティパスの構築と検査であ
る。マイクロプロセッサインターフェースモジュール6
8には、マイクロプロセッサ(図1に示す)と制御ブロ
ック内の制御レジスタおよび状態レジスタの間の通信お
よびデータ転送を行う基本的マイクロプロセッサ読み取
り/書き込みサイクル制御論理が含まれる。このインタ
ーフェースで用いている多重化アドレスバスおよびデー
タバス規格では、マイクロプロセッサの読み取りおよび
書き込みサイクルがアドレス相とそれに続くデータ相か
らなる。アドレス相の間、特定のレジスタがマイクロプ
ロセッサによって選択される。その後のデータ相の間、
データがアドレスしたレジスタに書き込まれるか、また
はここから読み込まれる。
【0023】構成制御レジスタおよび状態レジスタのモ
ジュール64には上述したようにマイクロプロセッサイ
ンターフェースモジュール68が制御する多数の8ビッ
トレジスタが含まれる。制御レジスタの内容はデータパ
スおよびパリティパスの構成で決定される。状態レジス
タは構成情報および割込情報をマイクロプロセッサに提
供する。
【0024】診断モジュール62にはホスト装置および
各アレイチャネル用の入力データレジスタおよび出力デ
ータレジスタが含まれる。入力データレジスタはマイク
ロプロセッサによってロードされ、ホストバス16、ア
レイバス21から25、SRAMバス26にデータを提
供してホストまたはアレイの転送を模倣する。各種デー
タパス経由で転送されたデータと共にロードされる出力
レジスタはマイクロプロセッサによって読み込まれ、選
択したデータパスとパリティパスの構成の適切な動作を
検証する。
【0025】割込モジュール66にはADPチップとデ
ィスク制御装置チャネル割り込み信号のマスクとグルー
プ化を実装する上で必要とされる制御論理が含まれる。
SCSIバスインターフェースチップ31から35から
受信した5チャネルの割り込み信号のあらゆる組み合わ
せと3つの内部的に生成されるADPパリティエラー割
り込み信号を統合してマイクロプロセッサ用割り込み信
号を生成することができる。
【0026】DMA先入れ先出し(FIFO)ブロック
70の機能は、アレイがデータ受信可能になるまでホス
トから受信したデータを保持することと18ビットバス
16から9ビットバス18にデータを変換することであ
る。読み込み動作中、DMAのFIFOブロック70は
ホスト装置システムがデータ受信可能になるまでディス
クアレイ装置から受信したデータを保持し、9ビットバ
ス18からのデータを18ビットバス16に変換するこ
とである。
【0027】データおよびパリティ転送ブロック100
にはモジュール64に含まれる制御レジスタに配置され
た制御バイトに応じてホストとディスクアレイとSRA
M36との間でデータパスおよびパリティパスの設定を
行うための判断論理が含まれる。ブロック100にはデ
ータの検証、パリティ生成および検査、データの発信、
単一のディスクドライブ装置の故障により逸失したデー
タの再構成とを行うための論理も含まれる。
【0028】図3は図2に示したDMA FIFOブロ
ック70と転送ブロック100のブロック図で、本発明
の好適実施例を示すものである。データ転送構造には5
つのデータチャネルを含み、各チャネルはSCSIアダ
プター14と対応するSCSIバスインターフェースチ
ップ31から35のうちの一つの間にデータパスを提供
する。第一のデータチャネルには9ビットホストバス1
6Uおよび16Lとアレイバス21の間に接続された二
重レジスタ101が含まれる。バス16Uと16Lは外
部SCSIアダプター14と二重レジスタ101の間で
16ビットのデータと2ビットのパリティ情報を転送す
る。アレイバス21は二重レジスタ101をSCSIバ
スインターフェースチップ31に接続する。アレイバス
21の追加タップについては後述する。第二から第五の
データチャネルは同様の構造を有し、ホストバス16U
および16Lとそれぞれの二重レジスタ102から10
5を接続し、またアレイバス22から25とSCSIバ
スインターフェースチップ32から35を接続する。
【0029】二重レジスタ101から105のそれぞれ
は内部に2対1マルチプレクサ回路を含み、データがバ
ス16Uおよび16Lからアレイバスへ転送されなけれ
ばならないときホストバス16Uまたは16Lの一方を
入力として選択する。二重レジスタ101および102
はまた、データがホストバス16Uおよび16Lへ転送
されなければならないとき、接続されているアレイバス
またはパリティバス130のいずれかを入力として選択
するための内部に2対1マルチプレクサ回路を含んでい
る。
【0030】排他的論理和回路110はアレイバス21
から25に配置されたデータからパリティ情報を生成す
るために使用される。アレイバス21から25のそれぞ
れと2対1マルチプレクサのそれぞれの第一の入力の間
にタップが用意され、マルチプレクサの出力が排他的論
理和回路110の入力を形成する。参照番号111から
115で示されるマルチプレクサのそれぞれの第二の入
力は接地されている。
【0031】排他的論理和回路110の出力は9ビット
バス130を経由して二重レジスタ101および102
へ、また三状態バッファ121、122、123、12
4、125、126へ提供される。三状態バッファ12
1から126のそれぞれは起動されると排他的論理和回
路110によって生成されたパリティ情報をバス21か
ら26のそれぞれに提供する。バス26は三状態バッフ
ァ126の出力をSRAM36と2対1マルチプレクサ
116の入力の一つへ接続する。マルチプレクサ116
の出力は排他的論理和回路110に入力されて、構造体
にパリティ検査能力およびデータ再構成能力を付与す
る。これの詳細については後述する。
【0032】図3には参照番号141から146で示さ
れる6台のトランシーバ回路も図示してある。これはそ
れぞれのバス21から26をプロセッサバス53に接続
してアレイチャネルとプロセッサの間で診断情報を転送
するためのものである。追加のトランシーバ150はホ
ストバス16Uと16Lをプロセッサバス53に接続し
ている。トランシーバ141から146および150に
よって制御装置プロセッサによる診断動作が可能となっ
ている。
【0033】図5から図10では、二重レジスタ101
から105、トランシーバ141から146、トランシ
ーバ150の構造と動作について、またSCSIバスイ
ンターフェースチップ31から35とSRAM36へと
ここからのデータの制御についてさらに詳細を示したも
のである。
【0034】二重レジスタ101はバス16Uまたは1
6Lのいずれかからのデータを選択してレジスタ205
および207へ配置するためのマルチプレクサ203
と、レジスタ内容をアレイバス21上へ配置するための
ラッチ回路209およびバッファ/駆動回路211を含
むのがわかる。二重レジスタ101はさらにバス21ま
たは130のいずれかからのデータを選択してレジスタ
215と217へ配置するためのマルチプレクサ213
と、レジスタ215と217の内容をバス16L上へ配
置するためのバッファ/駆動回路219も含む。二重レ
ジスタ102はバス16Uまたは16Lのいずれかから
バス22へ、またバス21または130のいずれかから
バス16Uへデータを転送するためのもので二重レジス
タ101と構造的に同一である。二重レジスタ103お
よび104は二重レジスタ101および102とそれぞ
れ同等で、マルチプレクサ213に相当するマルチプレ
クサまたはバス130への接続を含まない点で異なって
いる。二重レジスタ105はバス16Uおよび16Lか
らバス25へ情報を転送する上で必要となる上述した要
素のみを含む。
【0035】トランシーバ141から146のそれぞれ
は、関連するアレイまたはSRAMバス上に存在するデ
ータを受信、保存するために接続されたレジスタ223
と、レジスタ223の内容をプロセッサバス53へ提供
するために接続されたバッファ/駆動回路225と、プ
ロセッサバス53からのデータを受信、保存するために
接続されたレジスタ227と、レジスタ227の内容を
関連するアレイまたはSRAMバスへ提供するために接
続されたバッファ/駆動回路229を含む。トランシー
バ150はプロセッサバス53とホストバス16Uおよ
び16Lの一方との間のデータ保存およびデータ転送を
行うためのレジスタと駆動回路を含む。
【0036】アレイバス21から25はそれぞれがアレ
イバスとこれに関連するSCSIバスインターフェース
チップの間でのデータの流れの方向を制御するために平
行接続されたバッファ/駆動回路233と235の対を
含む。SRAMバス26は同様にSRAM36と接続さ
れている。
【0037】図示していないが、制御線が、すでに詳述
した構成制御および状態モジュール64にある制御レジ
スタと、二重レジスタ101から105、マルチプレク
サ111から116、三状態バッファ121から12
6、トランシーバ141から146および150の間に
配置されている。5つのデータパス制御レジスタがデー
タパスの構成を管理している。
【0038】データパス制御レジスタ1は、アレイ書き
込み動作の間、二重レジスタ101から105を通るデ
ータの流れを制御する。制御レジスタの各ビットは以下
に示すようにレジスタ101から105の一つの動作を
制御する。 データパス制御レジスタ1 ビット0 −− レジスタ101を利用可能にする ビット1 −− レジスタ102を利用可能にする ビット2 −− レジスタ103を利用可能にする ビット3 −− レジスタ104を利用可能にする ビット4 −− レジスタ105を利用可能にする ビット5 −− 未使用 ビット6 −− 未使用 ビット7 −− 未使用
【0039】制御ビット1から5のどれか一つが立てら
れると、ホストから得られたデータは利用可能になって
いるレジスタに対応する内部アレイバスへ転送される。
このあと、ホストから得られたデータはアレイバスに接
続されたSCSIバスインターフェースチップ、パリテ
ィ生成論理回路、診断回路で利用可能になる。
【0040】データパス制御レジスタ2はマルチプレク
サ111から116の動作を制御し、これによって排他
的論理和回路110への入力を管理している。レジスタ
の各ビットはマルチプレクサ111から116のうちの
一つの動作を次に示すように制御する。 データパス制御レジスタ2 ビット0 −− マルチプレクサ111への入力を
選択 ビット1 −− マルチプレクサ112への入力を
選択 ビット2 −− マルチプレクサ113への入力を
選択 ビット3 −− マルチプレクサ114への入力を
選択 ビット4 −− マルチプレクサ115への入力を
選択 ビット5 −− マルチプレクサ116への入力を
選択 ビット6 −− 未使用 ビット7 −− 未使用
【0041】上記の表において、一つまたはそれ以上の
レジスタのビット0から5に保存された論理(1)は、
接続されたアレイバスから排他的論理和回路110へデ
ータを提供するように対応するマルチプレクサを設定す
る。一つまたはそれ以上のレジスタのビット0から5に
保存された論理(0)は接地に接続された対応するマル
チプレクサの入力を選択する。
【0042】データパス制御レジスタ3はSCSIバス
インターフェースチップ31から35およびSRAM3
6へおよびこれらからのデータの流れを利用可能にしま
た利用不可能にする。個々のレジスタのビットの機能は
以下に示すとおりである。 データパス制御レジスタ3 ビット0 −− チャネル1のSCSIDMAI/O
を利用可能にする ビット1 −− チャネル2のSCSIDMAI/O
を利用可能にする ビット2 −− チャネル3のSCSIDMAI/O
を利用可能にする ビット3 −− チャネル4のSCSIDMAI/O
を利用可能にする ビット4 −− チャネル5のSCSIDMAI/O
を利用可能にする ビット5 −− SRAMとのデータI/Oを利用可
能にする ビット6 −− 未使用 ビット7 −− 未使用 ビット0から5のいずれかに保存された論理(1)は対
応するチャネルを利用可能にする。SCSIバスインタ
ーフェースチップ31から35およびSRAM36へ、
またはこれらからのデータの流れの方向はデータパス制
御レジスタ5によって決定される。
【0043】データパス制御レジスタ4は関連するチッ
プのハードウェアを通して以下のように特定のRAID動作
を利用可能にする。 データパス制御レジスタ4 ビット0 −− アレイデータ転送方向 ビット1 −− RAIDレベル1を利用可能にする ビット2 −− RAIDレベル4または5を利用可能
にする ビット3 −− RAIDレベル3を利用可能にする ビット4 −− ドライブ装置構成2+1を利用可
能にする ビット5 −− ドライブ構成4+1を利用可能に
する ビット6 −− アレイのパリティ検査を利用可能
にする ビット7 −− 未使用
【0044】レジスタのバンク101から105を通し
てのデータの流れの方向はビット0の設定によって決定
される。このビットはホスト装置側からアレイ側への書
き込み動作で立てられ、アレイ側からホスト装置側への
読み込み動作で倒される。ビット1、2、3が立てられ
ている場合、特定のRAID動作が利用できる。ビット4、
5が立てられている場合特定のRAIDレベル3動作が利用
できる。制御ビット6が立てられることでパリティ検査
が利用可能になる。
【0045】データパス制御レジスタ5はSCSIバス
インターフェースチップ31から35およびSRAM3
6へまたはこれらからのデータの流れの方向を制御す
る。 データパス制御レジスタ5 ビット0 −− アレイのチャネル1方向 ビット1 −− アレイのチャネル2方向 ビット2 −− アレイのチャネル3方向 ビット3 −− アレイのチャネル4方向 ビット4 −− アレイのチャネル5方向 ビット5 −− 外部SRAM方向 ビット6 −− 未使用 ビット7 −− 未使用
【0046】レジスタビット0から5のいずれかに保存
された論理(1)は、アレイチャネルバスからこれに接
続されたSCSIバスインターフェースチップまたはS
RAMへデータが転送されるべきことを指定する。論理
(0)はSCSIバスインターフェースチップまたはS
RAMからこれに対応するアレイチャネルバスへのデー
タ転送方向を設定する。SCSIバスインターフェース
チップ31から35またはSRAM36がデータ転送動
作を実行するにはレジスタ3の制御ビットが立てられて
いる必要がある。
【0047】上述の5つのデータパス制御レジスタは二
重レジスタ101から105、マルチプレクサ111か
ら116、三状態バッファ121から126、トランシ
ーバ141から146および150を利用可能または利
用不可能にし、本構造が各種RAIDレベル1、3、4、5
の読み込みおよび書き込み動作を実行できるように設定
する。これについては図11から図20を参照しながら
後述する。
【0048】図11は、チャネル1および2でRAIDレベ
ル1書き込み動作を実行するように設定したデータパス
構造を示す。データパス制御レジスタ1から5の内容を
16進法で記載すると、制御レジスタ1−03h 、制御レ
ジスタ2−00h 、制御レジスタ3−03h 、制御レジスタ
4−03h 、制御レジスタ5−03h 、である。二重レジス
タ101と102はこれによって利用可能となり、ホス
トからバス16Uおよび16L経由で受信したデータを
バス21および22へ提供する。データは最初にバス1
6Lからバス21および22へ転送され、しかるのちバ
ス16Uからバス21および22へ転送される。SCS
Iバスインターフェースチップ31および32が利用可
能となりバス21および22からのデータをそれに関連
するアレイのディスク装置へ転送し、各ディスク装置は
上記のデータを受信する。活動しているバス(バス16
U、16L、21、22)は図11では太線で描画して
ある。活動しているバスのそばに添えてある矢印はその
バス上のデータの流れる方向を示したものである。
【0049】図12はRAIDレベル1読み込み構成を示
す。チャネル1およびチャネル2両方のアレイディスク
装置が同一の情報を保存しているので、RAIDレベル1読
み込みではディスク装置の一方のみがアクセスされれば
よいことになる。チャネル1ディスク装置からデータを
読み込むには、データパス制御レジスタの内容は次のよ
うに設定される。制御レジスタ1−00h 、制御レジスタ
2−01h 、制御レジスタ3−01h 、制御レジスタ4−02
h 、制御レジスタ5−00h 、である。SCSIバスイン
ターフェースチップ31によってチャネル1ディスク装
置からのデータをバス21に提供することができる。マ
ルチプレクサ111によってバス21上のデータはパリ
ティ生成回路110を経由してバス130へ提供するこ
とができる。マルチプレクサ112から116は利用で
きないので、マルチプレクサ111によって提供された
データはパリティ生成回路で変更されずに通過する。二
重レジスタ101と102はバス130から受信したデ
ータをそれぞれ16U、16Lに提供することができ
る。バス16Uは上位側バイトの情報を、またバス16
Lは下位側バイトの情報を転送する。
【0050】図13はRAIDレベル1チャネル1ディスク
装置をチャネル2ディスク装置から再構築するように設
定されたデータパス構造を示す。データパス制御レジス
タの内容は次のように設定される。制御レジスタ1−00
h 、制御レジスタ2−02h 、制御レジスタ3−03h 、制
御レジスタ4−03h 、制御レジスタ5−01h 、である。
SCSIバスインターフェースチップ32によってデー
タがバス22に提供され、マルチプレクサ112によっ
てバス22のデータがバス130へ提供され、三状態バ
ッファ121によってバス130のデータがバス21上
に配置され、SCSIバスインターフェースチップ31
によってバス21から受信したデータがチャネル1ディ
スク装置へ書き込まれる。本構造は同様にチャネル2デ
ィスク装置をチャネル1ディスク装置から再構築するよ
うに設定することも可能である。
【0051】図14ではRAIDレベル3、4+1(データ
ディスク装置4台とパリティディスク1台)書き込み動
作を可能にする設定をしたデータパス構造を示す。デー
タパス制御レジスタの内容は、制御レジスタ1−0Fh 、
制御レジスタ2−0Fh 、制御レジスタ3−1Fh 、制御レ
ジスタ4−29h 、制御レジスタ5−1Fh 、である。二重
レジスタ101から104によってホスト装置からのデ
ータはそれぞれバス21から24へ提供することができ
る。マルチプレクサ111から114によってバス21
から24のデータをパリティ生成回路110へ提供する
ことができ、その出力はバス130を経由して、三状態
バッファ125およびバス25によってバスインターフ
ェース35へ提供される。バスインターフェースチップ
31から35によってバス21から25のデータはそれ
ぞれに対応するアレイディスク装置へ提供することがで
きる。
【0052】RAIDレベル3読み込み構成を図15に示
す。ここではSCSIバスインターフェースチップ31
から34によりそれぞれが対応しているアレイディスク
装置からのデータを、バス21から25を経由して二重
レジスタ101から104に提供することができる。二
重レジスタ101から104によって、バス21から2
4から受信したデータはバス16Uおよび16Lへ提供
することができる。データパス制御レジスタはデータパ
スを設定するため次に示すように設定される。制御レジ
スタ1−00h 、制御レジスタ2−1Fh 、制御レジスタ3
−1Fh 、制御レジスタ4−68h 、制御レジスタ5−00h
。パリティ検査はチャネル5のディスク装置に保存さ
れているパリティ情報とチャネル1からチャネル4のデ
ィスク装置から読み出されたデータの排他的論理和を求
めることによって実行される。アレイから保存データが
間違いなく読み出されたなら、パリティ生成回路110
の出力は00h でなければならない。
【0053】図16ではRAIDレベル3チャネル2ディス
ク装置を残りのデータディスク装置およびパリティディ
スク装置から再構築するように設定されたデータパス構
造を示してある。データパス制御レジスタの内容は次の
とおりである。制御レジスタ1−00h 、制御レジスタ2
−1Dh 、制御レジスタ3−1Fh 、制御レジスタ4−29h
、制御レジスタ5−02h 。SCSIバスインターフェ
ースチップ31、33、34、35およびマルチプレク
サ111、113、114、115によってチャネル
1、3、4、5のアレイディスク装置からのデータとパ
リティ情報がパリティ生成回路130へ提供される。パ
リティ生成回路130は受信したデータとパリティ情報
を統合してチャネル2のデータを再生成する。パリティ
生成回路の出力は、バス130、利用可能な三状態バッ
ファ装置122、バス22、および利用可能なバスイン
ターフェースチップ32を経由してディスク22へ提供
される。これ以外に、本構成では読み込み動作中に再構
築したデータをホスト装置へ直接提供するように設定す
ることも可能である。
【0054】RAIDレベル5書き込み動作は読み出し手順
と書き込み手順の両者が関与する。図17および図18
ではチャネル1およびチャネル2のアレイディスク装置
が関係するRAIDレベル5書き込み動作を示す。ここで
は、データがチャネル2のアレイディスク装置へ書き込
まれ、パリティ情報がチャネル1のアレイディスク装置
で更新されるものとする。まずデータパスが図17に示
したように設定され、チャネル1およびチャネル2のデ
ィスク装置から情報を読み出す。この情報がマルチプレ
クサ111および112経由でパリティ生成回路110
へ提供され、結果がバス130、利用可能な三状態バッ
ファ126、バス26経由で外部SRAM36に保存さ
れる。データパス制御レジスタは次のコードを含む。制
御レジスタ1−00h 、制御レジスタ2−03h 、制御レジ
スタ3−23h 、制御レジスタ4−04h 、制御レジスタ5
−20h 。
【0055】このあと、図18に示すように新しいデー
タとパリティ情報がチャネル1とチャネル2のアレイデ
ィスク装置に書き込まれる。二重レジスタ102によっ
てホスト装置からの新しいデータが受信可能になり、バ
ス22と利用可能なSCSIバスインターフェースチッ
プ32経由でチャネル2のディスク装置にデータが書き
込まれる。新しいデータはマルチプレクサ112経由で
パリティ生成回路110へも提供される。先にSRAM
36へ書き込まれている情報もマルチプレクサ116経
由でパリティ生成回路110へ提供される。パリティ生
成回路の出力は新しいパリティであり、利用可能な三状
態バッファ、バス21、利用可能なSCSIバスインタ
ーフェースチップ31経由でチャネル1ディスク装置へ
提供される。RAIDレベル5書き込み動作の第二の部分で
のデータパス制御レジスタの内容は次に示すとおりであ
る。制御レジスタ1−02h 、制御レジスタ2−22h 、制
御レジスタ3−23h 、制御レジスタ4−05h 、制御レジ
スタ5−03h 。
【0056】図19はRAIDレベル5読み込み動作を示し
たものである。本実施例において、読み込まれる情報は
チャネル5のアレイディスク装置に存在している。SC
SIバスインターフェースチップ35、マルチプレクサ
115、二重レジスタ101および102がチャネル5
ディスク装置からホスト装置へデータを転送できるよう
にデータパス制御レジスタが設定される。制御レジスタ
の内容は、制御レジスタ1−00h 、制御レジスタ2−10
h 、制御レジスタ3−10h 、制御レジスタ4−04h 、制
御レジスタ5−00h 、である。
【0057】RAIDレベル5ディスク再構築は図15に関
連して上述したRAIDレベル3ディスク再構築と類似して
いる。図20はチャネル2上のデータを再構築するため
の設定を図示したものである。データパス制御レジスタ
の内容は、制御レジスタ1−00h 、制御レジスタ2−1D
h 、制御レジスタ3−1Fh 、制御レジスタ4−25h 、制
御レジスタ5−02h 、である。
【0058】データパス構造は、データ検証、データ発
信、および診断動作を実行するように設定することも可
能である。トランシーバ141から146とトランシー
バ150が構造を設定してこれらの追加動作を実行でき
るように追加の制御レジスタが提供されている。図21
から図24で遂行可能なデータ検証、データ発信、およ
び診断動作の幾つかを示してある。
【0059】図21はRAIDレベル1でチャネル1および
チャネル2のアレイディスク装置上に保存された情報が
正確であるかを検証するように設定したデータパス構造
を示している。チャネル1およびチャネル2によりSC
SIバスインターフェースチップ31および32からの
データを受信することができる。マルチプレクサ111
および112によってこのデータが排他的論理和回路1
10へ提供される。排他的論理和回路110の出力はチ
ャネル1およびチャネル2のアレイディスク装置が複製
情報を含む場合00h でなければならず、バス130、利
用可能な三状態バッファ125、バス25、利用可能な
トランシーバ145、バス53を経由してプロセッサで
評価するために提供される。
【0060】図22はRAIDレベル3または5にしたがっ
てアレイ内に保存された情報が正確であるかを検証する
設定のデータパス構造を示したものである。チャネル1
から5によってSCSIバスインターフェースチップ3
1から35からのデータを受信することができる。マル
チプレクサ111から115によりこのデータが排他的
論理和回路110へ提供される。排他的論理和回路11
0の出力はデータとパリティ情報が合致していれば00h
でなければならず、バス130、利用可能な三状態バッ
ファ126、バス26、利用可能なトランシーバ146
を経由してプロセッサで評価するために提供される。
【0061】図23および図24は、アレイ内のディス
ク装置のそれぞれに同一のデータが書き込まれるように
データの発信を行う設定のデータパス構造を示してい
る。データ発信は既知のデータパターンによって全ての
アレイディスク装置を初期化することで実行してもよ
い。図23では、データはプロセッサからバス53、利
用可能なトランシーバ150経由で二重レジスタ101
によって受信される。図24では、データはホスト装置
システムにより二重レジスタ101へ提供される。いず
れの例でも二重レジスタ101は受信したデータをバス
21経由でSCSIバスインターフェースチップ31へ
提供することができる。マルチプレクサ111はバス2
1のデータを排他的論理和回路110へ提供することが
できる。マルチプレクサ112から116は利用できな
い状態にあるので、排他的論理和回路110の出力はバ
ス21から受信したデータと等価である。三状態バッフ
ァ装置122から125によって排他的論理和回路11
0の出力はSCSIインターフェースチップ32から3
5へ提供することができる。
【0062】本発明によって、ホスト装置システムとデ
ィスクアレイ装置の間のデータの流れを制御するための
多目的データパスならびにパリティパス構造が提供され
たことが理解されよう。本発明がここに詳述した特定の
好適実施例に限定されることなく、数多くの変更や変化
が本発明の趣旨から逸脱することなしに可能であること
は同業者には理解されるものである。例えば、構造は5
チャネルに限定されるべきものではない。さらに、説明
で詳述した以外の設定も可能である。プロセッサ、プロ
セッサのインターフェース、バスインターフェースは添
付の図面に図示した以外の形式また説明で詳述した以外
の形式を用いてもよい。例えば、データパス構造はSC
SI用装置でなくともESDI、IPI、またはEIS
A用装置を用いて構築してもよい。
【0063】
【発明の効果】本発明はホストシステムとディスクドラ
イブ装置のアレイを相互接続するための新しい有用なデ
ータ転送構造を提供し、また各種の配置を設定して異な
るRAID設定に対応できるような上記のデータ転送構造を
提供する。
【図面の簡単な説明】
【図1】本発明のデータ転送ならびにパリティ転送構造
を具備しているディスクアレイ制御装置のブロック図で
ある。
【図2】本発明のデータ転送ならびにパリティ転送構造
を具備する図1に示したSCSIアレイ・データパスチ
ップ(ADP)の機能的ブロック図である。
【図3】図2に示したDMAのFIFO回路と転送ブロ
ックのブロック図で、本発明の好適実施例をなすもので
ある。
【図4】図5から図10に示しすブロック図の接続関係
を示す図である。
【図5】図3に示した構造のより詳細なブロック図であ
る。
【図6】図3に示した構造のより詳細なブロック図であ
る。
【図7】図3に示した構造のより詳細なブロック図であ
る。
【図8】図3に示した構造のより詳細なブロック図であ
る。
【図9】図3に示した構造のより詳細なブロック図であ
る。
【図10】図3に示した構造のより詳細なブロック図で
ある。
【図11】図3の回路の各種設定の例を示すものであ
る。
【図12】図3の回路の各種設定の例を示すものであ
る。
【図13】図3の回路の各種設定の例を示すものであ
る。
【図14】図3の回路の各種設定の例を示すものであ
り、ここではRAIDレベル3書き込み動作を実行するため
の回路構成を示してある。
【図15】図3の回路の各種設定の例を示すものであ
る。
【図16】図3の回路の各種設定の例を示すものであ
る。
【図17】図3の回路の各種設定の例を示すものであ
る。
【図18】図3の回路の各種設定の例を示すものであ
る。
【図19】図3の回路の各種設定の例を示すものであ
る。
【図20】図3の回路の各種設定の例を示すものであ
る。
【図21】図3の回路の各種設定の例を示すものであ
る。
【図22】図3の回路の各種設定の例を示すものであ
る。
【図23】図3の回路の各種設定の例を示すものであ
る。
【図24】図3の回路の各種設定の例を示すものであ
る。
フロントページの続き (73)特許権者 592089054 エヌシーアール インターナショナル インコーポレイテッド NCR International, Inc. アメリカ合衆国 45479 オハイオ、デ イトン サウス パターソン ブールバ ード 1700 (73)特許権者 595026416 シンバイオス・インコーポレイテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 マームード ケイ.ジベ アメリカ合衆国 67208 カンザス、ウ イチタ、エヌ.リッジウッド 2108 (72)発明者 クレイグ シー.マクームズ アメリカ合衆国 67213 カンザス、ウ イチタ、マイディアン コート 2058 (72)発明者 ケニス ジェイ.トンプソン アメリカ合衆国 67226 カンザス、ウ イチタ、ラッシュウッド 3548 (56)参考文献 特開 平2−176822(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 3/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 ホスト装置と複数のディスクドライブ装
    置間でデータの転送制御を行い、パリティ情報を生成し
    チェックするための排他的論理和回路を含むデータ転送
    装置であって、 前記ホスト装置と個々の前記ディスクドライブ装置間の
    アレイチャネルは、 アレイバスと、 前記ホスト装置のホストバスに接続され、該ホスト装置
    からデータを受信するための第1のレジスタと、 前記第1のレジスタと前記アレイバス間に接続され、第
    1の制御信号に応答して前記第1のレジスタのデータを
    前記アレイバスに供給する第1のバス駆動回路と、 前記アレイバスと前記排他的論理和回路とに接続され、
    第2の制御信号に応答して前記前記アレイバスを前記排
    他的論理和回路に接続するマルチプレクサ回路と、 前記排他的論理和回路の出力と前記アレイバス間に接続
    され、第3の制御信号に応答して前記排他的論理和回路
    の出力を前記アレイバスに供給する第2のバス駆動回路
    と、 前記アレイチャンネルからデータを受信する第2のレジ
    スタと、 前記第2のレジスタと前記ホストバス間に接続され、第
    4の制御信号に応答して前記第2のレジスタのデータを
    前記ホストバスに供給する第3のバス駆動回路と、 から構成されていることを特徴とするデータ転送装置。
  2. 【請求項2】 前記アレイチャネルは、さらに、 一時記憶手段と、 前記排他的論理和回路の出力と前記一時記憶手段間に接
    続され、第5の制御信号に応答して前記排他的論理和回
    路の出力を前記一時記憶手段に供給する第4のバス駆動
    回路と、 前記一時記憶手段と前記排他的論理和回路の入力間に接
    続され、第6の制御信号に応答して前記一時記憶手段の
    データを前記排他的論理和回路に供給する第5のバス駆
    動回路と、 を具備することを特徴とする請求項1に記載のデータ転
    送装置。
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