JP3159768B2 - ディスクアレイ制御装置用多重構成データパス構造 - Google Patents

ディスクアレイ制御装置用多重構成データパス構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステム用
ディスクアレイ式記憶装置に関するもので、より特定す
るならば、ディスク記憶装置のアレイ用入出力制御装置
に関するものである。
【０００２】
【従来の技術】最近の、そして今なお続いているコンピ
ュータ処理能力並びに処理速度の向上、主記憶装置の速
度と容量の増大、コンピュータソフトウェアの規模と複
雑さの増加により、一層高速な動作、さらに大容量の二
次記憶装置が要求されている。磁気ディスクは最も一般
的な外部記憶装置手段または二次記憶装置手段として今
日のコンピュータシステムで用いられている。残念なこ
とに、大型磁気ディスクの性能面の改良は、プロセッサ
および主記憶装置の性能向上に追い付いてこなかった。
しかし、巨大で高価な一台のディスクドライブ装置を、
ホスト側からは一台の大型で高速のディスクに見える並
列アレイに相互接続した複数の小さくて廉価なディスク
ドライブ装置に置き換えることで、明らかに磁気記憶装
置の性能とコスト面の改良が計れる。
【０００３】他のディスクアレイ設計法の幾つかは、デ
ビッド・Ａ・パターソン（David A.Patterson）、ガー
ス・ギブソン（Garth Gibson）、ランディ・Ｈ・カッツ
（Randy H. Katz ）らによる「安価なディスクによる冗
長性アレイの例（A Case forRedundant Arrays of Inex
pensive Disks）」、１９８７年１２月カリフォルニア
大学報告書番号UCB/CSD 87/391号に示されている。この
論文は本論でも参照しており、ディスクアレイについて
と、一台の大型磁気ディスクと比較した場合ディスクア
レイの提供する性能、信頼性、消費電力、規模について
議論している。
【０００４】この論文では、RAIDレベルとして参照され
る５台のディスク装置によるアレイ構成が解説されてい
る。最初のRAIDレベルはデータ保存用のディスク装置Ｎ
台とさらに「ミラーリング」用にＮ台のディスクを用い
てデータディスク装置に書き込まれた情報のコピーを保
存する。RAIDレベル１書き込み機能はデータが２台のデ
ィスク装置に書き込まれるように要求するもので、２台
目の「ミラーリング」用ディスク装置は１台目のディス
クに書き込まれたのと同一の情報を受け取る。データが
読み込まれる場合は、どちらのディスク装置からでも読
み込むことができる。
【０００５】RAIDレベル３システムはＮ＋１台のディス
ク装置による一つまたはそれ以上のグループからなる。
各グループ内ではＮ台のディスク装置がデータ保存用に
用いられ、追加された１台はパリティ情報を保存するた
めに用いる。RAIDレベル３書き込み機能の間、各データ
ブロックはＮ個の部分に分割されてＮ台のデータディス
ク装置の中に分散して保存される。これに対応するパリ
ティ情報は専用のパリティ用ディスク装置に書き込まれ
る。データが読み出される場合はデータ用ディスク装置
Ｎ台全てがアクセスされる必要がある。パリティ用ディ
スク装置はディスクの故障が発生した場合の情報の再構
成に用いられる。
【０００６】RAIDレベル４システムもＮ＋１台のディス
ク装置による一つまたはそれ以上のグループからなり、
このうちＮ台のディスク装置がデータ保存用、追加の１
台はパリティ情報保存用に用いる。RAIDレベル４システ
ムがRAIDレベル３システムと異なる点は、保存するデー
タが一つまたはそれ以上のデータブロックからなるさら
に大きな部分に分割されてディスク装置の中に保存され
る点である。書き込みにはここでも２台のディスク、す
なわちデータディスク装置Ｎ台のうちの１台とパリティ
用ディスク装置へのアクセスが要求される。同様に、通
常の読み出し動作は各ディスク装置に保存されたブロッ
ク長を越えるデータを読み出すのでない限りＮ台のデー
タ用ディスク装置の中の単独の１台へのアクセスだけが
必要とされる。RAIDレベル３システムと同様に、パリテ
ィ用ディスク装置はディスク装置の故障が発生した場合
の情報再構成に使用する。
【０００７】RAIDレベル５はRAIDレベル４システムとほ
ぼ同様だが、パリティ情報の扱いが異なっており、デー
タと同様に各グループ内のＮ＋１台に分散される。各グ
ループはＮ＋１台のディスク装置よりなるのだが、各デ
ィスク装置はデータ保存用のブロック群とパリティ情報
保存用のブロック群を含んでいる。パリティ情報が保存
される位置は使用者が実装するアルゴリズムによって制
御される。RAIDレベル４システムにおけるのと同様に、
RAIDレベル５システムでも書き込みには少なくとも２台
のディスク装置へのアクセスが必要となる。しかし、あ
るグループへの書き込みに対してRAIDレベル４システム
のような専用のパリティ情報保存用ディスクへのアクセ
スは必要とされない。この機能により、同時書き込み動
作を実行する機会が与えられる。
【０００８】パリティストリッピングとして知られるさ
らなるディスクアレイ構成法はジム・グレイ（Jim Gra
y）、ボブ・ホースト（Bob Horst ）、マーク・ウォー
カー（Mark Walker ）による「ディスクアレイのパリテ
ィストライピング：実用可能なスループットを備えた低
コスト・高信頼性記憶装置（Parity Striping of DiscA
rrays: Low-Cost Reliable Storage with Acceptable
Throughput ）」、タンデム・コンピュータ社、１９９
０年１月のタンデム・技術報告第９０．２号に示されて
いる。パリティストリッピング・システムにおいては、
パリティ情報のみをディスク装置全体に分散し、パリテ
ィを巨大な連続領域として割り当てるものである。デー
タはディスク装置間で分割されないが、通常の方法で保
存される。
【０００９】従来技術において記述されたディスク装置
アレイシステムの多くで、ホスト装置がRAID制御装置と
して動作し、パリティ生成とパリティ検査を実行してい
る。ホスト装置にパリティ計算を実行させるのはホスト
装置の処理能力オーバーヘッドの点で高価である。さら
に、多くのシステムは複数のディスクドライブ装置とホ
ストシステムを相互接続する固定的データパス構造を含
む。ディスクアレイシステムの再構成によって異なる数
量のディスクドライブ装置に対応したりまたは異なった
RAID構成に対応するのは簡単に実現できない。
【００１０】パリティ生成とホストシステムとアレイ内
のディスクドライブ装置を相互接続する可変式のデータ
とパリティのパス構成を実行するディスクアレイ制御装
置が望ましい。
【００１１】
【発明が解決しようとする課題】本発明の目的はホスト
システムとディスクドライブ装置のアレイを相互接続す
るための新しい有用なデータ転送構造を提供することで
ある。
【００１２】本発明のさらなる目的は各種の配置を設定
して異なるRAID設定に対応できるような上記のデータ転
送構造を提供することである。
【００１３】
【発明を解決するための手段】本発明では、ホスト装置
をディスクドライブ装置のアレイに結合するための多目
的データパス構造を提供する。データパス構造にはホス
トパスと、複数のアレイバスと、ホストバスを選択した
第一のグループのアレイバスに接続するための手段とが
含まれる。排他的論理和（排他的OR）回路はパリティ情
報を生成しまた検査するために提供している。データパ
ス構造はさらに、選択した第二のグループのアレイバス
を排他的論理和回路の入力に接続するための手段と、排
他的論理和回路の出力を選択した第三のグループのアレ
イバスに接続するための手段とを含む。
【００１４】
【実施例】以下で詳述する好適実施例において、データ
パス構造は対応するディスクドライブ装置をホストバス
および排他的論理和回路に接続するための複数の「アレ
イチャネル」を含むものとして解説している。各アレイ
チャネルには、アレイバスと、ホストバスからデータを
受信するようにホストバスに接続してあるレジスタと、
レジスタとアレイバスの間に接続されて第一の制御信号
を受信するように接続してあるイネーブル入力を有し、
第一の制御信号に応答してレジスタ内容をアレイバスに
提供するための第一のバス駆動回路と、アレイバスに接
続した第一の入力、論理的ゼロ電圧源に接続した第二の
入力、排他的論理和回路に接続した出力、第二の制御信
号を受信するように接続した選択入力を有し、第二の制
御信号に応答してアレイバスを排他的論理和回路に接続
するためのマルチプレクサ回路と、排他的論理和回路の
出力とアレイバスの間に接続され、第三の制御信号を受
信するように接続したイネーブル入力を有し、第三の制
御信号に反応して排他的論理和回路の出力をアレイバス
に提供するための第二のバス駆動回路を含む。
【００１５】解説した好適実施例はさらに、排他的論理
和回路が生成したデータを一時保存するために用意され
た追加構造と診断動作を実行するための構造も含む。
【００１６】上記のおよびその他の本発明の目的、特
徴、および利点は、以下に詳述する説明と参照番号を付
してある添付の図面を参照することにより明らかにな
る。
【００１７】ここで図１を参照すると、本発明によるデ
ータおよびパリティの転送構造を具備するＳＣＳＩ（Sm
all Computer System Interface ）ディスクアレイ制御
装置のブロック図が示してある。制御装置にはホスト装
置システムデータバス１２とＳＣＳＩデータバス１６を
インターフェースするためのホストＳＣＳＩアダプター
１４が含まれる。パリティ生成およびデータとパリティ
の転送はＳＣＳＩアレイデータパスチップ（ＡＤＰ）１
０内部で実行される。ＡＤＰチップ１０はＳＣＳＩデー
タバス１６と参照番号２１から２６で識別される追加の
６本のデータバスを相互接続する。ＳＣＳＩバスインタ
ーフェースチップ３１から３５はそれぞれＳＣＳＩデー
タバス２１から２５と、これに対応する外部ディスクド
ライブ装置データバス４１から４５をインターフェース
する。バス２６はＡＤＰチップ１０を６４ＫＢスタティ
ックランダムアクセスメモリー装置（ＳＲＡＭ）３６と
接続する。ＡＤＰチップ１０、ＳＣＳＩアダプター１
４、ＳＣＳＩバスインターフェースチップ３１から３５
の全ては専用のマイクロプロセッサ５１の制御により動
作する。
【００１８】バス１６以外の図示したデータバスは全て
データ線９本を含み、このうちの１本はパリティビット
線である。バス１６は１８本のデータ線を含みこのうち
２本はバスパリティ線である。さらに図示していない制
御線、肯定応答線、通知線もまたデータバスと共に含ま
れるものである。
【００１９】ＳＣＳＩアダプター１４、ＳＣＳＩバスイ
ンターフェースチップ３１から３５、ＳＲＡＭ３６およ
びマイクロプロセッサ５１は商品として市場で入手可能
な部材である。例えば、ＳＣＳＩアダプター１４はＦａ
ｓｔ社製SCSI 2チップ、ＳＣＳＩバスインターフェース
チップ３１から３５はＮＣＲ社製５３Ｃ９６チップのこ
とがあり、マイクロプロセッサ５１はモトローラ社製Ｍ
Ｃ６８０２０／１６ＭＨｚマイクロプロセッサであって
もよい。マイクロプロセッサバス上には他にも１ＭＢの
ＤＲＡＭ、１２８ＫＢのＥＰＲＯＭ、８ＫＢのＥＥＰＲ
ＯＭ、６８９０１多機能周辺機器制御装置および各種レ
ジスタが存在する。
【００２０】ＳＣＳＩデータパスチップ１０は特定用途
集積回路装置で、データ転送、データ多重化・非多重
化、RAIDレベル１、レベル３、レベル５準拠のパリティ
生成と検査の全てを取り扱う能力がある。また５チャネ
ル間で非冗長データのデータ多重化にも対応している。
ＡＤＰチップ１０はホストのＳＣＳＩアダプター１４と
ＳＣＳＩバスインターフェースチップ３１から３５の間
のデータ転送を受け持つ。ＡＤＰチップはRAIDレベル５
の読み込み／変更／書き込み動作の間６４ＫＢＳＲＡＭ
へまたはここからのデータ移動も行う。
【００２１】図２は図１に示したＳＣＳＩアレイデータ
パスチップ（ＡＤＰ）の機能的ブロック図である。ＡＤ
Ｐチップは以下に列挙する内部機能ブロックよりなる。
診断モジュール６２、構成の制御および状態レジスタモ
ジュール６４、割込モジュール６６、インターフェース
モジュール６８を含む制御論理ブロック６０、ＤＭＡの
ＦＩＦＯ（先入れ先出し）ブロック７０、データおよび
パリティの転送ブロック１００。
【００２２】制御ブロック６０の主機能は、本論で詳述
しているデータパスとパリティパスの構築と検査であ
る。マイクロプロセッサインターフェースモジュール６
８には、マイクロプロセッサ（図１に示す）と制御ブロ
ック内の制御レジスタおよび状態レジスタの間の通信お
よびデータ転送を行う基本的マイクロプロセッサ読み取
り／書き込みサイクル制御論理が含まれる。このインタ
ーフェースで用いている多重化アドレスバスおよびデー
タバス規格では、マイクロプロセッサの読み取りおよび
書き込みサイクルがアドレス相とそれに続くデータ相か
らなる。アドレス相の間、特定のレジスタがマイクロプ
ロセッサによって選択される。その後のデータ相の間、
データがアドレスしたレジスタに書き込まれるか、また
はここから読み込まれる。
【００２３】構成制御レジスタおよび状態レジスタのモ
ジュール６４には上述したようにマイクロプロセッサイ
ンターフェースモジュール６８が制御する多数の８ビッ
トレジスタが含まれる。制御レジスタの内容はデータパ
スおよびパリティパスの構成で決定される。状態レジス
タは構成情報および割込情報をマイクロプロセッサに提
供する。
【００２４】診断モジュール６２にはホスト装置および
各アレイチャネル用の入力データレジスタおよび出力デ
ータレジスタが含まれる。入力データレジスタはマイク
ロプロセッサによってロードされ、ホストバス１６、ア
レイバス２１から２５、ＳＲＡＭバス２６にデータを提
供してホストまたはアレイの転送を模倣する。各種デー
タパス経由で転送されたデータと共にロードされる出力
レジスタはマイクロプロセッサによって読み込まれ、選
択したデータパスとパリティパスの構成の適切な動作を
検証する。
【００２５】割込モジュール６６にはＡＤＰチップとデ
ィスク制御装置チャネル割り込み信号のマスクとグルー
プ化を実装する上で必要とされる制御論理が含まれる。
ＳＣＳＩバスインターフェースチップ３１から３５から
受信した５チャネルの割り込み信号のあらゆる組み合わ
せと３つの内部的に生成されるＡＤＰパリティエラー割
り込み信号を統合してマイクロプロセッサ用割り込み信
号を生成することができる。
【００２６】ＤＭＡ先入れ先出し（ＦＩＦＯ）ブロック
７０の機能は、アレイがデータ受信可能になるまでホス
トから受信したデータを保持することと１８ビットバス
１６から９ビットバス１８にデータを変換することであ
る。読み込み動作中、ＤＭＡのＦＩＦＯブロック７０は
ホスト装置システムがデータ受信可能になるまでディス
クアレイ装置から受信したデータを保持し、９ビットバ
ス１８からのデータを１８ビットバス１６に変換するこ
とである。
【００２７】データおよびパリティ転送ブロック１００
にはモジュール６４に含まれる制御レジスタに配置され
た制御バイトに応じてホストとディスクアレイとＳＲＡ
Ｍ３６との間でデータパスおよびパリティパスの設定を
行うための判断論理が含まれる。ブロック１００にはデ
ータの検証、パリティ生成および検査、データの発信、
単一のディスクドライブ装置の故障により逸失したデー
タの再構成とを行うための論理も含まれる。
【００２８】図３は図２に示したＤＭＡ ＦＩＦＯブロ
ック７０と転送ブロック１００のブロック図で、本発明
の好適実施例を示すものである。データ転送構造には５
つのデータチャネルを含み、各チャネルはＳＣＳＩアダ
プター１４と対応するＳＣＳＩバスインターフェースチ
ップ３１から３５のうちの一つの間にデータパスを提供
する。第一のデータチャネルには９ビットホストバス１
６Ｕおよび１６Ｌとアレイバス２１の間に接続された二
重レジスタ１０１が含まれる。バス１６Ｕと１６Ｌは外
部ＳＣＳＩアダプター１４と二重レジスタ１０１の間で
１６ビットのデータと２ビットのパリティ情報を転送す
る。アレイバス２１は二重レジスタ１０１をＳＣＳＩバ
スインターフェースチップ３１に接続する。アレイバス
２１の追加タップについては後述する。第二から第五の
データチャネルは同様の構造を有し、ホストバス１６Ｕ
および１６Ｌとそれぞれの二重レジスタ１０２から１０
５を接続し、またアレイバス２２から２５とＳＣＳＩバ
スインターフェースチップ３２から３５を接続する。
【００２９】二重レジスタ１０１から１０５のそれぞれ
は内部に２対１マルチプレクサ回路を含み、データがバ
ス１６Ｕおよび１６Ｌからアレイバスへ転送されなけれ
ばならないときホストバス１６Ｕまたは１６Ｌの一方を
入力として選択する。二重レジスタ１０１および１０２
はまた、データがホストバス１６Ｕおよび１６Ｌへ転送
されなければならないとき、接続されているアレイバス
またはパリティバス１３０のいずれかを入力として選択
するための内部に２対１マルチプレクサ回路を含んでい
る。
【００３０】排他的論理和回路１１０はアレイバス２１
から２５に配置されたデータからパリティ情報を生成す
るために使用される。アレイバス２１から２５のそれぞ
れと２対１マルチプレクサのそれぞれの第一の入力の間
にタップが用意され、マルチプレクサの出力が排他的論
理和回路１１０の入力を形成する。参照番号１１１から
１１５で示されるマルチプレクサのそれぞれの第二の入
力は接地されている。
【００３１】排他的論理和回路１１０の出力は９ビット
バス１３０を経由して二重レジスタ１０１および１０２
へ、また三状態バッファ１２１、１２２、１２３、１２
４、１２５、１２６へ提供される。三状態バッファ１２
１から１２６のそれぞれは起動されると排他的論理和回
路１１０によって生成されたパリティ情報をバス２１か
ら２６のそれぞれに提供する。バス２６は三状態バッフ
ァ１２６の出力をＳＲＡＭ３６と２対１マルチプレクサ
１１６の入力の一つへ接続する。マルチプレクサ１１６
の出力は排他的論理和回路１１０に入力されて、構造体
にパリティ検査能力およびデータ再構成能力を付与す
る。これの詳細については後述する。
【００３２】図３には参照番号１４１から１４６で示さ
れる６台のトランシーバ回路も図示してある。これはそ
れぞれのバス２１から２６をプロセッサバス５３に接続
してアレイチャネルとプロセッサの間で診断情報を転送
するためのものである。追加のトランシーバ１５０はホ
ストバス１６Ｕと１６Ｌをプロセッサバス５３に接続し
ている。トランシーバ１４１から１４６および１５０に
よって制御装置プロセッサによる診断動作が可能となっ
ている。
【００３３】図５から図１０では、二重レジスタ１０１
から１０５、トランシーバ１４１から１４６、トランシ
ーバ１５０の構造と動作について、またＳＣＳＩバスイ
ンターフェースチップ３１から３５とＳＲＡＭ３６へと
ここからのデータの制御についてさらに詳細を示したも
のである。
【００３４】二重レジスタ１０１はバス１６Ｕまたは１
６Ｌのいずれかからのデータを選択してレジスタ２０５
および２０７へ配置するためのマルチプレクサ２０３
と、レジスタ内容をアレイバス２１上へ配置するための
ラッチ回路２０９およびバッファ／駆動回路２１１を含
むのがわかる。二重レジスタ１０１はさらにバス２１ま
たは１３０のいずれかからのデータを選択してレジスタ
２１５と２１７へ配置するためのマルチプレクサ２１３
と、レジスタ２１５と２１７の内容をバス１６Ｌ上へ配
置するためのバッファ／駆動回路２１９も含む。二重レ
ジスタ１０２はバス１６Ｕまたは１６Ｌのいずれかから
バス２２へ、またバス２１または１３０のいずれかから
バス１６Ｕへデータを転送するためのもので二重レジス
タ１０１と構造的に同一である。二重レジスタ１０３お
よび１０４は二重レジスタ１０１および１０２とそれぞ
れ同等で、マルチプレクサ２１３に相当するマルチプレ
クサまたはバス１３０への接続を含まない点で異なって
いる。二重レジスタ１０５はバス１６Ｕおよび１６Ｌか
らバス２５へ情報を転送する上で必要となる上述した要
素のみを含む。
【００３５】トランシーバ１４１から１４６のそれぞれ
は、関連するアレイまたはＳＲＡＭバス上に存在するデ
ータを受信、保存するために接続されたレジスタ２２３
と、レジスタ２２３の内容をプロセッサバス５３へ提供
するために接続されたバッファ／駆動回路２２５と、プ
ロセッサバス５３からのデータを受信、保存するために
接続されたレジスタ２２７と、レジスタ２２７の内容を
関連するアレイまたはＳＲＡＭバスへ提供するために接
続されたバッファ／駆動回路２２９を含む。トランシー
バ１５０はプロセッサバス５３とホストバス１６Ｕおよ
び１６Ｌの一方との間のデータ保存およびデータ転送を
行うためのレジスタと駆動回路を含む。
【００３６】アレイバス２１から２５はそれぞれがアレ
イバスとこれに関連するＳＣＳＩバスインターフェース
チップの間でのデータの流れの方向を制御するために平
行接続されたバッファ／駆動回路２３３と２３５の対を
含む。ＳＲＡＭバス２６は同様にＳＲＡＭ３６と接続さ
れている。
【００３７】図示していないが、制御線が、すでに詳述
した構成制御および状態モジュール６４にある制御レジ
スタと、二重レジスタ１０１から１０５、マルチプレク
サ１１１から１１６、三状態バッファ１２１から１２
６、トランシーバ１４１から１４６および１５０の間に
配置されている。５つのデータパス制御レジスタがデー
タパスの構成を管理している。
【００３８】データパス制御レジスタ１は、アレイ書き
込み動作の間、二重レジスタ１０１から１０５を通るデ
ータの流れを制御する。制御レジスタの各ビットは以下
に示すようにレジスタ１０１から１０５の一つの動作を
制御する。 データパス制御レジスタ１ ビット０ −− レジスタ１０１を利用可能にする ビット１ −− レジスタ１０２を利用可能にする ビット２ −− レジスタ１０３を利用可能にする ビット３ −− レジスタ１０４を利用可能にする ビット４ −− レジスタ１０５を利用可能にする ビット５ −− 未使用 ビット６ −− 未使用 ビット７ −− 未使用
【００３９】制御ビット１から５のどれか一つが立てら
れると、ホストから得られたデータは利用可能になって
いるレジスタに対応する内部アレイバスへ転送される。
このあと、ホストから得られたデータはアレイバスに接
続されたＳＣＳＩバスインターフェースチップ、パリテ
ィ生成論理回路、診断回路で利用可能になる。
【００４０】データパス制御レジスタ２はマルチプレク
サ１１１から１１６の動作を制御し、これによって排他
的論理和回路１１０への入力を管理している。レジスタ
の各ビットはマルチプレクサ１１１から１１６のうちの
一つの動作を次に示すように制御する。 データパス制御レジスタ２ ビット０ −− マルチプレクサ１１１への入力を
選択 ビット１ −− マルチプレクサ１１２への入力を
選択 ビット２ −− マルチプレクサ１１３への入力を
選択 ビット３ −− マルチプレクサ１１４への入力を
選択 ビット４ −− マルチプレクサ１１５への入力を
選択 ビット５ −− マルチプレクサ１１６への入力を
選択 ビット６ −− 未使用 ビット７ −− 未使用
【００４１】上記の表において、一つまたはそれ以上の
レジスタのビット０から５に保存された論理（１）は、
接続されたアレイバスから排他的論理和回路１１０へデ
ータを提供するように対応するマルチプレクサを設定す
る。一つまたはそれ以上のレジスタのビット０から５に
保存された論理（０）は接地に接続された対応するマル
チプレクサの入力を選択する。
【００４２】データパス制御レジスタ３はＳＣＳＩバス
インターフェースチップ３１から３５およびＳＲＡＭ３
６へおよびこれらからのデータの流れを利用可能にしま
た利用不可能にする。個々のレジスタのビットの機能は
以下に示すとおりである。 データパス制御レジスタ３ ビット０ −− チャネル１のＳＣＳＩＤＭＡＩ／Ｏ
を利用可能にする ビット１ −− チャネル２のＳＣＳＩＤＭＡＩ／Ｏ
を利用可能にする ビット２ −− チャネル３のＳＣＳＩＤＭＡＩ／Ｏ
を利用可能にする ビット３ −− チャネル４のＳＣＳＩＤＭＡＩ／Ｏ
を利用可能にする ビット４ −− チャネル５のＳＣＳＩＤＭＡＩ／Ｏ
を利用可能にする ビット５ −− ＳＲＡＭとのデータＩ／Ｏを利用可
能にする ビット６ −− 未使用 ビット７ −− 未使用 ビット０から５のいずれかに保存された論理（１）は対
応するチャネルを利用可能にする。ＳＣＳＩバスインタ
ーフェースチップ３１から３５およびＳＲＡＭ３６へ、
またはこれらからのデータの流れの方向はデータパス制
御レジスタ５によって決定される。
【００４３】データパス制御レジスタ４は関連するチッ
プのハードウェアを通して以下のように特定のRAID動作
を利用可能にする。 データパス制御レジスタ４ ビット０ −− アレイデータ転送方向 ビット１ −− RAIDレベル１を利用可能にする ビット２ −− RAIDレベル４または５を利用可能
にする ビット３ −− RAIDレベル３を利用可能にする ビット４ −− ドライブ装置構成２＋１を利用可
能にする ビット５ −− ドライブ構成４＋１を利用可能に
する ビット６ −− アレイのパリティ検査を利用可能
にする ビット７ −− 未使用
【００４４】レジスタのバンク１０１から１０５を通し
てのデータの流れの方向はビット０の設定によって決定
される。このビットはホスト装置側からアレイ側への書
き込み動作で立てられ、アレイ側からホスト装置側への
読み込み動作で倒される。ビット１、２、３が立てられ
ている場合、特定のRAID動作が利用できる。ビット４、
５が立てられている場合特定のRAIDレベル３動作が利用
できる。制御ビット６が立てられることでパリティ検査
が利用可能になる。
【００４５】データパス制御レジスタ５はＳＣＳＩバス
インターフェースチップ３１から３５およびＳＲＡＭ３
６へまたはこれらからのデータの流れの方向を制御す
る。 データパス制御レジスタ５ ビット０ −− アレイのチャネル１方向 ビット１ −− アレイのチャネル２方向 ビット２ −− アレイのチャネル３方向 ビット３ −− アレイのチャネル４方向 ビット４ −− アレイのチャネル５方向 ビット５ −− 外部ＳＲＡＭ方向 ビット６ −− 未使用 ビット７ −− 未使用
【００４６】レジスタビット０から５のいずれかに保存
された論理（１）は、アレイチャネルバスからこれに接
続されたＳＣＳＩバスインターフェースチップまたはＳ
ＲＡＭへデータが転送されるべきことを指定する。論理
（０）はＳＣＳＩバスインターフェースチップまたはＳ
ＲＡＭからこれに対応するアレイチャネルバスへのデー
タ転送方向を設定する。ＳＣＳＩバスインターフェース
チップ３１から３５またはＳＲＡＭ３６がデータ転送動
作を実行するにはレジスタ３の制御ビットが立てられて
いる必要がある。
【００４７】上述の５つのデータパス制御レジスタは二
重レジスタ１０１から１０５、マルチプレクサ１１１か
ら１１６、三状態バッファ１２１から１２６、トランシ
ーバ１４１から１４６および１５０を利用可能または利
用不可能にし、本構造が各種RAIDレベル１、３、４、５
の読み込みおよび書き込み動作を実行できるように設定
する。これについては図１１から図２０を参照しながら
後述する。
【００４８】図１１は、チャネル１および２でRAIDレベ
ル１書き込み動作を実行するように設定したデータパス
構造を示す。データパス制御レジスタ１から５の内容を
１６進法で記載すると、制御レジスタ１−03h 、制御レ
ジスタ２−00h 、制御レジスタ３−03h 、制御レジスタ
４−03h 、制御レジスタ５−03h 、である。二重レジス
タ１０１と１０２はこれによって利用可能となり、ホス
トからバス１６Ｕおよび１６Ｌ経由で受信したデータを
バス２１および２２へ提供する。データは最初にバス１
６Ｌからバス２１および２２へ転送され、しかるのちバ
ス１６Ｕからバス２１および２２へ転送される。ＳＣＳ
Ｉバスインターフェースチップ３１および３２が利用可
能となりバス２１および２２からのデータをそれに関連
するアレイのディスク装置へ転送し、各ディスク装置は
上記のデータを受信する。活動しているバス（バス１６
Ｕ、１６Ｌ、２１、２２）は図１１では太線で描画して
ある。活動しているバスのそばに添えてある矢印はその
バス上のデータの流れる方向を示したものである。
【００４９】図１２はRAIDレベル１読み込み構成を示
す。チャネル１およびチャネル２両方のアレイディスク
装置が同一の情報を保存しているので、RAIDレベル１読
み込みではディスク装置の一方のみがアクセスされれば
よいことになる。チャネル１ディスク装置からデータを
読み込むには、データパス制御レジスタの内容は次のよ
うに設定される。制御レジスタ１−00h 、制御レジスタ
２−01h 、制御レジスタ３−01h 、制御レジスタ４−02
h 、制御レジスタ５−00h 、である。ＳＣＳＩバスイン
ターフェースチップ３１によってチャネル１ディスク装
置からのデータをバス２１に提供することができる。マ
ルチプレクサ１１１によってバス２１上のデータはパリ
ティ生成回路１１０を経由してバス１３０へ提供するこ
とができる。マルチプレクサ１１２から１１６は利用で
きないので、マルチプレクサ１１１によって提供された
データはパリティ生成回路で変更されずに通過する。二
重レジスタ１０１と１０２はバス１３０から受信したデ
ータをそれぞれ１６Ｕ、１６Ｌに提供することができ
る。バス１６Ｕは上位側バイトの情報を、またバス１６
Ｌは下位側バイトの情報を転送する。
【００５０】図１３はRAIDレベル１チャネル１ディスク
装置をチャネル２ディスク装置から再構築するように設
定されたデータパス構造を示す。データパス制御レジス
タの内容は次のように設定される。制御レジスタ１−00
h 、制御レジスタ２−02h 、制御レジスタ３−03h 、制
御レジスタ４−03h 、制御レジスタ５−01h 、である。
ＳＣＳＩバスインターフェースチップ３２によってデー
タがバス２２に提供され、マルチプレクサ１１２によっ
てバス２２のデータがバス１３０へ提供され、三状態バ
ッファ１２１によってバス１３０のデータがバス２１上
に配置され、ＳＣＳＩバスインターフェースチップ３１
によってバス２１から受信したデータがチャネル１ディ
スク装置へ書き込まれる。本構造は同様にチャネル２デ
ィスク装置をチャネル１ディスク装置から再構築するよ
うに設定することも可能である。
【００５１】図１４ではRAIDレベル３、４＋１（データ
ディスク装置４台とパリティディスク１台）書き込み動
作を可能にする設定をしたデータパス構造を示す。デー
タパス制御レジスタの内容は、制御レジスタ１−0Fh 、
制御レジスタ２−0Fh 、制御レジスタ３−1Fh 、制御レ
ジスタ４−29h 、制御レジスタ５−1Fh 、である。二重
レジスタ１０１から１０４によってホスト装置からのデ
ータはそれぞれバス２１から２４へ提供することができ
る。マルチプレクサ１１１から１１４によってバス２１
から２４のデータをパリティ生成回路１１０へ提供する
ことができ、その出力はバス１３０を経由して、三状態
バッファ１２５およびバス２５によってバスインターフ
ェース３５へ提供される。バスインターフェースチップ
３１から３５によってバス２１から２５のデータはそれ
ぞれに対応するアレイディスク装置へ提供することがで
きる。
【００５２】RAIDレベル３読み込み構成を図１５に示
す。ここではＳＣＳＩバスインターフェースチップ３１
から３４によりそれぞれが対応しているアレイディスク
装置からのデータを、バス２１から２５を経由して二重
レジスタ１０１から１０４に提供することができる。二
重レジスタ１０１から１０４によって、バス２１から２
４から受信したデータはバス１６Ｕおよび１６Ｌへ提供
することができる。データパス制御レジスタはデータパ
スを設定するため次に示すように設定される。制御レジ
スタ１−00h 、制御レジスタ２−1Fh 、制御レジスタ３
−1Fh 、制御レジスタ４−68h 、制御レジスタ５−00h
。パリティ検査はチャネル５のディスク装置に保存さ
れているパリティ情報とチャネル１からチャネル４のデ
ィスク装置から読み出されたデータの排他的論理和を求
めることによって実行される。アレイから保存データが
間違いなく読み出されたなら、パリティ生成回路１１０
の出力は00h でなければならない。
【００５３】図１６ではRAIDレベル３チャネル２ディス
ク装置を残りのデータディスク装置およびパリティディ
スク装置から再構築するように設定されたデータパス構
造を示してある。データパス制御レジスタの内容は次の
とおりである。制御レジスタ１−00h 、制御レジスタ２
−1Dh 、制御レジスタ３−1Fh 、制御レジスタ４−29h
、制御レジスタ５−02h 。ＳＣＳＩバスインターフェ
ースチップ３１、３３、３４、３５およびマルチプレク
サ１１１、１１３、１１４、１１５によってチャネル
１、３、４、５のアレイディスク装置からのデータとパ
リティ情報がパリティ生成回路１３０へ提供される。パ
リティ生成回路１３０は受信したデータとパリティ情報
を統合してチャネル２のデータを再生成する。パリティ
生成回路の出力は、バス１３０、利用可能な三状態バッ
ファ装置１２２、バス２２、および利用可能なバスイン
ターフェースチップ３２を経由してディスク２２へ提供
される。これ以外に、本構成では読み込み動作中に再構
築したデータをホスト装置へ直接提供するように設定す
ることも可能である。
【００５４】RAIDレベル５書き込み動作は読み出し手順
と書き込み手順の両者が関与する。図１７および図１８
ではチャネル１およびチャネル２のアレイディスク装置
が関係するRAIDレベル５書き込み動作を示す。ここで
は、データがチャネル２のアレイディスク装置へ書き込
まれ、パリティ情報がチャネル１のアレイディスク装置
で更新されるものとする。まずデータパスが図１７に示
したように設定され、チャネル１およびチャネル２のデ
ィスク装置から情報を読み出す。この情報がマルチプレ
クサ１１１および１１２経由でパリティ生成回路１１０
へ提供され、結果がバス１３０、利用可能な三状態バッ
ファ１２６、バス２６経由で外部ＳＲＡＭ３６に保存さ
れる。データパス制御レジスタは次のコードを含む。制
御レジスタ１−00h 、制御レジスタ２−03h 、制御レジ
スタ３−23h 、制御レジスタ４−04h 、制御レジスタ５
−20h 。
【００５５】このあと、図１８に示すように新しいデー
タとパリティ情報がチャネル１とチャネル２のアレイデ
ィスク装置に書き込まれる。二重レジスタ１０２によっ
てホスト装置からの新しいデータが受信可能になり、バ
ス２２と利用可能なＳＣＳＩバスインターフェースチッ
プ３２経由でチャネル２のディスク装置にデータが書き
込まれる。新しいデータはマルチプレクサ１１２経由で
パリティ生成回路１１０へも提供される。先にＳＲＡＭ
３６へ書き込まれている情報もマルチプレクサ１１６経
由でパリティ生成回路１１０へ提供される。パリティ生
成回路の出力は新しいパリティであり、利用可能な三状
態バッファ、バス２１、利用可能なＳＣＳＩバスインタ
ーフェースチップ３１経由でチャネル１ディスク装置へ
提供される。RAIDレベル５書き込み動作の第二の部分で
のデータパス制御レジスタの内容は次に示すとおりであ
る。制御レジスタ１−02h 、制御レジスタ２−22h 、制
御レジスタ３−23h 、制御レジスタ４−05h 、制御レジ
スタ５−03h 。
【００５６】図１９はRAIDレベル５読み込み動作を示し
たものである。本実施例において、読み込まれる情報は
チャネル５のアレイディスク装置に存在している。ＳＣ
ＳＩバスインターフェースチップ３５、マルチプレクサ
１１５、二重レジスタ１０１および１０２がチャネル５
ディスク装置からホスト装置へデータを転送できるよう
にデータパス制御レジスタが設定される。制御レジスタ
の内容は、制御レジスタ１−00h 、制御レジスタ２−10
h 、制御レジスタ３−10h 、制御レジスタ４−04h 、制
御レジスタ５−00h 、である。
【００５７】RAIDレベル５ディスク再構築は図１５に関
連して上述したRAIDレベル３ディスク再構築と類似して
いる。図２０はチャネル２上のデータを再構築するため
の設定を図示したものである。データパス制御レジスタ
の内容は、制御レジスタ１−00h 、制御レジスタ２−1D
h 、制御レジスタ３−1Fh 、制御レジスタ４−25h 、制
御レジスタ５−02h 、である。
【００５８】データパス構造は、データ検証、データ発
信、および診断動作を実行するように設定することも可
能である。トランシーバ１４１から１４６とトランシー
バ１５０が構造を設定してこれらの追加動作を実行でき
るように追加の制御レジスタが提供されている。図２１
から図２４で遂行可能なデータ検証、データ発信、およ
び診断動作の幾つかを示してある。
【００５９】図２１はRAIDレベル１でチャネル１および
チャネル２のアレイディスク装置上に保存された情報が
正確であるかを検証するように設定したデータパス構造
を示している。チャネル１およびチャネル２によりＳＣ
ＳＩバスインターフェースチップ３１および３２からの
データを受信することができる。マルチプレクサ１１１
および１１２によってこのデータが排他的論理和回路１
１０へ提供される。排他的論理和回路１１０の出力はチ
ャネル１およびチャネル２のアレイディスク装置が複製
情報を含む場合00h でなければならず、バス１３０、利
用可能な三状態バッファ１２５、バス２５、利用可能な
トランシーバ１４５、バス５３を経由してプロセッサで
評価するために提供される。
【００６０】図２２はRAIDレベル３または５にしたがっ
てアレイ内に保存された情報が正確であるかを検証する
設定のデータパス構造を示したものである。チャネル１
から５によってＳＣＳＩバスインターフェースチップ３
１から３５からのデータを受信することができる。マル
チプレクサ１１１から１１５によりこのデータが排他的
論理和回路１１０へ提供される。排他的論理和回路１１
０の出力はデータとパリティ情報が合致していれば00h
でなければならず、バス１３０、利用可能な三状態バッ
ファ１２６、バス２６、利用可能なトランシーバ１４６
を経由してプロセッサで評価するために提供される。
【００６１】図２３および図２４は、アレイ内のディス
ク装置のそれぞれに同一のデータが書き込まれるように
データの発信を行う設定のデータパス構造を示してい
る。データ発信は既知のデータパターンによって全ての
アレイディスク装置を初期化することで実行してもよ
い。図２３では、データはプロセッサからバス５３、利
用可能なトランシーバ１５０経由で二重レジスタ１０１
によって受信される。図２４では、データはホスト装置
システムにより二重レジスタ１０１へ提供される。いず
れの例でも二重レジスタ１０１は受信したデータをバス
２１経由でＳＣＳＩバスインターフェースチップ３１へ
提供することができる。マルチプレクサ１１１はバス２
１のデータを排他的論理和回路１１０へ提供することが
できる。マルチプレクサ１１２から１１６は利用できな
い状態にあるので、排他的論理和回路１１０の出力はバ
ス２１から受信したデータと等価である。三状態バッフ
ァ装置１２２から１２５によって排他的論理和回路１１
０の出力はＳＣＳＩインターフェースチップ３２から３
５へ提供することができる。
【００６２】本発明によって、ホスト装置システムとデ
ィスクアレイ装置の間のデータの流れを制御するための
多目的データパスならびにパリティパス構造が提供され
たことが理解されよう。本発明がここに詳述した特定の
好適実施例に限定されることなく、数多くの変更や変化
が本発明の趣旨から逸脱することなしに可能であること
は同業者には理解されるものである。例えば、構造は５
チャネルに限定されるべきものではない。さらに、説明
で詳述した以外の設定も可能である。プロセッサ、プロ
セッサのインターフェース、バスインターフェースは添
付の図面に図示した以外の形式また説明で詳述した以外
の形式を用いてもよい。例えば、データパス構造はＳＣ
ＳＩ用装置でなくともＥＳＤＩ、ＩＰＩ、またはＥＩＳ
Ａ用装置を用いて構築してもよい。
【００６３】
【発明の効果】本発明はホストシステムとディスクドラ
イブ装置のアレイを相互接続するための新しい有用なデ
ータ転送構造を提供し、また各種の配置を設定して異な
るRAID設定に対応できるような上記のデータ転送構造を
提供する。
【図面の簡単な説明】
【図１】本発明のデータ転送ならびにパリティ転送構造
を具備しているディスクアレイ制御装置のブロック図で
ある。
【図２】本発明のデータ転送ならびにパリティ転送構造
を具備する図１に示したＳＣＳＩアレイ・データパスチ
ップ（ＡＤＰ）の機能的ブロック図である。
【図３】図２に示したＤＭＡのＦＩＦＯ回路と転送ブロ
ックのブロック図で、本発明の好適実施例をなすもので
ある。
【図４】図５から図１０に示しすブロック図の接続関係
を示す図である。
【図５】図３に示した構造のより詳細なブロック図であ
る。
【図６】図３に示した構造のより詳細なブロック図であ
る。
【図７】図３に示した構造のより詳細なブロック図であ
る。
【図８】図３に示した構造のより詳細なブロック図であ
る。
【図９】図３に示した構造のより詳細なブロック図であ
る。
【図１０】図３に示した構造のより詳細なブロック図で
ある。
【図１１】図３の回路の各種設定の例を示すものであ
る。
【図１２】図３の回路の各種設定の例を示すものであ
る。
【図１３】図３の回路の各種設定の例を示すものであ
る。
【図１４】図３の回路の各種設定の例を示すものであ
り、ここではRAIDレベル３書き込み動作を実行するため
の回路構成を示してある。
【図１５】図３の回路の各種設定の例を示すものであ
る。
【図１６】図３の回路の各種設定の例を示すものであ
る。
【図１７】図３の回路の各種設定の例を示すものであ
る。
【図１８】図３の回路の各種設定の例を示すものであ
る。
【図１９】図３の回路の各種設定の例を示すものであ
る。
【図２０】図３の回路の各種設定の例を示すものであ
る。
【図２１】図３の回路の各種設定の例を示すものであ
る。
【図２２】図３の回路の各種設定の例を示すものであ
る。
【図２３】図３の回路の各種設定の例を示すものであ
る。
【図２４】図３の回路の各種設定の例を示すものであ
る。
フロントページの続き (73)特許権者 592089054 エヌシーアール インターナショナル インコーポレイテッド ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ, Ｉｎｃ. アメリカ合衆国 45479 オハイオ、デ イトン サウス パターソン ブールバ ード 1700 (73)特許権者 595026416 シンバイオス・インコーポレイテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 マームード ケイ．ジベ アメリカ合衆国 67208 カンザス、ウ イチタ、エヌ．リッジウッド 2108 (72)発明者 クレイグ シー．マクームズ アメリカ合衆国 67213 カンザス、ウ イチタ、マイディアン コート 2058 (72)発明者 ケニス ジェイ．トンプソン アメリカ合衆国 67226 カンザス、ウ イチタ、ラッシュウッド 3548 (56)参考文献 特開 平２−176822（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ホスト装置と複数のディスクドライブ装
    置間でデータの転送制御を行い、パリティ情報を生成し
    チェックするための排他的論理和回路を含むデータ転送
    装置であって、 前記ホスト装置と個々の前記ディスクドライブ装置間の
    アレイチャネルは、 アレイバスと、 前記ホスト装置のホストバスに接続され、該ホスト装置
    からデータを受信するための第１のレジスタと、 前記第１のレジスタと前記アレイバス間に接続され、第
    １の制御信号に応答して前記第１のレジスタのデータを
    前記アレイバスに供給する第１のバス駆動回路と、 前記アレイバスと前記排他的論理和回路とに接続され、
    第２の制御信号に応答して前記前記アレイバスを前記排
    他的論理和回路に接続するマルチプレクサ回路と、 前記排他的論理和回路の出力と前記アレイバス間に接続
    され、第３の制御信号に応答して前記排他的論理和回路
    の出力を前記アレイバスに供給する第２のバス駆動回路
    と、 前記アレイチャンネルからデータを受信する第２のレジ
    スタと、 前記第２のレジスタと前記ホストバス間に接続され、第
    ４の制御信号に応答して前記第２のレジスタのデータを
    前記ホストバスに供給する第３のバス駆動回路と、 から構成されていることを特徴とするデータ転送装置。
  2. 【請求項２】 前記アレイチャネルは、さらに、 一時記憶手段と、 前記排他的論理和回路の出力と前記一時記憶手段間に接
    続され、第５の制御信号に応答して前記排他的論理和回
    路の出力を前記一時記憶手段に供給する第４のバス駆動
    回路と、 前記一時記憶手段と前記排他的論理和回路の入力間に接
    続され、第６の制御信号に応答して前記一時記憶手段の
    データを前記排他的論理和回路に供給する第５のバス駆
    動回路と、 を具備することを特徴とする請求項１に記載のデータ転
    送装置。
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