DE69101242T2 - Reduzierungsprozessor. - Google Patents
Reduzierungsprozessor.Info
- Publication number
- DE69101242T2 DE69101242T2 DE69101242T DE69101242T DE69101242T2 DE 69101242 T2 DE69101242 T2 DE 69101242T2 DE 69101242 T DE69101242 T DE 69101242T DE 69101242 T DE69101242 T DE 69101242T DE 69101242 T2 DE69101242 T2 DE 69101242T2
- Authority
- DE
- Germany
- Prior art keywords
- processor according
- reduction
- cell
- reduction processor
- list
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000009467 reduction Effects 0.000 title claims abstract description 232
- 238000003860 storage Methods 0.000 claims abstract description 33
- 210000000352 storage cell Anatomy 0.000 claims abstract description 20
- 238000004590 computer program Methods 0.000 claims abstract description 3
- 210000004027 cell Anatomy 0.000 claims description 627
- 230000015654 memory Effects 0.000 claims description 343
- 238000007667 floating Methods 0.000 claims description 61
- 230000006870 function Effects 0.000 claims description 61
- 238000012546 transfer Methods 0.000 claims description 53
- 238000004891 communication Methods 0.000 claims description 41
- 239000011159 matrix material Substances 0.000 claims description 24
- 238000012545 processing Methods 0.000 claims description 24
- 230000014509 gene expression Effects 0.000 claims description 22
- 238000004364 calculation method Methods 0.000 claims description 17
- 239000002131 composite material Substances 0.000 claims description 13
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 9
- 238000004064 recycling Methods 0.000 claims description 5
- 238000005070 sampling Methods 0.000 claims description 4
- 101000927793 Homo sapiens Neuroepithelial cell-transforming gene 1 protein Proteins 0.000 claims description 3
- 101001124937 Homo sapiens Pre-mRNA-splicing factor 38B Proteins 0.000 claims description 3
- 101000631937 Homo sapiens Sodium- and chloride-dependent glycine transporter 2 Proteins 0.000 claims description 3
- 101000639975 Homo sapiens Sodium-dependent noradrenaline transporter Proteins 0.000 claims description 3
- 102100028886 Sodium- and chloride-dependent glycine transporter 2 Human genes 0.000 claims description 3
- 101100152598 Arabidopsis thaliana CYP73A5 gene Proteins 0.000 claims 1
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 claims 1
- 102100037373 DNA-(apurinic or apyrimidinic site) endonuclease Human genes 0.000 claims 1
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 claims 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 claims 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 claims 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 claims 1
- 230000006399 behavior Effects 0.000 abstract description 39
- 230000002829 reductive effect Effects 0.000 abstract description 34
- 239000004020 conductor Substances 0.000 description 178
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 16
- 239000000872 buffer Substances 0.000 description 15
- UUSHUCRHZYSZKI-DJLDLDEBSA-N 5-(2-chloroethyl)-1-[(2r,4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]pyrimidine-2,4-dione Chemical compound C1[C@H](O)[C@@H](CO)O[C@H]1N1C(=O)NC(=O)C(CCCl)=C1 UUSHUCRHZYSZKI-DJLDLDEBSA-N 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 9
- 238000010561 standard procedure Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 238000011161 development Methods 0.000 description 8
- 230000018109 developmental process Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 8
- 238000013519 translation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- 101150004026 SOP1 gene Proteins 0.000 description 6
- 101100366622 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SRO7 gene Proteins 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000032258 transport Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 101100156797 Arabidopsis thaliana WSD11 gene Proteins 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000010606 normalization Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100508810 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) INP53 gene Proteins 0.000 description 2
- 101100366621 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SRO77 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- 101100217143 Schizosaccharomyces pombe (strain 972 / ATCC 24843) arc1 gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000819 phase cycle Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000000135 prohibitive effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101150083500 sop-2 gene Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100030346 Antigen peptide transporter 1 Human genes 0.000 description 1
- 101100095738 Arabidopsis thaliana SHH1 gene Proteins 0.000 description 1
- OMLWNBVRVJYMBQ-YUMQZZPRSA-N Arg-Arg Chemical compound NC(N)=NCCC[C@H](N)C(=O)N[C@@H](CCCN=C(N)N)C(O)=O OMLWNBVRVJYMBQ-YUMQZZPRSA-N 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 102100031438 E3 ubiquitin-protein ligase RING1 Human genes 0.000 description 1
- 101100381421 Haloarcula marismortui (strain ATCC 43049 / DSM 3752 / JCM 8966 / VKM B-1809) xop2 gene Proteins 0.000 description 1
- 101000707962 Homo sapiens E3 ubiquitin-protein ligase RING1 Proteins 0.000 description 1
- 101001024723 Homo sapiens Nucleoporin NDC1 Proteins 0.000 description 1
- 101000643391 Homo sapiens Serine/arginine-rich splicing factor 11 Proteins 0.000 description 1
- 101150071462 INSIG1 gene Proteins 0.000 description 1
- 101150011172 INSIG2 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 1
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 1
- 241001181114 Neta Species 0.000 description 1
- 102100037826 Nucleoporin NDC1 Human genes 0.000 description 1
- 244000097202 Rathbunia alamosensis Species 0.000 description 1
- 235000009776 Rathbunia alamosensis Nutrition 0.000 description 1
- 208000035217 Ring chromosome 1 syndrome Diseases 0.000 description 1
- 208000002991 Ring chromosome 4 syndrome Diseases 0.000 description 1
- 101100019425 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ivn1 gene Proteins 0.000 description 1
- 101100451546 Sesamum indicum SOP3 gene Proteins 0.000 description 1
- 102100024991 Tetraspanin-12 Human genes 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 1
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 1
- 108010068380 arginylarginine Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 101150046002 ced-1 gene Proteins 0.000 description 1
- 101150117572 ced-2 gene Proteins 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- JRQGDDUXDKCWRF-UHFFFAOYSA-M sodium;n-(2-methoxycarbonylphenyl)sulfonyl-4-methyl-5-oxo-3-propoxy-1,2,4-triazole-1-carboximidate Chemical compound [Na+].O=C1N(C)C(OCCC)=NN1C(=O)[N-]S(=O)(=O)C1=CC=CC=C1C(=O)OC JRQGDDUXDKCWRF-UHFFFAOYSA-M 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 108010063955 thrombin receptor peptide (42-47) Proteins 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/30—Creation or generation of source code
- G06F8/31—Programming languages or programming paradigms
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/30—Creation or generation of source code
- G06F8/31—Programming languages or programming paradigms
- G06F8/311—Functional or applicative languages; Rewrite languages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Devices For Executing Special Programs (AREA)
- Stored Programmes (AREA)
- Static Random-Access Memory (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
- Saccharide Compounds (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Exchange Systems With Centralized Control (AREA)
- Advance Control (AREA)
- Vehicle Body Suspensions (AREA)
- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
- Steering Control In Accordance With Driving Conditions (AREA)
- Paper (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
- Monitoring And Testing Of Nuclear Reactors (AREA)
- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Mobile Radio Communication Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Memories (AREA)
Claims (54)
1. Reduktionsprozessor, der von einem eine Struktur
aufweisenden Programm gesteuert wird und dazu ausgebildet
ist, die Struktur in einer verschiedene Arten von
Reduktionen umfassenden Anzahl von Reduktionsschritten zu
reduzieren, dadurch gekennzeichnet, daß ein Prozessor
erster Ordnung dieser Art einen assoziativen, aktiven
Speicher (1, 2) umfaßt, welcher seinerseits umfaßt:
a. eine Vielzahl von aktiven Speicherzellen (10, 2), von
denen jede die Ausführung einer Reduktionsoperation
bewirkende Information enthält, und
b. ein mit den Speicherzellen verbundenes
Kommunikationsnetz (t&sub1;, t&sub2;, id, env, v&sub0;, v&sub1;, v&sub2;, v&sub3;, 12, 13, 14, 6, 7,
11, 16, 17), welches dazu ausgebildet ist, nach jedem
als ein Ergebnis der Reduktionsoperation gelieferten
Reduktionsergebnis eine assoziative Suche nach aktuellen
Speicherzellen unter den Speicherzellen, die eine
Bezugnahme zu der Reduktion aufweisen, auszuführen und
das Ergebnis der Reduktion den aktuellen Speicherzellen
assoziativ zu übermitteln.
2. Reduktionsprozessor nach Anspruch 1, dadurch
gekennzeichnet, daß das Kommunikationsnetz eine Busanordnung,
welche Steuerleitungen (Leitungen zu und von 6) und
Datenleitungen (t&sub1;, t&sub2;, id, env, v&sub0;, v&sub3;, v&sub2;, v&sub3;) aufweist,
wobei alle Leitungen an jeder der Speicherzellen
angeschlossen sind, sowie eine allen Speicherzellen gemeinsame
Steuereinrichtung (6) umfaßt.
3. Reduktionsprozessor nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß jede Speicherzelle (2; 10; Fig. 4A, Fig.
4E) bei Gebrauch die gesamte zur Durchführung einer
Reduktionsoperation notwendige Information enthält.
4. Reduktionsprozessor nach Anspruch 3, dadurch
gekennzeichnet, daß die Reduktionsinformation auch eine Bezugnahme
(WERT/BEZ.) zu wenigstens einer der anderen Speicherzellen
umfaßt, wobei der Inhalt der Speicherzellen durch die
Bezugnahme(n) in einer Baumstruktur verbunden ist (Fig. 6B,
6G, 7B, 8B; Fig. 5A bis 5F)
5. Reduktionsprozessor nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß wenigstens eine der
Speicherzellen, genannt Kernzelle (2), zur Ausführung aller Arten
von Reduktionen ausgebildet ist, und daß der Rest der
Zellen, genannt Objektspeicherzellen (10; Fig. 4A),
lediglich zur Ausführung begrenzter Teile einiger von allen Arten
von Reduktionen ausgebildet ist.
6. Reduktionsprozessor nach Anspruch 5, dadurch
gekennzeichnet, daß die Objektspeicherzellen in einem eine erste
Busanordnung (bel_typ, Vr, cpb, set.s, match, l/s.s, l/s.b,
l/s.r, VUND.a, VUND.b, VOR, s.a, reset.b, mode.a mode.a*,
prech, ba, mode.b, grant.b, prio usw.) zur externen
Steuerung sowie eine zweite Speicherbusanordnung (t&sub1;, t&sub2;, id,
env, v&sub0;, v&sub1;, v&sub2;, v&sub3;) für Daten besitzenden Assoziativspeicher
enthalten sind, welcher umfaßt:
- mehrere Objektspeicherzellen (10) zur Speicherung einer
zusammengesetzten Information,
- Mittel (16,17) in jeder der Objektspeicherzellen zur
Speicherung von wenigstens einer Markierung, wobei die
Markierungen wenigstens den Zustand oder Zustände der
Auswahl oder Nicht-Auswahl der Objektspeicherzelle
anzeigen,
- Mittel zur Ausführung von Suchoperationen unter den
Objektspeicherzellen, um die Markierungen zu setzen, und
- einen Prioritätsdekoder (11), mit dem alle
Objektspeicherzellen gekoppelt sind, und der eine von mehreren
der Objektspeicherzellen auswählt.
7. Reduktionsprozessor nach Anspruch 6, dadurch
gekennzeichnet, daß wenigstens ein globaler Bus (12, 13, 14) zur
Ausführung logischer Operationen des Typs UND oder ODER
zwischen den Speicherzellen vorgesehen ist, und Mittel (17)
in jeder Speicherzelle zur Kommunikation mit den Bussen und
zum Ansteuern der Speicherzelle zur Teilnahme an einer
aktuellen logischen Operation.
8. Reduktionsprozessor nach Anspruch 6 oder 7, dadurch
gekennzeichnet, daß jede Objektspeicherzelle eine Anzahl von
Datenobjektspeicherfeldern (BEZEICHNER, UMGEBUNG,
WERT/BEZ.&sub0;, WERT/BEZ.&sub1;, WERT/BEZ.&sub2;, WERT/BEZ.&sub3;) umfaßt, wobei
jedes Datenobjektspeicherfeld in der Lage ist, ein
Datenwort, genannt Num-Wort, und ein in der Form eines
Kennzeichenworts vorhandenes Kennzeichen zu speichern.
9. Reduktionsprozessor nach einem der Ansprüche 6 bis 8,
dadurch gekennzeichnet, daß jede Speicherzelle wenigstens
ein Attributspeicherfeld (LAZY, WO, TYP) umfaßt, das den
Zustand oder die Zustände des Inhalts in der Speicherzelle
anzeigt.
10. Reduktionsprozessor nach einem der Ansprüche 5 bis 9,
dadurch gekennzeichnet, daß die Kernzelle eine Arithmetik-
Einheit zur Strukturarithmetik-Verarbeitung ist, welche
umfaßt:
a) wenigstens ein Eingabe/Ausgabe-Mittel (v&sub0;, v&sub1;, v&sub2;, v&sub3;,
id, env) zur Eingabe und Ausgabe von Datenlisten von und
zu den Objektspeicherzellen,
b) mehrere Register S0,0 bis S3,3, F0 bis F3, ID, ENV),
wobei jedes zur Speicherung eines Datenworts ausgebildet
ist, wobei jedes Datenwort einen Kennzeichenteil,
Kennzeichen-Wort., und einen Informationsteil, Num-Wort,
aufweist, wobei der Kennzeichenteil ein Kennzeichen
enthält, welches arzeigt, ob das betreffende Register in
Gebrauch ist oder nicht, wobei jede der Listen in einer
vorbestimmten Anzahl von den Registern speicherbar ist,
wobei der Kennzeichenteil von jedem Register unter den
als in Gebrauch gekennzeichneten Registern anzeigt, daß
eine der Listen wenigstens einen Teil in dem aktuellen
Register gespeichert hat, wobei die einen in dem
aktuellen Register gespeicherten Teil besitzende Liste einen
Listenbefehl darüber enthält, welche Art von Liste sie
ist, und wobei die Beziehung zwischen den Listen aus der
Anordnung der Listen in den Registern ersichtlich ist,
c) Steuermittel (6) zur Steuerung der Register und zur
Verwendung der zu in den Registern gespeicherten Listen
gehörenden Listenbefehle zum Umordnen der Listen
zwischen den Registern und zur Eingabe/Ausgabe des
Registerinhalts in Übereinstimmung mit den
Listenbefehlen.
11. Reduktionsprozessor nach Anspruch 10, dadurch
gekennzeichnet, daß die in den Registern gespeicherten Listen in
einem Listenbaum angeordnet sind, bei welchem eine der
Listen eine Wurzelliste ist.
12. Reduktionsprozessor nach Anspruch 11, dadurch
gekennzeichnet, daß wenigstens ein zusätzliches Register (ID)
vorgesehen ist, in welchem ein Bezeichner des gespeicherten
Listenbaums speicherbar ist.
13. Reduktionsprozessor nach Anspruch 11 oder 12, dadurch
gekennzeichnet, daß wenigstens ein zusätzliches Register
(ENV) vorgesehen ist, in welchem eine Umgebung des
gespeicherten Listenbaums speicherbar ist.
14. Reduktionsprozessor nach einem der Ansprüche 10 bis 13,
enthaltend eine Matrix von Registern (S0,0 bis S3,3), die
eine Hauptregister liefernde Randreihe (S0,0 bis S3,3)
aufweist, wobei die Spalten der Matrix Grundregister liefern.
15. Reduktionsprozessor nach Anspruch 14, gekennzeichnet
durch eine Anzahl von Hilfsregistern (F0 bis F3), die
außerhalb der Matrix vorgesehen sind.
16. Reduktionsprozessor nach einem der Ansprüche 10 bis 15,
dadurch gekennzeichnet, daß die Wurzelliste des Listenbaums
dazu ausgebildet ist, abhängig vom Niveau des zu
speichernden aktuellen Baums in verschiedenen Registern angeordnet zu
sein.
17. Reduktionsprozessor nach einem der Ansprüche 10 bis 16,
dadurch gekennzeichnet, daß die Information bezüglich der
Art der durchzuführenden Reduktion aus dem Typ der
Wurzelliste abgeleitet werden kann, und wobei der Typ, wenn er
keine Funktionsanwendung darstellt, einen den auszuführenden
Befehl darstellenden Befehlskode enthält, und wobei, sofern
der Typ eine Funktionsanwendung darstellt, das erste Element
der Wurzelliste einen Befehlskode oder die Wurzel eines eine
Funktionsdefinition darstellenden Listenbaums enthält, wobei
die Steuereinrichtung (6) dazu ausgebildet ist, die
Information aus der Wurzelliste abzuleiten.
18. Reduktionsprozessor nach einem der Ansprüche 10 bis 17,
dadurch gekennzeichnet, daß die Register scheibenweise in
Ebenen in der Kernzelle logisch angeordnet sind, wobei jede
Ebene höchstens eine Registerzelle von jedem Register
enthält, worin jede Registerzelle in der Lage ist, ein
Informationsbit zu speichern und worin Registerzellen
innerhalb einer Ebene miteinander verbindbar sind.
19. Reduktionsprozessor nach einem der Ansprüche 5 bis 18,
dadurch gekennzeichnet, daß das Kommunikationsnetz dazu
angepaßt ist, ebenfalls Information von der unter den
Objektspeicherzellen Befehl führenden Objektspeicherzelle zu von
der Steuereinrichtung (6) ausgewählten Registern (ID, ENV,
S0,0 bis S3,3, F0 bis F3) in der Kernzelle (2) und
Information von den Registern zu einer oder mehrerer der von
der Steuereinrichtung ausgewählten Objektspeicherzellen zu
übertragen.
20. Reduktionsprozessor nach einem der Ansprüche 5 bis 19,
dadurch gekennzeichnet, daß die Steuereinrichtung (6) dazu
ausgebildet ist, eine Übertragungsoperation zwischen
Registern in den Kernzellen und einer der
0bjektspeicherzellen durch Austauschen der Inhalte der Register und der
betreffenden Speicherzelle auszuführen.
21. Reduktionsprozessor nach einem der Ansprüche 3 bis 20,
dadurch gekennzeichnet, daß eine oder mehrere der
Speicher-Zellen
(2, 10) zur Speicherung eines eine Bezeichnung der
Ausführbarkeit, einer Position in einer Baumstruktur, eines
Bezeichners, einer Umgebung, und eines Baums von Werten
aufweisenden Abschlusses ausgebildet sind, wobei der
Bezeichner, die Umgebung und jeder einzelne Wert Elemente in
dem Abschluß sind.
22. Reduktionsprozessor nach einem der Ansprüche 8 bis 21,
dadurch gekennzeichnet, daß der in dem Abschluß enthaltenene
Baum von Werten Blattelemente aufweist, d.h. Endelemente,
und zusammengesetzte Elemente, wobei jedes zusammengesetzte
Element einen Zustand und eine Liste von Werten enthält.
23. Reduktionsprozessor nach einem der Ansprüche 8 bis 22,
dadurch gekennzeichnet, daß die Bezeichnung der
Ausführbarkeit in dem Abschluß wenigstens zwei Zustände aufweist,
von denen der erste Zustand Leerlaufzustand und der zweite
Zustand Ausführzustand ist.
24. Reduktionsprozessor nach einem der Ansprüche 8 bis 23,
dadurch gekennzeichnet, daß die Bezeichnung der Position in
dem Abschluß wenigstens zwei Zustände aufweist, von denen
der erste Zustand Knotenposition und der zweite Zustand
Wurzelposition ist.
25. Reduktionsprozessor nach einem der Ansprüche 8 bis 24,
dadurch gekennzeichnet, daß jedes Element in dem Abschluß
durch ein Kennzeichen-Wort und ein Num-Wort gebildet ist,
wobei das Num-Wort Aus einer Anzahl von Bits zusammengesetzt
ist, von denen jedes entweder wahr oder falsch ist.
26. Reduktionsprozessor nach einem der Ansprüche 12 bis 25,
dadurch gekennzeichnet, daß die Kennzeichen-Worte in eine
indirekte und eine direkte Klasse unterteilt sind.
27. Reduktionsprozessor nach einein der Ansprüche 8 bis 26,
dadurch gekennzeichnet, daß er dazu ausgebildet ist, eine
erste Kodierung für ein eine Ganzzahl-Repräsentation
darstellendes Binärwort und eine zweite Kodierung für ein eine
Gleitkomma-Repräsentation darstellendes Binärwort zu
verwenden, und daß die Kodierungen derart sind, daß die
Gleitkomma-Repräsentation in derselben Anordnung wie die
Ganzzahl-Repräsentation geliefert wird.
28. Reduktionsprozessor nach einem der Ansprüche 8 bis 27,
dadurch gekennzeichnet, daß eine Ganzzahl in dem Element in
einem Format speicherbar ist, welches so binär kodiert ist,
daß alle Werte von dem kleinsten bis zu dem größten
darstellbaren Wert in einer Reihe von Zahlen dargestellt sind,
wobei jede Zahl mehrere Bitwerte umfaßt, und in welcher Null
in der Mitte der Reihe von Zahlen und mit einer binären Zahl
dargestellt ist, die den binären Wert wahr in ihrem
höchstwertigsten Bit aufweist, und die den binären Wert
falsch in dein Rest ihrer Bits aufweist.
29. Reduktionsprozessor nach einem der Ansprüche 8 bis 28,
dadurch gekennzeichnet, daß eine binär kodierte Gleitkomma-
Repräsentation ein Vorzeichen, ein Exponentenvorzeichen und
ein Kodefeld, ein Exponentenfeld und ein Mantissenfeld
aufweist, wobei das Exponentenvorzeichen und das Kodefeld einen
Hinweis auf eine Teilungsstelle zwischen dein Exponentenfeld
und dein Mantissenfeld besitzen, so daß die Exponenten- und
Mantissenfelder variable Längen aufweisen.
30. Reduktionsprozessor nach Anspruch 29, dadurch
gekennzeichnet, daß die numerische Wert-Worte darstellenden Worte
mit einer Kodierung versehen sind, welche die numerischen
Werte in einer vollständigen Repräsentation liefert, d.h.
jede kodierte Repräsentation eines Werts stimmt mit genau
einem interpretierten Wert überein.
31. Reduktionsprozessor nach einem der Ansprüche 8 bis 30,
dadurch gekennzeichnet, daß wenigstens einige der
Abschlußbezeichnungen in verschiedenen Zuständen dargestellt
sind, wobei jeder Zustand aus mehreren, einen Binärkode
darstellenden Bits zusammengesetzt ist.
32. Reduktionsprozessor nach einem der vorhergehenden
Ansprüche, gekennzeichnet durch eine numerische
Arithmetikeinheit zur Durchführung arithmetischer, logischer und
verwandter Operationen an Elementen numerischer Werte, welche
umfaßt:
a) einen ein System von Bussen umfassenden Eingang, wobei
jeder Bus dazu betriebsbereit ist, mit einem
Listenelement einer Liste beliefert zu werden, welche Liste
Befehlsinformation bezüglich Elementen der Liste
enthält,
b) Verarbeitungsmittel, an welche das System von Bussen
angeschlossen ist, zur Durchführung einer Operation an den
Elementen in der Liste unter Verwendung der
Befehlsinformation durch Rückschreiben der Elemente in
Übereinstimmung mit dem Befehl, und
c) einem zur Vorlage des zurückgeschriebenen Ergebnisses
ausgebildeten Ausgang, der ein System von Bussen umfaßt,
welches dieselbe Anzahl und Konfiguration wie das System
von Eingangsbussen besitzt.
33. Reduktionsprozessor nach Anspruch 32, dadurch
gekennzeichnet, daß wenigstens ein Listenelement in der Liste dazu
vorbehalten ist, eine Repräsentation einer
Befehlsinformation einzubeziehen und auf einem bestimmten Bus des Systems
von Eingangsbussen bereitgestellt zu werden, und daß zu
berechnende Repräsentationen numerischer Werte dazu
ausgebildet sind, auf anderen Bussen des Systems von
Eingangsbussen bereitgestellt zu werden, und daß das
Verarbeitungsmittel dazu ausgebildet ist, eine Berechnung durch
Rückschreiben der Repräsentationen numerischer Werte in der
Eingabeliste durchzuführen.
34. Reduktionsprozessor nach Anspruch 32, dadurch
gekennzeichnet, daß mehrere Schaltungen, von denen jede zur
Durchführung einer spezifischen Operation an den
Repräsentationen numerischer Werte auf den Eingangsbussen
ausgebildet ist, dazu vorgesehen sind, ihre Ergebnisse der
Operationen parallel vorzulegen, und daß eine mit der
Befehlsinformation versehene Steuertreibereinheit (1a;27)
dazu ausgebildet ist, das ausgeführte Ergebnis oder die
ausgeführten
Ergebnisse, welche für die Ausführung des
aktuellen, auszuführenden Befehls angemessen sind, unter allen
ausgeführten Ergebnissen zu wählen.
35. Reduktionsprozessor nach Anspruch 34, dadurch
gekennzeichnet, daß das Verarbeitungsmittel, wenn die Liste eine
Funktionsanwendung enthält, in welcher eines von deren
Elementen ein Befehlskode ist und der Rest Argumente zu dem
Befehl sind, einen Befehl durch Rückschreiben und
Rezyklieren des Befehlskodes von dein Ausgang zu dem Eingang
durchführt bis schließlich ein Ergebnis erreicht wird, wobei bei
jedem Rückschreiben das Verarbeitungsmittel dazu angepaßt
ist, die Liste so zurückzuschreiben, daß sie ein
abgeändertes Befehlskodewort enthält, sofern dies für die aktuelle
Berechnung geeignet ist, gefolgt von Wertworten, sofern dies
geeignet ist.
36. Reduktionsprozessor nach einem der vorangehenden
Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl von
Prozessoren erster Ordnung über ein Netzwerk miteinander
verbunden sind, wobei die verbundenen Prozessoren erster
Ordnung einen Reduktionsprozessor zweiter Ordnung
darstellen.
37. Reduktionsprozessor nach einem der vorangehenden
Ansprüche, dadurch gekennzeichnet, daß eine oder mehrere der
Speicherzellen in jedem Reduktionsprozessor erster Ordnung
zum Speichern eines Abschlusses ausgebildet sind, welcher
Abschluß eine Bezeichnung der Ausführbarkeit, einer Position
in einem Baum in einer Baumstruktur, eines Bezeichners,
einer Umgebung, und eines Baums von Werten ist, wobei der
Bezeichner, die Umgebung und jeder einzelne Wert ein Element
in dem Abschluß sind, wobei jedes Element in dem Abschluß
aus einem Kennzeichen-Wort und einem Num-Wort
zusammengesetzt ist, wobei das Num-Wort aus einer Anzahl von Bits
zusammengesetzt ist, von denen jedes entweder wahr oder
falsch ist, und wobei die Kennzeichen-Worte in eine
indirekte Klasse und eine direkte Klasse unterteilt sind,
und daß das Bitmuster des Elements der indirekten Klasse in
einen Bereichsteil und einen Adreßteil aufgeteilt ist.
38. Reduktionsprozessor nach Anspruch 37, dadurch
gekennzeichnet, daß mehrere Reduktionsprozessoren erster Ordnung
(FOP1,1' bis FOPM,M') in einem Quadratfeld verbunden sind, das
einen Reduktionsprozessor zweiter Ordnung darstellt, und daß
jeder Prozessor zweiter Ordnung in dein Quadratfeld einen
Kanal (CAN) umfaßt, der zu jedein benachbarten
Reduktionsprozessor erster Ordnung in dein Quadratfeld (Fig. 37A, 37C
und 37D) führt.
39. Reduktionsprozessor nach Anspruch 38, dadurch
gekennzeichnet, daß der Reduktionsprozessor zweiter Ordnung selbst
in logische Bereiche (Fig. 37C) unterteilt ist, von denen
jeder eine Größe von 2n mal 2n Reduktionsprozessoren erster
Ordnung aufweist, wobei die logischen Bereiche Seite an
Seite in einem regelinäßigen Muster bereitgestellt werden, so
daß sie das Quadratfeld des Reduktionsprozessors zweiter
Ordnung überdecken.
40. Reduktionsprozessor nach Anspruch 39, dadurch
gekennzeichnet, daß die Reduktionsprozessoren erster Ordnung in
dem Reduktionsprozessor zweiter Ordnung so miteinander
verbunden sind, daß jeder Bereich innerhalb des Prozessors
zweiter Ordnung um einen halben Bereich in jeder Richtung
durch interne Umdefinierung der Anordnung des Bereichs
innerhalb des Prozessors zweiter Ordnung versetzbar ist.
41. Reduktionsprozessor nach Anspruch 39 oder 40, dadurch
gekennzeichnet, daß wenigstens ein mit einer Adresse
versehenes referenzierbares indirektes Element in jedem Bereich
gespeichert ist, wobei das Element nur von Speicherzellen
innerhalb des Bereichs, zu dein es gehört, referenzierbar
ist.
42. Reduktionsprozessor nach einem der Ansprüche 37 bis 41,
dadurch gekennzeichnet, daß mehrere der
Reduktionsprozessoren erster Ordnung in einer Hierarchie von Netzwerken
(NET&sub1; bis NETn) miteinander verbunden sind, wobei jedes
Netzwerk ein Bus ist.
43. Reduktionsprozessor nach einem der Ansprüche 37 bis 42,
dadurch gekennzeichnet, daß mehrere der
Reduktionsprozessoren erster Ordnung in einer Hierarchie von Netzwerken
verbunden sind, wobei jedes Netzwerk ein Ring (Fig. 39) ist.
44. Reduktionsprozessor nach einem der Ansprüche 37 bis 43,
dadurch gekennzeichnet, daß mehrere der
Reduktionsprozessoren erster Ordnung in einer Hierarchie von Netzwerken
verbunden sind, wobei wenigstens zwei Arten von Netzwerken, von
denen die erste Art ein Bus, die zweite Art ein Ring und die
dritte Art ein Quadratfeld (Fig. 40) ist, vorgesehen sind.
45. Reduktionsprozessor nach einem der vorhergehenden
Ansprüche, gekennzeichnet durch wenigstens eine Porteinheit,
die mit dem aktiven Speichermittel verbunden ist, und
wenigstens eine Umgebungseinheit, die mit wenigstens einer
Porteinheit verbunden ist.
46. Reduktionsprozessor nach Anspruch 45, gekennzeichnet
durch Mittel zum Vergleichen einer an einer Porteinheit
bereitgestellten Signalfolge (Fig. 34 und Fig. 35) mit einer
in wenigstens einer Speicherzelle gespeicherten Folge, wobei
die gespeicherte Folge mögliche undefinierte Folgenelemente
($) in dem aktiven Speichermittel aufweist, und durch Mittel
(CU, 3) zum Rückschreiben der gespeicherten Folge ins Leere,
d.h. etwas, das einen Widerspruch darstellt, wenn der
Vergleich eine deutliche Differenz ergibt, oder andernfalls
zum Rückschreiben der gespeicherten Folge in eine
spezifizierte Folge, welche die Unifikation der Signalfolge und der
gespeicherten Folge ist.
47. Reduktionsprozessor nach Anspruch 46, dadurch
gekennzeichnet, daß die Vergleichsmittel Vergleiche an Gruppen
einer vorbestiminten Anzahl von Listenelementen ausführen.
48. Reduktionsprozessor nach Anspruch 46 oder 47,
gekennzeichnet durch Mittel (3, during; 7, 8, 9) zum Liefern der
Signalfolge als ein abgetastetes Signal (Fig. 34), das sich
mit der Zeit ändert und einzelne Abtastperioden aufweist,
wobei die Signalfolge eine Liste von Gruppen von Elementen
ist, wobei jede Gruppe eine Zeitdauer und wenigstens eine
Signalstärke während dieser Zeit enthält.
49. Reduktionsprozessor nach Anspruch 48, dadurch
gekennzeichnet, daß die vorbestimmte Anzahl von Listenelementen in
jeder Gruppe paarweise geliefert wird, wobei jedes Paar eine
Kombination der Zeit und Signalstärke umfaßt.
50. Reduktionsprozessor nach einem der Ansprüche 45 bis 49,
dadurch gekennzeichnet, daß die Objektspeicherzellen in
einer Struktur in dem aktiven Speicher bereitgestellt
werden, die dazu geeignet ist, ein Computerprogramm in der Form
einer expliziten oder impliziten Kodierung einer abstrakten
Syntax zu speichern wobei die Syntax eine Anzahl von
verschiedenen abstrakten Objekten mit Hilfe von Ausdrücken
beschreibt, wobei jedes Objektspeicherzellenmittel imstande
ist, wenigstens einen Teil eines Syntax-Ausdrucks zu
gegebener Zeit in der Form einer geeigneten Daten- und/oder
Programmstruktur zu speichern.
51. Reduktionsprozessor nach Anspruch 44, dadurch
gekennzeichnet, daß eine Vielzahl von geografisch getrennten
Reduktionsprozessoren zweiter Ordnung (GSOPs) miteinander
verbunden sind, um einen Reduktionsprozessor dritter Ordnung
zu bilden.
52. Reduktionsprozessor nach Anspruch 51, dadurch
gekennzeichnet, daß eine durch Bereiche begrenzte assoziative
Adressierung für Reduktionsprozessoren zweiter Ordnung
(SOPs) gewählt ist, und daß physikalische Adressierung für
Reduktionsprozessaren dritter Ordnung gewählt ist.
53. Reduktionsprozessor nach Anspruch 52, dadurch
gekennzeichnet, daß jeder geografisch getrennte
Reduktionsprozessor zweiter Ordnung (GSOP) in einem
Reduktionsprozessor dritter Ordnung Mittel zum Verfolgen von Vätern,
die in anderen GSOPs als der Sohn gespeichert sind, umfaßt.
54. Reduktionsprozessor nach Anspruch 53, dadurch
gekennzeichnet, daß das Mittel zum Verfolgen der nicht-lokalen
Väter eine Datenstruktur in dem lokalen Objektspeicher
umfaßt, welche Datenstruktur eine Liste für jeden einen
nichtlokalen Vater besitzenden Sohn enthält, welche Liste die
Adressen der nicht-lokalen Väter des betreffenden Sohns
enthält, welche Adressen einen Teil enthalten, der den
Prozessor zweiter Ordnung (GSOP) identifiziert, in welchem
der nicht-lokale Vater gespeichert ist.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9002558A SE9002558D0 (sv) | 1990-08-02 | 1990-08-02 | Processor |
| PCT/SE1991/000516 WO1992002876A1 (en) | 1990-08-02 | 1991-08-01 | Reduction processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69101242D1 DE69101242D1 (de) | 1994-03-31 |
| DE69101242T2 true DE69101242T2 (de) | 1994-06-01 |
Family
ID=20380081
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69101640T Expired - Fee Related DE69101640T2 (de) | 1990-08-02 | 1991-08-01 | Binäre speicherzelle. |
| DE69101242T Expired - Fee Related DE69101242T2 (de) | 1990-08-02 | 1991-08-01 | Reduzierungsprozessor. |
| DE69107460T Expired - Fee Related DE69107460T2 (de) | 1990-08-02 | 1991-08-01 | Assoziativer speicher. |
| DE69106369T Expired - Lifetime DE69106369D1 (de) | 1990-08-02 | 1991-08-01 | Verfahren um arithmetische, logische und zusammenhängende operationen durchzuführen und numerisch arithmetische einheit. |
| DE69102065T Expired - Fee Related DE69102065T2 (de) | 1990-08-02 | 1991-08-01 | Eine arithmetische einheit für strukturarithmetik. |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69101640T Expired - Fee Related DE69101640T2 (de) | 1990-08-02 | 1991-08-01 | Binäre speicherzelle. |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69107460T Expired - Fee Related DE69107460T2 (de) | 1990-08-02 | 1991-08-01 | Assoziativer speicher. |
| DE69106369T Expired - Lifetime DE69106369D1 (de) | 1990-08-02 | 1991-08-01 | Verfahren um arithmetische, logische und zusammenhängende operationen durchzuführen und numerisch arithmetische einheit. |
| DE69102065T Expired - Fee Related DE69102065T2 (de) | 1990-08-02 | 1991-08-01 | Eine arithmetische einheit für strukturarithmetik. |
Country Status (23)
| Country | Link |
|---|---|
| US (6) | US5379387A (de) |
| EP (6) | EP0541685B1 (de) |
| JP (6) | JPH05508725A (de) |
| KR (1) | KR930701818A (de) |
| CN (6) | CN1059413A (de) |
| AT (5) | ATE118640T1 (de) |
| AU (6) | AU8333191A (de) |
| BG (3) | BG97381A (de) |
| CA (6) | CA2087023A1 (de) |
| DE (5) | DE69101640T2 (de) |
| ES (3) | ES2056655T3 (de) |
| FI (3) | FI930434A (de) |
| HU (3) | HUT63710A (de) |
| IL (6) | IL99053A0 (de) |
| LT (6) | LTIP382A (de) |
| NO (3) | NO930301L (de) |
| NZ (3) | NZ239242A (de) |
| RO (1) | RO109487B1 (de) |
| SE (1) | SE9002558D0 (de) |
| SK (2) | SK391392A3 (de) |
| TW (5) | TW215960B (de) |
| WO (6) | WO1992002874A1 (de) |
| ZA (6) | ZA916121B (de) |
Families Citing this family (117)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993024888A1 (en) * | 1992-05-22 | 1993-12-09 | Massachusetts Institute Of Technology | Response resolver for associative memories and parallel processors |
| JP3376604B2 (ja) * | 1992-07-20 | 2003-02-10 | カシオ計算機株式会社 | 情報管理装置 |
| IT1270230B (it) | 1994-06-16 | 1997-04-29 | Enichem Sintesi | Composizione catalitica e processo per l'alchilazione di composti aromatici |
| US5619711A (en) * | 1994-06-29 | 1997-04-08 | Motorola, Inc. | Method and data processing system for arbitrary precision on numbers |
| GB2293468B (en) * | 1994-09-21 | 1999-09-29 | Sony Uk Ltd | Data processing systems |
| JP3037089B2 (ja) * | 1994-12-14 | 2000-04-24 | 川崎製鉄株式会社 | 連想メモリ |
| FR2736737B1 (fr) * | 1995-07-12 | 1997-08-14 | Alcatel Nv | Dispositif de gestion de relations entre des objets |
| US5943242A (en) * | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| US6103579A (en) * | 1996-01-31 | 2000-08-15 | Micron Technology, Inc. | Method of isolating a SRAM cell |
| US6750107B1 (en) * | 1996-01-31 | 2004-06-15 | Micron Technology, Inc. | Method and apparatus for isolating a SRAM cell |
| US5964825A (en) * | 1996-02-09 | 1999-10-12 | Texas Instruments Incorporated | Manipulation of boolean values and conditional operation in a microprocessor |
| US5706224A (en) * | 1996-10-10 | 1998-01-06 | Quality Semiconductor, Inc. | Content addressable memory and random access memory partition circuit |
| DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
| US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
| DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| ATE243390T1 (de) | 1996-12-27 | 2003-07-15 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.) |
| DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
| US6374346B1 (en) | 1997-01-24 | 2002-04-16 | Texas Instruments Incorporated | Processor with conditional execution of every instruction |
| DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
| DE19704742A1 (de) | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
| DE59802537D1 (de) * | 1997-04-15 | 2002-01-31 | Gmd Gmbh | Frei programmierbares, universelles parallel-rechnersystem zur durchführung von allgemeinen berechnungen |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US5943492A (en) * | 1997-12-05 | 1999-08-24 | Digital Equipment Corporation | Apparatus and method for generating external interface signals in a microprocessor |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
| US6236585B1 (en) * | 1998-05-13 | 2001-05-22 | Texas Instruments Incorporated | Dynamic, data-precharged, variable-entry-length, content addressable memory circuit architecture with multiple transistor threshold voltage extensions |
| WO2002013000A2 (de) | 2000-06-13 | 2002-02-14 | Pact Informationstechnologie Gmbh | Pipeline ct-protokolle und -kommunikation |
| DE10081643D2 (de) * | 1999-06-10 | 2002-05-29 | Pact Inf Tech Gmbh | Sequenz-Partitionierung auf Zellstrukturen |
| US6097651A (en) * | 1999-06-30 | 2000-08-01 | Quicklogic Corporation | Precharge circuitry in RAM circuit |
| SE516171C2 (sv) * | 1999-07-21 | 2001-11-26 | Ericsson Telefon Ab L M | Processorarkitektur anpassas för programspråk med sekventiellt instruktionsflöde |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| US6813680B1 (en) | 2000-06-14 | 2004-11-02 | Netlogic Microsystems, Inc. | Method and apparatus for loading comparand data into a content addressable memory system |
| US6751701B1 (en) | 2000-06-14 | 2004-06-15 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system |
| US6542391B2 (en) * | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6934795B2 (en) * | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
| US6944709B2 (en) * | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
| US6801981B1 (en) | 2000-06-14 | 2004-10-05 | Netlogic Microsystems, Inc. | Intra-row configurability of content addressable memory |
| EP1107107A1 (de) * | 1999-12-10 | 2001-06-13 | Koninklijke Philips Electronics N.V. | Parallele Datenverarbeitung und Mischung |
| AU774704B2 (en) * | 2000-01-13 | 2004-07-08 | Yutaka Yasukura | Electronic information inquiring method |
| US6560670B1 (en) | 2000-06-14 | 2003-05-06 | Netlogic Microsystems, Inc. | Inter-row configurability of content addressable memory |
| US6246601B1 (en) * | 2000-06-14 | 2001-06-12 | Netlogic Microsystems, Inc. | Method and apparatus for using an inter-row configurable content addressable memory |
| US6963882B1 (en) * | 2000-10-02 | 2005-11-08 | International Business Machines Corporation | Method and apparatus for processing a list structure |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| KR100413384B1 (ko) * | 2000-10-24 | 2004-01-03 | 주식회사 삼양제넥스 | 옥피로부터 수용성 식이섬유의 제조 방법 |
| GB2370380B (en) * | 2000-12-19 | 2003-12-31 | Picochip Designs Ltd | Processor architecture |
| US6990555B2 (en) * | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
| US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
| US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| WO2005045692A2 (en) | 2003-08-28 | 2005-05-19 | Pact Xpp Technologies Ag | Data processing device and method |
| US6925457B2 (en) * | 2001-07-27 | 2005-08-02 | Metatomix, Inc. | Methods and apparatus for querying a relational data store using schema-less queries |
| US7302440B2 (en) * | 2001-07-27 | 2007-11-27 | Metatomix, Inc. | Methods and apparatus for statistical data analysis and reduction for an enterprise application |
| US7890517B2 (en) * | 2001-05-15 | 2011-02-15 | Metatomix, Inc. | Appliance for enterprise information integration and enterprise resource interoperability platform and methods |
| US7058637B2 (en) * | 2001-05-15 | 2006-06-06 | Metatomix, Inc. | Methods and apparatus for enterprise application integration |
| US6856992B2 (en) * | 2001-05-15 | 2005-02-15 | Metatomix, Inc. | Methods and apparatus for real-time business visibility using persistent schema-less data storage |
| US8572059B2 (en) * | 2001-05-15 | 2013-10-29 | Colin P. Britton | Surveillance, monitoring and real-time events platform |
| US20030208499A1 (en) * | 2002-05-03 | 2003-11-06 | David Bigwood | Methods and apparatus for visualizing relationships among triples of resource description framework (RDF) data sets |
| EP1402382B1 (de) | 2001-06-20 | 2010-08-18 | Richter, Thomas | Verfahren zur bearbeitung von daten |
| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| EP1483682A2 (de) | 2002-01-19 | 2004-12-08 | PACT XPP Technologies AG | Reconfigurierbarer prozessor |
| AU2003214003A1 (en) | 2002-02-18 | 2003-09-09 | Pact Xpp Technologies Ag | Bus systems and method for reconfiguration |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
| US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
| AU2003289844A1 (en) | 2002-09-06 | 2004-05-13 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
| WO2004034625A2 (en) * | 2002-10-07 | 2004-04-22 | Metatomix, Inc. | Methods and apparatus for identifying related nodes in a directed graph having named arcs |
| US7017017B2 (en) * | 2002-11-08 | 2006-03-21 | Intel Corporation | Memory controllers with interleaved mirrored memory modes |
| US7130229B2 (en) | 2002-11-08 | 2006-10-31 | Intel Corporation | Interleaved mirrored memory systems |
| DE102004013180A1 (de) * | 2004-03-17 | 2005-10-06 | Giesecke & Devrient Gmbh | Speicherbereinigung (Garbage Collection) für Smart Cards |
| US7665063B1 (en) | 2004-05-26 | 2010-02-16 | Pegasystems, Inc. | Integration of declarative rule-based processing with procedural programming |
| US8335704B2 (en) * | 2005-01-28 | 2012-12-18 | Pegasystems Inc. | Methods and apparatus for work management and routing |
| US7570503B1 (en) | 2005-05-20 | 2009-08-04 | Netlogic Microsystems, Inc. | Ternary content addressable memory (TCAM) cells with low signal line numbers |
| JP2009524134A (ja) | 2006-01-18 | 2009-06-25 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | ハードウェア定義方法 |
| US8924335B1 (en) | 2006-03-30 | 2014-12-30 | Pegasystems Inc. | Rule-based user interface conformance methods |
| US20090132232A1 (en) * | 2006-03-30 | 2009-05-21 | Pegasystems Inc. | Methods and apparatus for implementing multilingual software applications |
| US7827451B2 (en) * | 2006-05-24 | 2010-11-02 | International Business Machines Corporation | Method, system and program product for establishing decimal floating point operands for facilitating testing of decimal floating point instructions |
| US8250525B2 (en) | 2007-03-02 | 2012-08-21 | Pegasystems Inc. | Proactive performance management for multi-user enterprise software systems |
| US7697444B2 (en) * | 2007-09-07 | 2010-04-13 | Fujitsu Limited | Testing a circuit using a shared bandwidth test bus |
| GB2454865B (en) | 2007-11-05 | 2012-06-13 | Picochip Designs Ltd | Power control |
| JP4529098B2 (ja) * | 2008-07-29 | 2010-08-25 | ソニー株式会社 | 演算処理装置および方法、並びにプログラム |
| US10481878B2 (en) * | 2008-10-09 | 2019-11-19 | Objectstore, Inc. | User interface apparatus and methods |
| US8843435B1 (en) | 2009-03-12 | 2014-09-23 | Pegasystems Inc. | Techniques for dynamic data processing |
| US8468492B1 (en) | 2009-03-30 | 2013-06-18 | Pegasystems, Inc. | System and method for creation and modification of software applications |
| GB2470037B (en) | 2009-05-07 | 2013-07-10 | Picochip Designs Ltd | Methods and devices for reducing interference in an uplink |
| GB2470771B (en) | 2009-06-05 | 2012-07-18 | Picochip Designs Ltd | A method and device in a communication network |
| GB2470891B (en) | 2009-06-05 | 2013-11-27 | Picochip Designs Ltd | A method and device in a communication network |
| US8666720B2 (en) * | 2009-08-04 | 2014-03-04 | Henry Chung-herng Chang | Software extensions to a high level description language simulator to provide infrastructure for analog, mixed-signal, RF modeling and verification |
| GB2474071B (en) | 2009-10-05 | 2013-08-07 | Picochip Designs Ltd | Femtocell base station |
| GB2482869B (en) | 2010-08-16 | 2013-11-06 | Picochip Designs Ltd | Femtocell access control |
| US8880487B1 (en) | 2011-02-18 | 2014-11-04 | Pegasystems Inc. | Systems and methods for distributed rules processing |
| GB2489919B (en) | 2011-04-05 | 2018-02-14 | Intel Corp | Filter |
| GB2489716B (en) | 2011-04-05 | 2015-06-24 | Intel Corp | Multimode base system |
| GB2491098B (en) | 2011-05-16 | 2015-05-20 | Intel Corp | Accessing a base station |
| US9195936B1 (en) | 2011-12-30 | 2015-11-24 | Pegasystems Inc. | System and method for updating or modifying an application without manual coding |
| JP2013242700A (ja) * | 2012-05-21 | 2013-12-05 | Internatl Business Mach Corp <Ibm> | コード最適化方法、プログラム及びシステム |
| US11150721B2 (en) * | 2012-11-07 | 2021-10-19 | Nvidia Corporation | Providing hints to an execution unit to prepare for predicted subsequent arithmetic operations |
| US9519804B2 (en) * | 2013-02-05 | 2016-12-13 | Hackproof Technologies, Inc. | Domain-specific hardwired symbolic machine that validates and maps a symbol |
| US10303881B2 (en) | 2013-02-05 | 2019-05-28 | Hackproof Technologies Inc. | Soft-wired radio (SWR) web machine |
| KR102063856B1 (ko) * | 2014-07-30 | 2020-01-08 | 모비디어스 리미티드 | 명령어 사전인출을 위한 방법 및 장치 |
| US10469396B2 (en) | 2014-10-10 | 2019-11-05 | Pegasystems, Inc. | Event processing with enhanced throughput |
| WO2017066427A1 (en) | 2015-10-13 | 2017-04-20 | Hackproof Technologies, Inc. | Soft-wired radio (swr) web machine |
| US10698599B2 (en) | 2016-06-03 | 2020-06-30 | Pegasystems, Inc. | Connecting graphical shapes using gestures |
| US10698647B2 (en) | 2016-07-11 | 2020-06-30 | Pegasystems Inc. | Selective sharing for collaborative application usage |
| KR102092263B1 (ko) * | 2016-07-17 | 2020-03-24 | 쥐에스아이 테크놀로지 인코포레이티드 | 일정한 처리 시간 내에 k개의 극값을 찾는 방법 |
| KR102467698B1 (ko) * | 2016-07-26 | 2022-11-16 | 삼성전자주식회사 | 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 |
| US10956572B2 (en) | 2016-08-22 | 2021-03-23 | Hackproof Technologies Inc. | Domain-specific hardwired web browser machine |
| GB2562520A (en) * | 2017-05-17 | 2018-11-21 | John Hamlin Derrick | Digital processing connectivity |
| US10514914B2 (en) * | 2017-08-29 | 2019-12-24 | Gsi Technology Inc. | Method for min-max computation in associative memory |
| US11048488B2 (en) | 2018-08-14 | 2021-06-29 | Pegasystems, Inc. | Software code optimizer and method |
| CN110690991B (zh) * | 2019-09-10 | 2021-03-19 | 无锡江南计算技术研究所 | 一种基于逻辑树的无阻塞网络归约计算装置、方法 |
| US11567945B1 (en) | 2020-08-27 | 2023-01-31 | Pegasystems Inc. | Customized digital content generation systems and methods |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL272844A (de) * | 1960-12-22 | |||
| US3253265A (en) * | 1961-12-29 | 1966-05-24 | Ibm | Associative memory ordered retrieval |
| DE1921577B2 (de) * | 1969-04-28 | 1972-04-06 | Nixdorf Computer Ag, 4790 Paderborn | Trommelartige vorrichtung zn buchungs- und schreibautomaten mit greifeinrichtung zum erfassen und einziehen von kontokarten o dgl |
| SE374973B (de) * | 1970-02-17 | 1975-03-24 | Western Electric Co | |
| US3610967A (en) * | 1970-02-27 | 1971-10-05 | Ibm | Integrated memory cell circuit |
| US3634833A (en) * | 1970-03-12 | 1972-01-11 | Texas Instruments Inc | Associative memory circuit |
| US4503511A (en) * | 1971-08-31 | 1985-03-05 | Texas Instruments Incorporated | Computing system with multifunctional arithmetic logic unit in single integrated circuit |
| US3878513A (en) * | 1972-02-08 | 1975-04-15 | Burroughs Corp | Data processing method and apparatus using occupancy indications to reserve storage space for a stack |
| US3953866A (en) * | 1974-05-10 | 1976-04-27 | Signetics Corporation | Cross coupled semiconductor memory cell |
| DE2460150C2 (de) * | 1974-12-19 | 1984-07-12 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolitisch integrierbare Speicheranordnung |
| GB1540299A (en) * | 1975-02-15 | 1979-02-07 | Mathematik Datenverarbeitung G | Computer employing reduction language |
| FR2337398A1 (fr) * | 1975-12-30 | 1977-07-29 | Ibm France | Dispositif d'ecriture rapide pour cellules de memoire |
| DE3105503A1 (de) * | 1981-02-14 | 1982-09-02 | Brown, Boveri & Cie Ag, 6800 Mannheim | Assoziativer zugriffsspeicher |
| EP0069525B1 (de) * | 1981-06-30 | 1986-04-16 | Fujitsu Limited | Datenverarbeitungssystem |
| US4502118A (en) * | 1981-07-07 | 1985-02-26 | Burroughs Corporation | Concurrent network of reduction processors for executing programs stored as treelike graphs employing variable-free applicative language codes |
| US4447875A (en) * | 1981-07-07 | 1984-05-08 | Burroughs Corporation | Reduction processor for executing programs stored as treelike graphs employing variable-free applicative language codes |
| JPS58147889A (ja) * | 1982-02-26 | 1983-09-02 | Mitsubishi Electric Corp | 半導体装置 |
| US4709327A (en) * | 1983-05-31 | 1987-11-24 | Hillis W Daniel | Parallel processor/memory circuit |
| DE3335423A1 (de) * | 1983-09-29 | 1985-04-04 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur spannungsvervielfachung |
| US4644464A (en) * | 1984-06-05 | 1987-02-17 | Burroughs Corporation | Graph manager for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US4615003A (en) * | 1984-06-05 | 1986-09-30 | Burroughs Corporation | Condition concentrator and control store for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US4654780A (en) * | 1984-06-05 | 1987-03-31 | Burroughs Corporation | Parallel register transfer mechanism for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
| US4734848A (en) * | 1984-07-17 | 1988-03-29 | Hitachi, Ltd. | Combination reduction processing method and apparatus |
| JPS61107596A (ja) * | 1984-10-31 | 1986-05-26 | Nec Corp | 連想記憶装置 |
| US4598361A (en) * | 1985-01-11 | 1986-07-01 | Burroughs Corporation | Allocator for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US4616315A (en) * | 1985-01-11 | 1986-10-07 | Burroughs Corporation | System memory for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
| US5173872A (en) * | 1985-06-13 | 1992-12-22 | Intel Corporation | Content addressable memory for microprocessor system |
| US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
| US4847755A (en) * | 1985-10-31 | 1989-07-11 | Mcc Development, Ltd. | Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies |
| US4777622A (en) * | 1985-11-26 | 1988-10-11 | Max-Planck-Gesellschaft Zur Foerderung Der Wissenschaften E.V. | Associative data storage system |
| JPS62134890A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| EP0227348A3 (de) * | 1985-12-11 | 1991-09-25 | Advanced Micro Devices, Inc. | Inhaltsadressierbare Speicherschaltung und Verfahren |
| JPH0810553B2 (ja) * | 1986-06-13 | 1996-01-31 | 松下電器産業株式会社 | 記憶回路 |
| GB2211638A (en) * | 1987-10-27 | 1989-07-05 | Ibm | Simd array processor |
| US4922413A (en) * | 1987-03-24 | 1990-05-01 | Center For Innovative Technology | Method for concurrent execution of primitive operations by dynamically assigning operations based upon computational marked graph and availability of data |
| GB8718056D0 (en) * | 1987-07-30 | 1987-09-03 | Int Computers Ltd | Data processing system |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
| US4890260A (en) * | 1988-05-11 | 1989-12-26 | Advanced Micro Devices | Content addressable memory array with maskable and resettable bits |
| US4928260A (en) * | 1988-05-11 | 1990-05-22 | Advanced Micro Devices, Inc. | Content addressable memory array with priority encoder |
| US5099450A (en) * | 1988-09-22 | 1992-03-24 | Syracuse University | Computer for reducing lambda calculus expressions employing variable containing applicative language code |
| JPH02187993A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | 連想メモリ装置 |
| GB8901924D0 (en) * | 1989-01-28 | 1989-03-15 | Int Computers Ltd | Data processing system |
| KR910009445B1 (ko) * | 1989-02-02 | 1991-11-16 | 정호선 | 신경회로망을 이용한 연상메모리(Associative memory) |
| US5072422A (en) * | 1989-05-15 | 1991-12-10 | E-Systems, Inc. | Content-addressed memory system with word cells having select and match bits |
| US5175843A (en) * | 1989-10-30 | 1992-12-29 | General Electric Company | Computer-aided design method for restructuring computational networks to minimize shimming delays |
| US5201056A (en) * | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
| US5014195A (en) * | 1990-05-10 | 1991-05-07 | Digital Equipment Corporation, Inc. | Configurable set associative cache with decoded data element enable lines |
-
1990
- 1990-08-02 SE SE9002558A patent/SE9002558D0/xx unknown
-
1991
- 1991-08-01 ES ES91914521T patent/ES2056655T3/es not_active Expired - Lifetime
- 1991-08-01 IL IL99053A patent/IL99053A0/xx unknown
- 1991-08-01 AT AT91914604T patent/ATE118640T1/de not_active IP Right Cessation
- 1991-08-01 WO PCT/SE1991/000514 patent/WO1992002874A1/en active IP Right Grant
- 1991-08-01 JP JP91514005A patent/JPH05508725A/ja active Pending
- 1991-08-01 AU AU83331/91A patent/AU8333191A/en not_active Abandoned
- 1991-08-01 WO PCT/SE1991/000513 patent/WO1992002932A1/en active IP Right Grant
- 1991-08-01 EP EP91914604A patent/EP0541685B1/de not_active Expired - Lifetime
- 1991-08-01 ES ES91914586T patent/ES2050545T3/es not_active Expired - Lifetime
- 1991-08-01 DE DE69101640T patent/DE69101640T2/de not_active Expired - Fee Related
- 1991-08-01 IL IL99051A patent/IL99051A0/xx unknown
- 1991-08-01 AU AU83902/91A patent/AU8390291A/en not_active Abandoned
- 1991-08-01 IL IL9905591A patent/IL99055A/en unknown
- 1991-08-01 IL IL99054A patent/IL99054A0/xx unknown
- 1991-08-01 DE DE69101242T patent/DE69101242T2/de not_active Expired - Fee Related
- 1991-08-01 WO PCT/SE1991/000512 patent/WO1992002933A1/en not_active Application Discontinuation
- 1991-08-01 HU HU93263A patent/HUT63710A/hu unknown
- 1991-08-01 KR KR1019930700295A patent/KR930701818A/ko not_active Application Discontinuation
- 1991-08-01 ES ES91914596T patent/ES2051129T3/es not_active Expired - Lifetime
- 1991-08-01 HU HU93175A patent/HUT63505A/hu unknown
- 1991-08-01 CA CA002087023A patent/CA2087023A1/en not_active Abandoned
- 1991-08-01 HU HU9204177A patent/HU9204177D0/hu unknown
- 1991-08-01 EP EP91914586A patent/EP0541683B1/de not_active Expired - Lifetime
- 1991-08-01 IL IL9905691A patent/IL99056A/en not_active IP Right Cessation
- 1991-08-01 WO PCT/SE1991/000516 patent/WO1992002876A1/en not_active Application Discontinuation
- 1991-08-01 CA CA002086539A patent/CA2086539A1/en not_active Abandoned
- 1991-08-01 RO RO93-00112A patent/RO109487B1/ro unknown
- 1991-08-01 EP EP91914592A patent/EP0548094A1/de not_active Withdrawn
- 1991-08-01 JP JP91513500A patent/JPH05508730A/ja active Pending
- 1991-08-01 DE DE69107460T patent/DE69107460T2/de not_active Expired - Fee Related
- 1991-08-01 CA CA002088577A patent/CA2088577A1/en not_active Abandoned
- 1991-08-01 JP JP91513502A patent/JPH05508722A/ja active Pending
- 1991-08-01 AU AU83329/91A patent/AU8332991A/en not_active Abandoned
- 1991-08-01 SK SK3913-92A patent/SK391392A3/sk unknown
- 1991-08-01 CA CA002087022A patent/CA2087022A1/en not_active Abandoned
- 1991-08-01 DE DE69106369T patent/DE69106369D1/de not_active Expired - Lifetime
- 1991-08-01 JP JP91513501A patent/JPH05508952A/ja active Pending
- 1991-08-01 SK SK402592A patent/SK402592A3/sk unknown
- 1991-08-01 JP JP91513503A patent/JPH05508723A/ja active Pending
- 1991-08-01 WO PCT/SE1991/000517 patent/WO1992002877A1/en not_active Application Discontinuation
- 1991-08-01 AU AU83312/91A patent/AU654295B2/en not_active Expired - Fee Related
- 1991-08-01 AT AT91914583T patent/ATE116455T1/de not_active IP Right Cessation
- 1991-08-01 CA CA002086591A patent/CA2086591A1/en not_active Abandoned
- 1991-08-01 WO PCT/SE1991/000515 patent/WO1992002875A1/en active IP Right Grant
- 1991-08-01 JP JP91513499A patent/JPH05508729A/ja active Pending
- 1991-08-01 CA CA002086592A patent/CA2086592A1/en not_active Abandoned
- 1991-08-01 EP EP91914583A patent/EP0541682B1/de not_active Expired - Lifetime
- 1991-08-01 AT AT91914596T patent/ATE104084T1/de not_active IP Right Cessation
- 1991-08-01 AU AU83250/91A patent/AU654149B2/en not_active Expired - Fee Related
- 1991-08-01 EP EP91914596A patent/EP0541684B1/de not_active Expired - Lifetime
- 1991-08-01 DE DE69102065T patent/DE69102065T2/de not_active Expired - Fee Related
- 1991-08-01 AU AU83316/91A patent/AU8331691A/en not_active Abandoned
- 1991-08-01 AT AT91914521T patent/ATE105952T1/de not_active IP Right Cessation
- 1991-08-01 EP EP91914521A patent/EP0541678B1/de not_active Expired - Lifetime
- 1991-08-01 IL IL9905291A patent/IL99052A/en not_active IP Right Cessation
- 1991-08-01 AT AT91914586T patent/ATE101933T1/de not_active IP Right Cessation
- 1991-08-02 ZA ZA916121A patent/ZA916121B/xx unknown
- 1991-08-02 ZA ZA916123A patent/ZA916123B/xx unknown
- 1991-08-02 ZA ZA916120A patent/ZA916120B/xx unknown
- 1991-08-02 ZA ZA916118A patent/ZA916118B/xx unknown
- 1991-08-02 US US07/739,532 patent/US5379387A/en not_active Expired - Fee Related
- 1991-08-02 CN CN91105272A patent/CN1059413A/zh active Pending
- 1991-08-02 CN CN91108655A patent/CN1027198C/zh not_active Expired - Fee Related
- 1991-08-02 US US07/739,555 patent/US5239502A/en not_active Expired - Fee Related
- 1991-08-02 ZA ZA916119A patent/ZA916119B/xx unknown
- 1991-08-02 US US07/739,541 patent/US5325501A/en not_active Expired - Fee Related
- 1991-08-02 NZ NZ239242A patent/NZ239242A/en unknown
- 1991-08-02 CN CN91105274A patent/CN1059225A/zh active Pending
- 1991-08-02 US US07/739,535 patent/US5241491A/en not_active Expired - Fee Related
- 1991-08-02 ZA ZA916116A patent/ZA916116B/xx unknown
- 1991-08-02 NZ NZ239239A patent/NZ239239A/xx unknown
- 1991-08-02 CN CN91105268A patent/CN1030018C/zh not_active Expired - Fee Related
- 1991-08-02 CN CN91105946A patent/CN1062426A/zh active Pending
- 1991-08-02 CN CN91108565A patent/CN1030019C/zh not_active Expired - Fee Related
- 1991-08-02 NZ NZ239240A patent/NZ239240A/en unknown
- 1991-08-06 TW TW080106184A patent/TW215960B/zh active
- 1991-08-06 TW TW080106185A patent/TW199926B/zh active
- 1991-08-06 TW TW080106169A patent/TW215483B/zh active
- 1991-08-06 TW TW080106170A patent/TW199213B/zh active
- 1991-08-06 TW TW080106172A patent/TW215959B/zh active
-
1993
- 1993-01-28 NO NO93930301A patent/NO930301L/no unknown
- 1993-01-28 NO NO93930302A patent/NO930302L/no unknown
- 1993-01-28 NO NO93930303A patent/NO930303L/no unknown
- 1993-02-01 BG BG097381A patent/BG97381A/bg unknown
- 1993-02-01 FI FI930434A patent/FI930434A/fi not_active Application Discontinuation
- 1993-02-01 FI FI930435A patent/FI930435A/fi not_active Application Discontinuation
- 1993-02-01 FI FI930433A patent/FI930433A/fi not_active Application Discontinuation
- 1993-02-02 BG BG097385A patent/BG97385A/bg unknown
- 1993-02-02 BG BG097386A patent/BG97386A/bg unknown
- 1993-03-05 LT LTIP382A patent/LTIP382A/xx unknown
- 1993-03-05 LT LTIP384A patent/LTIP384A/xx unknown
- 1993-03-05 LT LTIP379A patent/LTIP379A/xx unknown
- 1993-03-05 LT LTIP385A patent/LTIP385A/xx unknown
- 1993-03-05 LT LTIP380A patent/LTIP380A/xx unknown
- 1993-03-05 LT LTIP381A patent/LTIP381A/xx unknown
-
1994
- 1994-03-14 US US08/212,566 patent/US5555434A/en not_active Expired - Fee Related
- 1994-09-27 US US08/314,404 patent/US5437049A/en not_active Expired - Fee Related
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69101242T2 (de) | Reduzierungsprozessor. | |
| DE68927907T2 (de) | Einchipmikrorechner | |
| DE60010907T2 (de) | Sram-steuerungvorrichtung für parallele prozessorarchitektur mit adressen- und befehlswarteschlange und arbiter | |
| DE2716369C2 (de) | ||
| DE68927946T2 (de) | Verfahren und Vorrichtung für die Synchronisierung von parallelen Prozessoren unter Verwendung einer unscharf definierten Sperre | |
| US5301340A (en) | IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle | |
| DE3650602T2 (de) | Datenverarbeitungssystem | |
| Kowalski et al. | The VLSI design automation assistant: Prototype system | |
| US20040123071A1 (en) | Cellular engine for a data processing system | |
| DE19735348A1 (de) | Einzelbefehl-Mehrdaten-Verarbeitung unter Verwendung von mehreren Bänken von Vektorregistern | |
| DE10297624T5 (de) | Steuerung von Kompatibilitätsgraden von Binärcode-Übersetzungen zwischen Befehlssatzarchitekturen | |
| DE102022121767A1 (de) | In-memory-assoziativverarbeitung für vektoren | |
| US5502832A (en) | Associative memory architecture | |
| EP0256134A1 (de) | Zentrale recheneinheit | |
| DE102009035022B4 (de) | Makrozelle zum Addieren | |
| Bunyk et al. | Design of an RSFQ microprocessor | |
| DE112020003313T5 (de) | Wiederverwenden einer benachbarten simd-einheit zum schnellen erzeugen breiter ergebnisse | |
| AT502264B1 (de) | Verfahren zum verarbeiten von daten in einem logischen system | |
| DE112019005520T5 (de) | Ausführbare speicherzelle | |
| DE19501226A1 (de) | Feldprogrammierbares Gatterarray-Element zur Implementierung von Registerdateien und Assoziativspeichern | |
| DE112019005356T5 (de) | Ausführbare speicherzelle | |
| DD242299A1 (de) | Spezialprozessoranordnung zur verarbeitung von ternaervektorlisten | |
| JPS62182920A (ja) | タグア−キテクチヤ用演算ユニツト |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |