JP3037089B2 - 連想メモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、各データをそれぞれ記
憶する複数のメモリワードを備えるとともに、各メモリ
ワードに記憶されたデータと検索データとの一致不一致
を検索する機能を備えた連想メモリ（Ａｓｓｏｃｉａｔ
ｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎ
ｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に
関し、特に、その連想メモリが複数個互いに直列にカス
ケード接続されて共通のデータ入力バスに接続され、そ
のデータ入力バスを経由して入力されたデータを用いた
検索がそれら複数の連想メモリそれぞれにおいて行われ
る連想メモリに関する。
憶する複数のメモリワードを備えるとともに、各メモリ
ワードに記憶されたデータと検索データとの一致不一致
を検索する機能を備えた連想メモリ（Ａｓｓｏｃｉａｔ
ｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎ
ｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に
関し、特に、その連想メモリが複数個互いに直列にカス
ケード接続されて共通のデータ入力バスに接続され、そ
のデータ入力バスを経由して入力されたデータを用いた
検索がそれら複数の連想メモリそれぞれにおいて行われ
る連想メモリに関する。
【０００２】
【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。ここでは、先ず最初に、連
想メモリの構造、機能について説明し、次いで連想メモ
リの適用分野の例について説明する。図９は従来の連想
メモリの一例を表わした回路ブロック図である。
想メモリが提案されている。ここでは、先ず最初に、連
想メモリの構造、機能について説明し、次いで連想メモ
リの適用分野の例について説明する。図９は従来の連想
メモリの一例を表わした回路ブロック図である。
【０００３】この連想メモリ１０には、互いに図の横方
向に並ぶ複数のメモリセルからなるメモリワード１１
ａ，１１ｂ，…，１１ｎが多数備えられている。またこ
の連想メモリ１０は、検索データが入力されラッチされ
る検索レジスタ１２を備え、検索レジスタ１２にラッチ
された検索データの全部もしくは所定の一部のビットパ
ターンと、各メモリワード１１ａ，１１ｂ，…，１１ｎ
に記憶されたデータのうち、上記ビットパターンと対応
する部分のビットパターンとの一致不一致が比較され、
各メモリワード１１ａ，１１ｂ，…，１１ｎのそれぞれ
に対応して備えられた一致線１４ａ，１４ｂ，…，１４
ｎのうちビットパターンが一致したメモリワード１１
ａ，１１ｂ，…，１１ｎに対応する一致線１４ａ，１４
ｂ，…，１４ｎに論理‘１’の一致信号が出力され、そ
れ以外の一致線１４ａ，１４ｂ，…，１４ｎに論理
‘０’の不一致信号が出力される。
向に並ぶ複数のメモリセルからなるメモリワード１１
ａ，１１ｂ，…，１１ｎが多数備えられている。またこ
の連想メモリ１０は、検索データが入力されラッチされ
る検索レジスタ１２を備え、検索レジスタ１２にラッチ
された検索データの全部もしくは所定の一部のビットパ
ターンと、各メモリワード１１ａ，１１ｂ，…，１１ｎ
に記憶されたデータのうち、上記ビットパターンと対応
する部分のビットパターンとの一致不一致が比較され、
各メモリワード１１ａ，１１ｂ，…，１１ｎのそれぞれ
に対応して備えられた一致線１４ａ，１４ｂ，…，１４
ｎのうちビットパターンが一致したメモリワード１１
ａ，１１ｂ，…，１１ｎに対応する一致線１４ａ，１４
ｂ，…，１４ｎに論理‘１’の一致信号が出力され、そ
れ以外の一致線１４ａ，１４ｂ，…，１４ｎに論理
‘０’の不一致信号が出力される。
【０００４】ここでは各フラグ線１４ａ，１４ｂ，…，
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力され、こ
のプライオリティエンコーダ１５からは論理‘１’の一
致信号が出力された一致線（ここでは一致線１４ｂと一
致線１４ｅの２本）のうちの優先度の最も高い最優先一
致線に対応するアドレス信号ＡＤが出力される。ここで
は、添字のアルファベットが若いほど優先順位が高いも
のとし、従ってここでは一致線１４ｂが最優先一致線と
なる。このプライオリティエンコーダ１５から出力され
た、最優先一致線１４ｂに対応するアドレス信号ＡＤ
は、必要に応じて、アドレスデコーダ１６に入力され
る。アドレスデコーダ１６ではこの入力されたアドレス
信号ＡＤをデコードして各メモリワード１１ａ，１１
ｂ，…，１１ｎのそれぞれに対応して備えられたワード
線１７ａ，１７ｂ，…，１７ｎのうちの入力されたアド
レス信号ＡＤに対応するいずれか１本のワード線（ここ
ではワード線１７ｂ）にアクセス信号（ここでは論理
‘１’の信号）を出力する。これによりアクセス信号の
出力されたワード線１７ｂに対応するメモリワード１１
ｂに記憶されているデータが出力レジスタ１８に読出さ
れる。
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力され、こ
のプライオリティエンコーダ１５からは論理‘１’の一
致信号が出力された一致線（ここでは一致線１４ｂと一
致線１４ｅの２本）のうちの優先度の最も高い最優先一
致線に対応するアドレス信号ＡＤが出力される。ここで
は、添字のアルファベットが若いほど優先順位が高いも
のとし、従ってここでは一致線１４ｂが最優先一致線と
なる。このプライオリティエンコーダ１５から出力され
た、最優先一致線１４ｂに対応するアドレス信号ＡＤ
は、必要に応じて、アドレスデコーダ１６に入力され
る。アドレスデコーダ１６ではこの入力されたアドレス
信号ＡＤをデコードして各メモリワード１１ａ，１１
ｂ，…，１１ｎのそれぞれに対応して備えられたワード
線１７ａ，１７ｂ，…，１７ｎのうちの入力されたアド
レス信号ＡＤに対応するいずれか１本のワード線（ここ
ではワード線１７ｂ）にアクセス信号（ここでは論理
‘１’の信号）を出力する。これによりアクセス信号の
出力されたワード線１７ｂに対応するメモリワード１１
ｂに記憶されているデータが出力レジスタ１８に読出さ
れる。
【０００５】上記のように連想メモリ１０は、検索デー
タを用いて多数のメモリワード１１ａ，１１ｂ，…，１
１ｎに記憶された内容（データ）を検索し、一致するデ
ータが記憶されたメモリワードのアドレスを得てそのメ
モリワードに記憶されたデータ全体を読出すことができ
るメモリである。図１０は、連想メモリ中の１つのメモ
リワードを表わした詳細回路図である。
タを用いて多数のメモリワード１１ａ，１１ｂ，…，１
１ｎに記憶された内容（データ）を検索し、一致するデ
ータが記憶されたメモリワードのアドレスを得てそのメ
モリワードに記憶されたデータ全体を読出すことができ
るメモリである。図１０は、連想メモリ中の１つのメモ
リワードを表わした詳細回路図である。
【０００６】このメモリワード１１は、同一構成のｎ個
のメモリセル１１−１，１１−２，…，１１−ｎから構
成されている。各メモリセル１１−１，１１−２，…，
１１−ｎには、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−ｎと第
２のインバータ２１−１，２１−２，…，２１−ｎが備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−ｎ，２１−ｎによ
り各メモリセル１１−１，１１−２，…，１１−ｎに論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。
のメモリセル１１−１，１１−２，…，１１−ｎから構
成されている。各メモリセル１１−１，１１−２，…，
１１−ｎには、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−ｎと第
２のインバータ２１−１，２１−２，…，２１−ｎが備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−ｎ，２１−ｎによ
り各メモリセル１１−１，１１−２，…，１１−ｎに論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。
【０００７】また各メモリセル１１−１，１１−２，
…，１１−ｎにおいて、第１インバータ２０−１，２０
−２，…，２０−ｎの出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−ｎを介してビット線２
３−１，２３−２，…，２３−ｎと接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−ｎのゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−ｎの出力はＮチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
ｎを介してビットバー線２６−１，２６−２，…，２６
−ｎと接続されており、このトランジスタ２５−１，２
５−２，…，２５−ｎのゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−ｎは、ビット線２３−１，２３−２，…，２
３−ｎとビットバー線２６−１，２６−２，…，２６−
ｎとの間をつなぐように互いにシリーズに接続された２
つのＮチャンネルトランジスタ２７−１，２８−１；２
７−２，２８−２；…；２７−ｎ，２８−ｎが配置され
ており、これら各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−ｎ，２８−ｎのう
ちの一方のトランジスタ２７−１，２７−２，…，２７
−ｎのゲートは第１のインバータ２０−１，２０−２，
…，２０−ｎの出力、他方のトランジスタ２８−１，２
８−２，…，２８−ｎのゲートは第２のインバータ２１
−１，２１−２，…，２１−ｎの出力と接続されてい
る。
…，１１−ｎにおいて、第１インバータ２０−１，２０
−２，…，２０−ｎの出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−ｎを介してビット線２
３−１，２３−２，…，２３−ｎと接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−ｎのゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−ｎの出力はＮチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
ｎを介してビットバー線２６−１，２６−２，…，２６
−ｎと接続されており、このトランジスタ２５−１，２
５−２，…，２５−ｎのゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−ｎは、ビット線２３−１，２３−２，…，２
３−ｎとビットバー線２６−１，２６−２，…，２６−
ｎとの間をつなぐように互いにシリーズに接続された２
つのＮチャンネルトランジスタ２７−１，２８−１；２
７−２，２８−２；…；２７−ｎ，２８−ｎが配置され
ており、これら各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−ｎ，２８−ｎのう
ちの一方のトランジスタ２７−１，２７−２，…，２７
−ｎのゲートは第１のインバータ２０−１，２０−２，
…，２０−ｎの出力、他方のトランジスタ２８−１，２
８−２，…，２８−ｎのゲートは第２のインバータ２１
−１，２１−２，…，２１−ｎの出力と接続されてい
る。
【０００８】また一致線１４には、各メモリセル１１−
１，１１−２，…，１１−ｎに対応して１つずつトラン
ジスタ３６−１，３６−２，…，３６−ｎが備えられて
おり、それらのトランジスタ３６−１，３６−２，…，
３６−ｎは互いにシリーズに接続され、それらのトラン
ジスタ３６−１，３６−２，…，３６−ｎの各ゲート
は、各２つのトランジスタ２７−１，２８−１；２７−
２，２８−２；…；２７−ｎ，２８−ｎの中点と接続さ
れている。
１，１１−２，…，１１−ｎに対応して１つずつトラン
ジスタ３６−１，３６−２，…，３６−ｎが備えられて
おり、それらのトランジスタ３６−１，３６−２，…，
３６−ｎは互いにシリーズに接続され、それらのトラン
ジスタ３６−１，３６−２，…，３６−ｎの各ゲート
は、各２つのトランジスタ２７−１，２８−１；２７−
２，２８−２；…；２７−ｎ，２８−ｎの中点と接続さ
れている。
【０００９】またこの一致線１４にはもう１つのトラン
ジスタ３６−０がシリーズに接続されており、一致線１
４の図１０の左端はこのトランジスタ３６−０を介して
接地されている。またこのトランジスタ３６−０のゲー
トは制御線３０に接続されている。一致線１４の、図１
０の右端にはセンス用インバータ３１が配置され、この
インバータ３１の出力からは一致線１４がさらに延び、
図１に示すプライオリティエンコーダ１５に接続されて
いる。
ジスタ３６−０がシリーズに接続されており、一致線１
４の図１０の左端はこのトランジスタ３６−０を介して
接地されている。またこのトランジスタ３６−０のゲー
トは制御線３０に接続されている。一致線１４の、図１
０の右端にはセンス用インバータ３１が配置され、この
インバータ３１の出力からは一致線１４がさらに延び、
図１に示すプライオリティエンコーダ１５に接続されて
いる。
【００１０】またこのインバータ３１の入力と電源Ｖnn
との間には２つのＰチャンネルトランジスタ３２，３３
が配置されており、これら２つのトランジスタ３２，３
３のうちの一方のトランジスタ３２のゲートは制御線３
０と接続され、他方のトランジスタ３３のゲートはイン
バータ３１の出力と接続されている。このような構造の
メモリワード及びその周辺回路を備えた連想メモリにお
いて、一致検索は以下のようにして行なわれる。
との間には２つのＰチャンネルトランジスタ３２，３３
が配置されており、これら２つのトランジスタ３２，３
３のうちの一方のトランジスタ３２のゲートは制御線３
０と接続され、他方のトランジスタ３３のゲートはイン
バータ３１の出力と接続されている。このような構造の
メモリワード及びその周辺回路を備えた連想メモリにお
いて、一致検索は以下のようにして行なわれる。
【００１１】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された検索データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された検索データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。
【００１２】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
【００１３】また、マスクをかけたビットについては、
メモリセル１１−ｎに示すように、ビット線２３−ｎ、
ビットバー線２６−ｎの双方とも論理‘１’とされる。
この場合このメモリセル１１−ｎに論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−ｎもしくはトランジスタ２
８−５のいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−５が‘オン’状態にな
る。すなわちそのメモリセルについては、記憶された情
報と検索の情報とが一致しているものとみなされる。
メモリセル１１−ｎに示すように、ビット線２３−ｎ、
ビットバー線２６−ｎの双方とも論理‘１’とされる。
この場合このメモリセル１１−ｎに論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−ｎもしくはトランジスタ２
８−５のいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−５が‘オン’状態にな
る。すなわちそのメモリセルについては、記憶された情
報と検索の情報とが一致しているものとみなされる。
【００１４】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
【００１５】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−ｎの全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−ｎの全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。
【００１６】尚、図１０に示す連想メモリのメモリ構造
は一例に過ぎず、種々の構造のものが提案されている
（例えば特願平５−２１６４２４号参照）。次に、連想
メモリの適用の一例として、ＬＡＮ（Ｌｏｃａｌ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）への適用例について説明する。
図１１は、ＬＡＮの一例を示した図である。
は一例に過ぎず、種々の構造のものが提案されている
（例えば特願平５−２１６４２４号参照）。次に、連想
メモリの適用の一例として、ＬＡＮ（Ｌｏｃａｌ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）への適用例について説明する。
図１１は、ＬＡＮの一例を示した図である。
【００１７】図１１（Ａ）に示すように２つの通信回線
ＬＡＮ１，ＬＡＮ２に、それぞれ複数の端末Ａ〜Ｇ，Ｔ
〜Ｚが接続され、これにより２つの通信綱が構成されて
いるものとする。通信回路ＬＡＮ１，ＬＡＮ２のトラフ
ィック量（その通信回線を流れるデータの量；その通信
回線の混粒度）は、それぞれ’１０’であるとする。こ
れら２つの通信回線を互いに接続する必要が生じた場合
に、図１１（Ｂ）に示すように単純に接続すると、通信
回路ＬＡＮ１，ＬＡＮ２のトラフィック量は２０とな
り、極めて混雑し、各端末間がなかなか接続されず、待
ち時間、空き時間が増大してしまうという結果を招く。
ＬＡＮ１，ＬＡＮ２に、それぞれ複数の端末Ａ〜Ｇ，Ｔ
〜Ｚが接続され、これにより２つの通信綱が構成されて
いるものとする。通信回路ＬＡＮ１，ＬＡＮ２のトラフ
ィック量（その通信回線を流れるデータの量；その通信
回線の混粒度）は、それぞれ’１０’であるとする。こ
れら２つの通信回線を互いに接続する必要が生じた場合
に、図１１（Ｂ）に示すように単純に接続すると、通信
回路ＬＡＮ１，ＬＡＮ２のトラフィック量は２０とな
り、極めて混雑し、各端末間がなかなか接続されず、待
ち時間、空き時間が増大してしまうという結果を招く。
【００１８】そこで通常は、図１１（Ｃ）に示すように
２つの通信回路ＬＡＮ１，ＬＡＮ２の中間に、これらの
通信回線ＬＡＮ１，ＬＡＮ２のうちの一方から発信され
たデータを他方に伝送するか否かのフィルタリングを行
なうブリッジを接続する。このブリッジを接続した場
合、このブリッジを通過するデータのトラフィック量、
すなわち２つの通信綱に跨るデータの授受についてのト
ラフィック量を１とすると、各通信回路ＬＡＮ１．ＬＡ
Ｎ２内部でのトラフィック量１０を合わせ、各通信回線
ＬＡＮ１，ＬＡＮ２のトラフィック量はそれぞれ１１と
なり、２つの通信回線ＬＡＮ１，ＬＡＮ２を単純に接続
した図１１（Ｂ）の場合と比べトラフィック量は大きく
低下する。ここでは２つの通信回線ＬＡＮ１，ＬＡＮ２
の接続について説明したが、１つのブリッジに多数の通
信回線を接続すると、この差はさらに顕著となる。
２つの通信回路ＬＡＮ１，ＬＡＮ２の中間に、これらの
通信回線ＬＡＮ１，ＬＡＮ２のうちの一方から発信され
たデータを他方に伝送するか否かのフィルタリングを行
なうブリッジを接続する。このブリッジを接続した場
合、このブリッジを通過するデータのトラフィック量、
すなわち２つの通信綱に跨るデータの授受についてのト
ラフィック量を１とすると、各通信回路ＬＡＮ１．ＬＡ
Ｎ２内部でのトラフィック量１０を合わせ、各通信回線
ＬＡＮ１，ＬＡＮ２のトラフィック量はそれぞれ１１と
なり、２つの通信回線ＬＡＮ１，ＬＡＮ２を単純に接続
した図１１（Ｂ）の場合と比べトラフィック量は大きく
低下する。ここでは２つの通信回線ＬＡＮ１，ＬＡＮ２
の接続について説明したが、１つのブリッジに多数の通
信回線を接続すると、この差はさらに顕著となる。
【００１９】図１２は、ブリッジの機能説明図である。
ブリッジは内部にメモリを持ち、最初は全て空白の状態
から出発し、例えば通信回線ＬＡＮ１の端末Ａからデー
タが送信されると、ＬＡＮ１側からそのデータが送信さ
れてきたことを受けて、端末Ａが通信回線ＬＡＮ１に接
続されていることを学習する。この学習は、概念的に
は、ブリッジ内部のメモリに、通信回線ＬＡＮ１，ＬＡ
Ｎ２それぞれについてテーブル１，テーブル２を持ち、
通信回線ＬＡＮ１に対応するテーブル１に端末Ａを書込
むことによって行われる。端末Ａから送信されたデータ
の受信先が、端末Ａと同じＬＡＮ１側の通信網内にある
か否かは端末Ａについてのみ学習した時点では判らずし
たがってこの時点は無条件にブリッジを通過させる。
ブリッジは内部にメモリを持ち、最初は全て空白の状態
から出発し、例えば通信回線ＬＡＮ１の端末Ａからデー
タが送信されると、ＬＡＮ１側からそのデータが送信さ
れてきたことを受けて、端末Ａが通信回線ＬＡＮ１に接
続されていることを学習する。この学習は、概念的に
は、ブリッジ内部のメモリに、通信回線ＬＡＮ１，ＬＡ
Ｎ２それぞれについてテーブル１，テーブル２を持ち、
通信回線ＬＡＮ１に対応するテーブル１に端末Ａを書込
むことによって行われる。端末Ａから送信されたデータ
の受信先が、端末Ａと同じＬＡＮ１側の通信網内にある
か否かは端末Ａについてのみ学習した時点では判らずし
たがってこの時点は無条件にブリッジを通過させる。
【００２０】このような学習を繰り返すことにより、ブ
リッジ中に図１２に示すようなテーブル１，テーブル２
が作成され、これらが作成された後は、例えば図示のよ
うに、発信先が端末Ｂ（ＬＡＮ１側）、受信先が端末Ｘ
（ＬＡＮ２側）のデータは、ブリッジで、それら端末
Ｂ，Ｘがブリッジを跨っていることを認識してブリッジ
を通過させ、発信先，受信先がいずれもＬＡＮ１側の端
末Ａ，Ｅの場合は、それらの端末Ａ，Ｅがブリッジから
見て同じ側の通信網にあることを認識してブリッジデー
タの通過を遮断する。これにより、前述したように、ト
ラフィック量の低減化が図られる。
リッジ中に図１２に示すようなテーブル１，テーブル２
が作成され、これらが作成された後は、例えば図示のよ
うに、発信先が端末Ｂ（ＬＡＮ１側）、受信先が端末Ｘ
（ＬＡＮ２側）のデータは、ブリッジで、それら端末
Ｂ，Ｘがブリッジを跨っていることを認識してブリッジ
を通過させ、発信先，受信先がいずれもＬＡＮ１側の端
末Ａ，Ｅの場合は、それらの端末Ａ，Ｅがブリッジから
見て同じ側の通信網にあることを認識してブリッジデー
タの通過を遮断する。これにより、前述したように、ト
ラフィック量の低減化が図られる。
【００２１】このブリッジに備えられるメモリとして連
想メモリを採用すると、処理の高速化が図られる。例え
ば各端末Ａ〜Ｇ，Ｔ〜Ｚの情報と、それらの各端末がテ
ーブル１に属するか（ＬＡＮ１側に接続されている
か）、あるいはテーブル２に属するか（ＬＡＮ２側に属
するか）という情報を連想メモリに記憶し、データを通
過させるか否かの判断にあたっては、例えば受信先が端
末Ｘであった場合、そのＸを検索データとして検索して
そのＸがテーブル２（ＬＡＮ２）に属する端末であるこ
とを認識し、これに基づいてデータを通過させるか否か
を定めることができる。
想メモリを採用すると、処理の高速化が図られる。例え
ば各端末Ａ〜Ｇ，Ｔ〜Ｚの情報と、それらの各端末がテ
ーブル１に属するか（ＬＡＮ１側に接続されている
か）、あるいはテーブル２に属するか（ＬＡＮ２側に属
するか）という情報を連想メモリに記憶し、データを通
過させるか否かの判断にあたっては、例えば受信先が端
末Ｘであった場合、そのＸを検索データとして検索して
そのＸがテーブル２（ＬＡＮ２）に属する端末であるこ
とを認識し、これに基づいてデータを通過させるか否か
を定めることができる。
【００２２】これに対し、ブリッジに通常のＲＡＭメモ
リ等を備えた場合は、メモリされたデータを１つずつ読
み出してはそのデータが端末Ｘのデータであるかを逐次
比較により検索する必要があり、ブリッジを通過させる
か遮断するかを定めるために多大な時間を要することと
なる。
リ等を備えた場合は、メモリされたデータを１つずつ読
み出してはそのデータが端末Ｘのデータであるかを逐次
比較により検索する必要があり、ブリッジを通過させる
か遮断するかを定めるために多大な時間を要することと
なる。
【００２３】
【発明が解決しようとする課題】上記のように、連想メ
モリは、例えばＬＡＮネットワーク等に好適に用いられ
るが、例えば端末Ａからデータが送信されてきたとき、
それを受けて端末Ａがブリッジ内のメモリに既に登録さ
れているかどうか確認し、未登録の場合は登録を行なう
必要があるが、従来、既に登録されているかどうかの確
認と、未登録の場合の登録との２つのステップを必要と
しており、このことが、ブリッジの動作をさらに高速化
する際の妨げの１つとなっている。
モリは、例えばＬＡＮネットワーク等に好適に用いられ
るが、例えば端末Ａからデータが送信されてきたとき、
それを受けて端末Ａがブリッジ内のメモリに既に登録さ
れているかどうか確認し、未登録の場合は登録を行なう
必要があるが、従来、既に登録されているかどうかの確
認と、未登録の場合の登録との２つのステップを必要と
しており、このことが、ブリッジの動作をさらに高速化
する際の妨げの１つとなっている。
【００２４】これを解決する目的で、未登録データの登
録を高速に行うことのできる連想メモリを提案した（特
願平５−２４８１２０号参照）。一方、連想メモリのメ
モリ容量が不足する場合に備え、同一構造の連想メモリ
を複数個カスケード接続し、外部からは、あたかも、大
容量の１つの連想メモリであるかのように動作するよう
に、あらかじめ構成しておくことが考えられている。
録を高速に行うことのできる連想メモリを提案した（特
願平５−２４８１２０号参照）。一方、連想メモリのメ
モリ容量が不足する場合に備え、同一構造の連想メモリ
を複数個カスケード接続し、外部からは、あたかも、大
容量の１つの連想メモリであるかのように動作するよう
に、あらかじめ構成しておくことが考えられている。
【００２５】ところが上述の提案にかかる未登録データ
の登録を高速に行う技術をカスケード接続されるように
構成された連想メモリにそのまま適用すると、その連想
メモリをカスケード接続して動作させる際にカスケード
接続された複数の連想メモリにその未登録データが重複
して登録されてしまうことになり、カスケード接続して
もメモリ容量を実質的に増加させることができないとい
う問題がある。
の登録を高速に行う技術をカスケード接続されるように
構成された連想メモリにそのまま適用すると、その連想
メモリをカスケード接続して動作させる際にカスケード
接続された複数の連想メモリにその未登録データが重複
して登録されてしまうことになり、カスケード接続して
もメモリ容量を実質的に増加させることができないとい
う問題がある。
【００２６】本発明は、上記事情に鑑み、複数個カスケ
ード接続された場合にカスケード接続された個数分だけ
メモリ容量を実質的に大容量化でき、かつ、未登録デー
タの登録を高速に行うことのできる連想メモリを提供す
ることを目的とする。
ード接続された場合にカスケード接続された個数分だけ
メモリ容量を実質的に大容量化でき、かつ、未登録デー
タの登録を高速に行うことのできる連想メモリを提供す
ることを目的とする。
【００２７】
【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、各格納データをそれぞれ書換え自在
に記憶する複数のメモリワードを備え、検索用のデータ
が入力され、入力されたデータを用いて所定の格納デー
タが記憶されたメモリワードの検索を行う連想メモリで
あって、該連想メモリ複数が互いにカスケード接続され
て共通のデータ入力バスに接続され、これら複数の連想
メモリのそれぞれにおいて該データ入力バスを経由して
入力されたデータを用いた検索が行われる連想メモリに
おいて、検索時に、検索に用いられたデータを、上記複
数の連想メモリのうち、検索の対象とされる有効な格納
データが記憶されておらずしたがって上書きが許容され
る空き状態にあるメモリワードを有する連想メモリの中
の１つの連想メモリの、前記空き状態にあるメモリワー
ドの中の１つのメモリワードに記憶させるデータ登録を
行うデータ登録手段を備えたことを特徴とする。
明の連想メモリは、各格納データをそれぞれ書換え自在
に記憶する複数のメモリワードを備え、検索用のデータ
が入力され、入力されたデータを用いて所定の格納デー
タが記憶されたメモリワードの検索を行う連想メモリで
あって、該連想メモリ複数が互いにカスケード接続され
て共通のデータ入力バスに接続され、これら複数の連想
メモリのそれぞれにおいて該データ入力バスを経由して
入力されたデータを用いた検索が行われる連想メモリに
おいて、検索時に、検索に用いられたデータを、上記複
数の連想メモリのうち、検索の対象とされる有効な格納
データが記憶されておらずしたがって上書きが許容され
る空き状態にあるメモリワードを有する連想メモリの中
の１つの連想メモリの、前記空き状態にあるメモリワー
ドの中の１つのメモリワードに記憶させるデータ登録を
行うデータ登録手段を備えたことを特徴とする。
【００２８】ここで、データ登録の対象となる「検索に
用いられたデータ」は、外部から入力された「検索用の
データ」そのものであってもよいが、それに限定される
ものではなく、その検索用のデータにマスクをかけたり
あるいは何らかの付加ビットを付加したりしてその検索
用のデータを変更したデータであってもよい。また上記
データ登録手段は、検索時に、検索に用いられたデータ
を常に登録するものである必要はなく、そのデータを登
録するかしないかを定める何らかの条件が付加されたも
のであってもよい。
用いられたデータ」は、外部から入力された「検索用の
データ」そのものであってもよいが、それに限定される
ものではなく、その検索用のデータにマスクをかけたり
あるいは何らかの付加ビットを付加したりしてその検索
用のデータを変更したデータであってもよい。また上記
データ登録手段は、検索時に、検索に用いられたデータ
を常に登録するものである必要はなく、そのデータを登
録するかしないかを定める何らかの条件が付加されたも
のであってもよい。
【００２９】上記本発明の連想メモリにおいて、上記デ
ータ登録手段は、上記要件を満足する限り、具体的には
どのように構成されたものであってもよいが、第１の例
として、上記データ登録手段は、 （１−１）複数のメモリワードそれぞれに対応して備え
られた、対応するメモリワードが空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタ （１−２）複数のメモリワードに対応する複数の空きフ
ラグレジスタのうちの少なくとも１つに空きフラグが記
憶されているデータ登録可能状態にあるか否かを検出す
るデータ登録可能状態検出回路 （１−３）検索時に、検索に用いられたデータを、空き
フラグが記憶された空きフラグレジスタの１つに対応す
るメモリワードに書き込む検索データ書込回路 （１−４）データ登録を指示するデータ登録制御信号を
入力するデータ登録制御信号入力端子 （１−５）上記複数の連想メモリのうち自分よりも前段
側に接続された全ての連想メモリに亘って空きフラグレ
ジスタの少なくとも１つに空きフラグが格納されている
ことを表わす第１のプライオリティ信号を入力するプラ
イオリティ信号入力端子 （１−６）プライオリティ信号入力端子から第１のプラ
イオリティ信号が入力されたこと、および自分自身のデ
ータ登録可能状態検出回路においてデータ登録可能状態
が検出されたことのうちの少なくとも一方の事象の発生
を表わす第２のプライオリティ信号を出力するプライオ
リティ信号出力端子 （１−７）上記データ登録制御信号の入力を受けて、第
１のプライオリティ信号の入力がなく、かつ自分自身が
データ登録可能状態にある場合に、検索に用いられたデ
ータが書き込まれたメモリワードに対応する空きフラグ
レジスタを、有効な格納データが記憶されていることを
表わす状態にリセットするフラグリセット回路 を備えた構成とすることができる。
ータ登録手段は、上記要件を満足する限り、具体的には
どのように構成されたものであってもよいが、第１の例
として、上記データ登録手段は、 （１−１）複数のメモリワードそれぞれに対応して備え
られた、対応するメモリワードが空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタ （１−２）複数のメモリワードに対応する複数の空きフ
ラグレジスタのうちの少なくとも１つに空きフラグが記
憶されているデータ登録可能状態にあるか否かを検出す
るデータ登録可能状態検出回路 （１−３）検索時に、検索に用いられたデータを、空き
フラグが記憶された空きフラグレジスタの１つに対応す
るメモリワードに書き込む検索データ書込回路 （１−４）データ登録を指示するデータ登録制御信号を
入力するデータ登録制御信号入力端子 （１−５）上記複数の連想メモリのうち自分よりも前段
側に接続された全ての連想メモリに亘って空きフラグレ
ジスタの少なくとも１つに空きフラグが格納されている
ことを表わす第１のプライオリティ信号を入力するプラ
イオリティ信号入力端子 （１−６）プライオリティ信号入力端子から第１のプラ
イオリティ信号が入力されたこと、および自分自身のデ
ータ登録可能状態検出回路においてデータ登録可能状態
が検出されたことのうちの少なくとも一方の事象の発生
を表わす第２のプライオリティ信号を出力するプライオ
リティ信号出力端子 （１−７）上記データ登録制御信号の入力を受けて、第
１のプライオリティ信号の入力がなく、かつ自分自身が
データ登録可能状態にある場合に、検索に用いられたデ
ータが書き込まれたメモリワードに対応する空きフラグ
レジスタを、有効な格納データが記憶されていることを
表わす状態にリセットするフラグリセット回路 を備えた構成とすることができる。
【００３０】尚、このデータ登録手段は、さらに、 （１−８）上記複数の連想メモリのうち自分よりも前段
側に接続された全ての連想メモリのいずれにおいても上
記所定の格納データが記憶されたメモリワードが存在し
なかったことを表わす第１のミスヒット信号を入力する
ミスヒット信号入力端子 （１−９）上記複数の連想メモリのうち自分よりも前段
側に接続された全ての連想メモリのいずれにおいても、
かつ自分自身においても上記所定の格納データが記憶さ
れたメモリワードが存在しなかったことを表わす第２の
ミスヒット信号を出力するミスヒット信号出力端子を備
えた構成としてもよい。
側に接続された全ての連想メモリのいずれにおいても上
記所定の格納データが記憶されたメモリワードが存在し
なかったことを表わす第１のミスヒット信号を入力する
ミスヒット信号入力端子 （１−９）上記複数の連想メモリのうち自分よりも前段
側に接続された全ての連想メモリのいずれにおいても、
かつ自分自身においても上記所定の格納データが記憶さ
れたメモリワードが存在しなかったことを表わす第２の
ミスヒット信号を出力するミスヒット信号出力端子を備
えた構成としてもよい。
【００３１】また、本発明の連想メモリにおけるデータ
登録手段の第２の例として、 （２−１）複数のメモリワードそれぞれに対応して備え
られた、対応するメモリワードが空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタ （２−２）複数のメモリワードに対応する複数の空きフ
ラグレジスタのうちの少なくとも１つに空きフラグが記
憶されているデータ登録可能状態にあるか否かを検出す
るデータ登録可能状態検出回路 （２−３）検索時に、検索に用いられたデータを、空き
フラグが記憶された空きフラグレジスタの１つに対応す
るメモリワードに書き込む検索データ書込回路 （２−４）データ登録を指示するデータ登録指示フラグ
を書換え自在に格納する登録指示フラグレジスタ （２−５）上記複数の連想メモリのうち自分よりも前段
側に接続されたすべての連想メモリに亘って空きフラグ
レジスタの少なくとも１つに空きフラグが格納されてい
ることを表わす第１のプライオリティ信号を入力するプ
ライオリティ信号入力端子 （２−６）プライオリティ信号入力端子から第１のプラ
イオリティ信号が入力されたこと、および自分自身のデ
ータ登録可能状態検出回路においてデータ登録可能状態
が検出されたことのうちの少なくとも一方の事象の発生
を表わす第２のプライオリティ信号を出力するプライオ
リティ信号出力端子 （２−７）登録指示フラグレジスタに登録指示フラグが
格納されており、かつ第１のプライオリティ信号の入力
がなく、さらに自分自身がデータ登録可能状態にある場
合に、検索に用いられたデータが書き込まれたメモリワ
ードに対応する空きフラグレジスタを、有効な格納デー
タが記憶されていることを表わす状態にリセットするフ
ラグリセット回路 を備えた構成とすることができる。
登録手段の第２の例として、 （２−１）複数のメモリワードそれぞれに対応して備え
られた、対応するメモリワードが空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタ （２−２）複数のメモリワードに対応する複数の空きフ
ラグレジスタのうちの少なくとも１つに空きフラグが記
憶されているデータ登録可能状態にあるか否かを検出す
るデータ登録可能状態検出回路 （２−３）検索時に、検索に用いられたデータを、空き
フラグが記憶された空きフラグレジスタの１つに対応す
るメモリワードに書き込む検索データ書込回路 （２−４）データ登録を指示するデータ登録指示フラグ
を書換え自在に格納する登録指示フラグレジスタ （２−５）上記複数の連想メモリのうち自分よりも前段
側に接続されたすべての連想メモリに亘って空きフラグ
レジスタの少なくとも１つに空きフラグが格納されてい
ることを表わす第１のプライオリティ信号を入力するプ
ライオリティ信号入力端子 （２−６）プライオリティ信号入力端子から第１のプラ
イオリティ信号が入力されたこと、および自分自身のデ
ータ登録可能状態検出回路においてデータ登録可能状態
が検出されたことのうちの少なくとも一方の事象の発生
を表わす第２のプライオリティ信号を出力するプライオ
リティ信号出力端子 （２−７）登録指示フラグレジスタに登録指示フラグが
格納されており、かつ第１のプライオリティ信号の入力
がなく、さらに自分自身がデータ登録可能状態にある場
合に、検索に用いられたデータが書き込まれたメモリワ
ードに対応する空きフラグレジスタを、有効な格納デー
タが記憶されていることを表わす状態にリセットするフ
ラグリセット回路 を備えた構成とすることができる。
【００３２】
【作用】上記本発明の連想メモリは、検索時に、検索に
用いられたデータを、いずれかの連想メモリのいずれか
のメモリワードに記憶させる（データ登録）を行なうデ
ータ登録手段を備えたものであるため、検索動作と書き
込み動作とが同時に行なわれ、処理の高速化が図られる
ことになる。
用いられたデータを、いずれかの連想メモリのいずれか
のメモリワードに記憶させる（データ登録）を行なうデ
ータ登録手段を備えたものであるため、検索動作と書き
込み動作とが同時に行なわれ、処理の高速化が図られる
ことになる。
【００３３】ここで、このデータ登録手段が、上記（１
−１）〜（１−７）の構成を備えたものである場合、上
記（１−４）のデータ登録制御信号入力端子からデータ
登録制御信号を入力するか否かに応じて検索時にデータ
登録を行なうか否かを定めることができる。上記（１−
１）〜（１−７）の構成を備えたデータ登録手段にさら
に上記（１−８），（１−９）の構成を備えた場合、検
索時に、カスケード接続された最後段の連想メモリの、
上記（１−９）のミスヒット信号出力端子から上記第２
のミスヒット信号が出力されたことを受けて、上記（１
−４）のデータ登録制御信号入力端子から上記データ登
録制御信号を入力するように構成すると、カスケード接
続された複数の連想メモリのいずれにも、所定の格納デ
ータが記憶されたメモリワードが検出されなかった場合
に、データ格納が行なわれる。
−１）〜（１−７）の構成を備えたものである場合、上
記（１−４）のデータ登録制御信号入力端子からデータ
登録制御信号を入力するか否かに応じて検索時にデータ
登録を行なうか否かを定めることができる。上記（１−
１）〜（１−７）の構成を備えたデータ登録手段にさら
に上記（１−８），（１−９）の構成を備えた場合、検
索時に、カスケード接続された最後段の連想メモリの、
上記（１−９）のミスヒット信号出力端子から上記第２
のミスヒット信号が出力されたことを受けて、上記（１
−４）のデータ登録制御信号入力端子から上記データ登
録制御信号を入力するように構成すると、カスケード接
続された複数の連想メモリのいずれにも、所定の格納デ
ータが記憶されたメモリワードが検出されなかった場合
に、データ格納が行なわれる。
【００３４】尚、上記（１−８），（１−９）が、デー
タ登録の目的以外の目的に備えられている場合は、それ
らをデータ登録用に兼用すればよい。またデータ登録手
段が上記（２−１）〜（２−７）の構成を備えたもので
ある場合、上記（２−４）の登録指示フラグレジスタに
データ登録指示フラグを格納しておくか否かに応じて、
検索時にデータ登録を行なうか否かを定めることができ
る。
タ登録の目的以外の目的に備えられている場合は、それ
らをデータ登録用に兼用すればよい。またデータ登録手
段が上記（２−１）〜（２−７）の構成を備えたもので
ある場合、上記（２−４）の登録指示フラグレジスタに
データ登録指示フラグを格納しておくか否かに応じて、
検索時にデータ登録を行なうか否かを定めることができ
る。
【００３５】
【実施例】以下、本発明の実施例について説明する。図
１は、複数の連想メモリがカスケード接続された状態を
示す模式図である。簡単のため、以下、各連想メモリ
を、「チップ」と称することがある。各チップ１０ａ，
１０ｂ，…，１０ｋには、第１のプライオリティ信号Ｆ
ＬＩを入力するプライオリティ信号入力端子７１ａ，７
１ｂ，…，７１ｋおよび第２のプライオリティ信号ＦＬ
Ｏを出力するプライオリティ信号出力端子７２ａ，７２
ｂ，…，７２ｋが備えられており、前段側（図１の上方
側）のチップ１０ａ，１０ｂ，…のプライオリティ信号
出力端子７２ａ，７２ｂ，…と、後段側（図１の下方
側）に隣接するチップ１０ｂ，…，１０ｋのプライオリ
ティ信号入力端子７１ｂ，…，７１ｋが接続されてい
る。また最前段（図１の最上段）に配置されたチップ１
０ａのプライオリティ信号入力端子７１ａは接地されて
いる。
１は、複数の連想メモリがカスケード接続された状態を
示す模式図である。簡単のため、以下、各連想メモリ
を、「チップ」と称することがある。各チップ１０ａ，
１０ｂ，…，１０ｋには、第１のプライオリティ信号Ｆ
ＬＩを入力するプライオリティ信号入力端子７１ａ，７
１ｂ，…，７１ｋおよび第２のプライオリティ信号ＦＬ
Ｏを出力するプライオリティ信号出力端子７２ａ，７２
ｂ，…，７２ｋが備えられており、前段側（図１の上方
側）のチップ１０ａ，１０ｂ，…のプライオリティ信号
出力端子７２ａ，７２ｂ，…と、後段側（図１の下方
側）に隣接するチップ１０ｂ，…，１０ｋのプライオリ
ティ信号入力端子７１ｂ，…，７１ｋが接続されてい
る。また最前段（図１の最上段）に配置されたチップ１
０ａのプライオリティ信号入力端子７１ａは接地されて
いる。
【００３６】第１のプライオリティ信号ＦＬＩは、自分
よりも前段側のチップに、検索時にその検索に用いたデ
ータを登録する優先権が存在することを表わしており、
第２のプライオリティ信号ＦＬＯは、自分よりも前段側
のチップないし自分自身に、データ登録の優先権が存在
することを表わしている。また、図１に示す互いにカス
ケード接続された複数のチップ１０ａ，１０ｂ，…，１
０ｋには、共通の信号線１００が接続されている。この
図１には、この共通の信号線１００は、代表的に一本の
み示されているが、例えば図２に示すように、複数本の
信号線がそれら複数のチップ１０ａ，１０ｂ，…，１０
ｋに共通に接続されている。
よりも前段側のチップに、検索時にその検索に用いたデ
ータを登録する優先権が存在することを表わしており、
第２のプライオリティ信号ＦＬＯは、自分よりも前段側
のチップないし自分自身に、データ登録の優先権が存在
することを表わしている。また、図１に示す互いにカス
ケード接続された複数のチップ１０ａ，１０ｂ，…，１
０ｋには、共通の信号線１００が接続されている。この
図１には、この共通の信号線１００は、代表的に一本の
み示されているが、例えば図２に示すように、複数本の
信号線がそれら複数のチップ１０ａ，１０ｂ，…，１０
ｋに共通に接続されている。
【００３７】図２は、図１に示すようにカスケード接続
される複数の連想メモリ（チップ）のうちの１つの内部
構成図である。ここには、データの書き込みに必要な要
素のみ図示されており、データの読み出し側の構成は本
発明には直接関係しないため省略されている。図２に示
すチップ１０Ａのプライオリティ信号入力端子７１から
は、第１のプライオリティ信号ＦＬＩが入力される。こ
の第１のプライオリティ信号ＦＬＩは、このチップ１０
Ａよりも前段側のいずれかのチップに検索時のデータ登
録の優先権があるときに“Ｈ”レベルにあり、前段側の
全てのチップの全てのメモリワードに有効な検索データ
が登録され、空き状態のメモリワードが存在しなくなっ
た時点で“Ｌ”レベルとなる。自分が最前段の場合、そ
れ以上優先度の高いチップは存在しないのだから、プラ
イオリティ信号入力端子７１は、常に“Ｌ”レベルの信
号が入力されるように接地される（図１参照）。
される複数の連想メモリ（チップ）のうちの１つの内部
構成図である。ここには、データの書き込みに必要な要
素のみ図示されており、データの読み出し側の構成は本
発明には直接関係しないため省略されている。図２に示
すチップ１０Ａのプライオリティ信号入力端子７１から
は、第１のプライオリティ信号ＦＬＩが入力される。こ
の第１のプライオリティ信号ＦＬＩは、このチップ１０
Ａよりも前段側のいずれかのチップに検索時のデータ登
録の優先権があるときに“Ｈ”レベルにあり、前段側の
全てのチップの全てのメモリワードに有効な検索データ
が登録され、空き状態のメモリワードが存在しなくなっ
た時点で“Ｌ”レベルとなる。自分が最前段の場合、そ
れ以上優先度の高いチップは存在しないのだから、プラ
イオリティ信号入力端子７１は、常に“Ｌ”レベルの信
号が入力されるように接地される（図１参照）。
【００３８】プライオリティ信号入力端子７１から第１
のプライオリティ信号ＦＬＩ（“Ｈ”レベルの信号）が
入力されている場合、その“Ｈ”レベルの信号は、オア
ゲート７３を経由し第２のプライオリティ信号ＦＬＯ
（“Ｈ”レベルの信号）として後段側のチップに伝達さ
れる。また、このチップ１０Ａのメモリ部８０には複数
のメモリ領域（８０ａ，８０ｂ，…，８０ｍが備えられ
ており、各メモリ領域８０ａ，８０ｂ，…，８０ｍに
は、それぞれ１ワード分の格納データを記憶するメモリ
ワード８１とそのメモリワード８１に検索の対象とされ
る有効な検索データが記憶されているか（論理“０”）
又は、有効な検索データが記憶されておらず、したがっ
て上書きが許容される空き状態にあるか（論理“１”）
を表わす空きフラグが格納される空きフラグレジスタ８
２が備えられている。この空きフラグレジスタ８２に
は、最初は空き状態を表わす論理“１”の空きフラグが
格納されている。尚、この図２では、図示の煩雑さを避
けるため、メモリワード８１および空きフラグレジスタ
８２は、メモリ部８０ａにのみ図示されている。
のプライオリティ信号ＦＬＩ（“Ｈ”レベルの信号）が
入力されている場合、その“Ｈ”レベルの信号は、オア
ゲート７３を経由し第２のプライオリティ信号ＦＬＯ
（“Ｈ”レベルの信号）として後段側のチップに伝達さ
れる。また、このチップ１０Ａのメモリ部８０には複数
のメモリ領域（８０ａ，８０ｂ，…，８０ｍが備えられ
ており、各メモリ領域８０ａ，８０ｂ，…，８０ｍに
は、それぞれ１ワード分の格納データを記憶するメモリ
ワード８１とそのメモリワード８１に検索の対象とされ
る有効な検索データが記憶されているか（論理“０”）
又は、有効な検索データが記憶されておらず、したがっ
て上書きが許容される空き状態にあるか（論理“１”）
を表わす空きフラグが格納される空きフラグレジスタ８
２が備えられている。この空きフラグレジスタ８２に
は、最初は空き状態を表わす論理“１”の空きフラグが
格納されている。尚、この図２では、図示の煩雑さを避
けるため、メモリワード８１および空きフラグレジスタ
８２は、メモリ部８０ａにのみ図示されている。
【００３９】全てのメモリ領域８０ａ，８０ｂ，…，８
０ｍの全ての空きフラグレジスタ８２の出力はオアゲー
ト７４に入力され、そのオアゲート７４の出力はオアゲ
ート７３に入力される。したがって、全てのメモリ領域
８０ａ，８０ｂ，…，８０ｍの全ての空きフラグレジス
タ８２の１つにでも空きフラグ“１”が格納されている
場合、プライオリティ信号入力端子７１から第１のプラ
イオリティ信号ＦＬＩ（“Ｈ”レベル）が入力されなく
ても、プライオリティ信号出力端子７２からは、第２の
プライオリティ信号ＦＬＯ（“Ｈ”レベル）が出力され
る。
０ｍの全ての空きフラグレジスタ８２の出力はオアゲー
ト７４に入力され、そのオアゲート７４の出力はオアゲ
ート７３に入力される。したがって、全てのメモリ領域
８０ａ，８０ｂ，…，８０ｍの全ての空きフラグレジス
タ８２の１つにでも空きフラグ“１”が格納されている
場合、プライオリティ信号入力端子７１から第１のプラ
イオリティ信号ＦＬＩ（“Ｈ”レベル）が入力されなく
ても、プライオリティ信号出力端子７２からは、第２の
プライオリティ信号ＦＬＯ（“Ｈ”レベル）が出力され
る。
【００４０】また、このチップ１０Ａには、複数のチッ
プがカスケードに接続された場合にそれら複数のチップ
に共通に接続される信号入力端子として、入力データＤ
ＡＴＡを伝達するデータ入力バスに接続されるデータ入
力端子７５、検索動作を指示する検索制御信号ＳＲＣＨ
＿ＣＴＬを入力する検索制御信号入力端子７６、検索時
にデータ登録を指示するデータ登録制御信号ＤＴ＿ＲＥ
Ｇ＿ＣＴＬを入力するデータ登録制御信号入力端子７
７、およびデータの書込みを指示するデータ書込制御信
号ＷＲを入力するデータ書込制御信号入力端子７８が備
えられている。
プがカスケードに接続された場合にそれら複数のチップ
に共通に接続される信号入力端子として、入力データＤ
ＡＴＡを伝達するデータ入力バスに接続されるデータ入
力端子７５、検索動作を指示する検索制御信号ＳＲＣＨ
＿ＣＴＬを入力する検索制御信号入力端子７６、検索時
にデータ登録を指示するデータ登録制御信号ＤＴ＿ＲＥ
Ｇ＿ＣＴＬを入力するデータ登録制御信号入力端子７
７、およびデータの書込みを指示するデータ書込制御信
号ＷＲを入力するデータ書込制御信号入力端子７８が備
えられている。
【００４１】図３は、図２に示すチップ１０Ａのタイミ
ングチャートである。以下、図２とともに図３を参照し
て、図２に示すチップ１０Ａについての説明を続行する
データ入力端子７５からデータＤＡＴＡを入力し、デー
タ書込制御信号入力端子７８にデータ書込制御信号ＷＲ
（“Ｈ”レベル）を入力すると、そのデータ書込制御信
号ＷＲは、オアゲート７９を経由してアドレス制御部８
３に入力される。アドレス制御部８３には、メモリ部８
０からどのメモリ領域が空き状態にあるかを表わすデー
タが入力されており、アドレス制御部８３では、空き状
態にあるメモリ領域のうちの最もアドレスの若いメモリ
領域に対応するアドレスＡＤＤＲＥＳＳが生成されて出
力される。このアドレスＡＤＤＲＥＳＳは、デコーダ部
８４に入力され、デコーダ部８４では、そのアドレスＡ
ＤＤＲＥＳＳのメモリ領域のワード線が活性化され、デ
ータ入力端子７５から入力されたデータＤＡＴＡがその
メモリ領域のワードメモリ８１に記憶される。尚、メモ
リ部８０からデコーダ部８４に、メモリ部８０の全ての
メモリ領域のうちの少なくとも１つが空き状態にある
か、それとも１つも空き状態にないかが通知され、１つ
も空き状態にない場合には、アドレス制御部８３から、
例えば過渡的な擬似データが入力されても、どのメモリ
領域のワード線も活性化されないようデコーダ部８４で
制御される。
ングチャートである。以下、図２とともに図３を参照し
て、図２に示すチップ１０Ａについての説明を続行する
データ入力端子７５からデータＤＡＴＡを入力し、デー
タ書込制御信号入力端子７８にデータ書込制御信号ＷＲ
（“Ｈ”レベル）を入力すると、そのデータ書込制御信
号ＷＲは、オアゲート７９を経由してアドレス制御部８
３に入力される。アドレス制御部８３には、メモリ部８
０からどのメモリ領域が空き状態にあるかを表わすデー
タが入力されており、アドレス制御部８３では、空き状
態にあるメモリ領域のうちの最もアドレスの若いメモリ
領域に対応するアドレスＡＤＤＲＥＳＳが生成されて出
力される。このアドレスＡＤＤＲＥＳＳは、デコーダ部
８４に入力され、デコーダ部８４では、そのアドレスＡ
ＤＤＲＥＳＳのメモリ領域のワード線が活性化され、デ
ータ入力端子７５から入力されたデータＤＡＴＡがその
メモリ領域のワードメモリ８１に記憶される。尚、メモ
リ部８０からデコーダ部８４に、メモリ部８０の全ての
メモリ領域のうちの少なくとも１つが空き状態にある
か、それとも１つも空き状態にないかが通知され、１つ
も空き状態にない場合には、アドレス制御部８３から、
例えば過渡的な擬似データが入力されても、どのメモリ
領域のワード線も活性化されないようデコーダ部８４で
制御される。
【００４２】また、データ書込制御信号ＷＲは、ゲート
回路８５にも入力される。ゲート回路８５は、プライオ
リティ信号入力端子７１から第１のプライオリティ信号
ＦＬＩ（“Ｈ”レベル）が入力されておらず、かつ、メ
モリ部８０のうちの少なくとも１つのメモリ領域が空き
状態にある場合（オアゲート７４の出力が“Ｈ”レベル
にある場合）、すなわち、自分自身にデータ登録の優先
権が存在する場合に、データ書込制御信号ＷＲをフラグ
制御信号ＦＬＧ＿ＣＴＬとして通過させるものである。
そのフラグ制御信号ＦＬＧ＿ＣＴＬは、メモリ部８０に
入力され、そのフラグ制御信号ＦＬＧ＿ＣＴにより、デ
ータ入力端子７５から入力されたデータが記憶されたア
ドレスのメモリ領域の空きフラグレジスタ８２に、有効
な格納データが記憶されている旨を表わす論理“０”が
格納される。尚、自分自身のチップに空き状態のメモリ
領域が存在さえすれば、アドレス制御部８３で生成され
たアドレスＡＤＤＲＥＳＳに対応する、空き状態にある
メモリ領域のメモリワードにデータＤＡＴＡは記憶され
るが、プライオリティ信号入力端子７１から、自分より
も前段側にデータ格納の優先権が存在することを表わす
第１のプライオリティ信号ＦＬＩ（“Ｈ”レベル）が入
力されている場合、ゲート回路８５からフラグ制御信号
ＦＬＧ＿ＣＴＬは出力されず、そのメモリ領域の空きフ
ラグレジスタは、引き続き空きフラグ（論理“１”）が
格納された状態にとどまり、したがってそのメモリ領域
は、引き続き空き状態にとどまる。また、自分自身のメ
モリ部８０に空き状態のメモリ領域が存在しないとき
は、どのメモリ領域に対応するワード線も活性化され
ず、したがってどのメモリ領域のメモリワードにもデー
タＤＡＴＡは記憶されず、かつ、ゲート回路８５からは
フラグ制御信号ＦＬＧ＿ＣＴＬも出力されない。
回路８５にも入力される。ゲート回路８５は、プライオ
リティ信号入力端子７１から第１のプライオリティ信号
ＦＬＩ（“Ｈ”レベル）が入力されておらず、かつ、メ
モリ部８０のうちの少なくとも１つのメモリ領域が空き
状態にある場合（オアゲート７４の出力が“Ｈ”レベル
にある場合）、すなわち、自分自身にデータ登録の優先
権が存在する場合に、データ書込制御信号ＷＲをフラグ
制御信号ＦＬＧ＿ＣＴＬとして通過させるものである。
そのフラグ制御信号ＦＬＧ＿ＣＴＬは、メモリ部８０に
入力され、そのフラグ制御信号ＦＬＧ＿ＣＴにより、デ
ータ入力端子７５から入力されたデータが記憶されたア
ドレスのメモリ領域の空きフラグレジスタ８２に、有効
な格納データが記憶されている旨を表わす論理“０”が
格納される。尚、自分自身のチップに空き状態のメモリ
領域が存在さえすれば、アドレス制御部８３で生成され
たアドレスＡＤＤＲＥＳＳに対応する、空き状態にある
メモリ領域のメモリワードにデータＤＡＴＡは記憶され
るが、プライオリティ信号入力端子７１から、自分より
も前段側にデータ格納の優先権が存在することを表わす
第１のプライオリティ信号ＦＬＩ（“Ｈ”レベル）が入
力されている場合、ゲート回路８５からフラグ制御信号
ＦＬＧ＿ＣＴＬは出力されず、そのメモリ領域の空きフ
ラグレジスタは、引き続き空きフラグ（論理“１”）が
格納された状態にとどまり、したがってそのメモリ領域
は、引き続き空き状態にとどまる。また、自分自身のメ
モリ部８０に空き状態のメモリ領域が存在しないとき
は、どのメモリ領域に対応するワード線も活性化され
ず、したがってどのメモリ領域のメモリワードにもデー
タＤＡＴＡは記憶されず、かつ、ゲート回路８５からは
フラグ制御信号ＦＬＧ＿ＣＴＬも出力されない。
【００４３】図３に示すタイミングチャートには、自分
自身にデータ登録の優先権が存在し、３回連続して書込
み用のデータＤＡＴＡが入力されて記憶される場合のタ
イミングが示されている。検索を行なう場合は、データ
入力端子７５から検索用のデータＤＡＴＡが入力され、
かつ検索制御信号入力端子７６から検索制御信号ＳＲＣ
Ｈ＿ＣＴＬが入力される。すると、メモリ部８０ではそ
の入力されたデータＤＡＴＡと一致するデータの検索が
行なわれる。
自身にデータ登録の優先権が存在し、３回連続して書込
み用のデータＤＡＴＡが入力されて記憶される場合のタ
イミングが示されている。検索を行なう場合は、データ
入力端子７５から検索用のデータＤＡＴＡが入力され、
かつ検索制御信号入力端子７６から検索制御信号ＳＲＣ
Ｈ＿ＣＴＬが入力される。すると、メモリ部８０ではそ
の入力されたデータＤＡＴＡと一致するデータの検索が
行なわれる。
【００４４】また、検索制御信号ＳＲＣＨ＿ＣＴＬは、
上述のデータ書込制御信号と同様に、オアゲート７９を
経由してアドレス制御部８３にも入力される。すなわ
ち、検索用のデータＤＡＴＡを用いて検索を行なうと同
時に、その検索用のデータＤＡＴＡは、空き状態にある
メモリ領域のメモリワードに記憶される。その後、デー
タ登録制御信号入力端子７７からデータ登録制御信号Ｄ
Ｔ＿ＲＥＧ＿ＣＴＬが入力されると、そのデータ登録制
御信号ＤＴ＿ＲＥＧ＿ＣＴＬは、上述したデータ書込制
御信号ＷＲと同様に、自分自身にデータ登録の優先権が
存在する場合にゲート回路８５を経由しフラグ制御信号
ＦＬＧ＿ＣＴＬとして出力されてメモリ部８０に入力さ
れ、検索用のデータが記憶されたメモリワード８１を有
するメモリ領域の空きフラグレジスタ８２が、有効な検
索データが記憶されていることを表わす論理“０”の状
態にリセットされる。自分自身にデータ登録の優先権が
存在しない場合は、ゲート回路８５からフラグ制御信号
ＦＬＧ＿ＣＴＬは出力されず、検索用のデータが空き状
態にあるメモリワードに記憶されても、それに対応する
空きフラグレジスタは引き続き空きフラグ（論理
“１”）が格納された状態にとどまり、次の検索用のデ
ータもそのメモリワードに上書きされる。
上述のデータ書込制御信号と同様に、オアゲート７９を
経由してアドレス制御部８３にも入力される。すなわ
ち、検索用のデータＤＡＴＡを用いて検索を行なうと同
時に、その検索用のデータＤＡＴＡは、空き状態にある
メモリ領域のメモリワードに記憶される。その後、デー
タ登録制御信号入力端子７７からデータ登録制御信号Ｄ
Ｔ＿ＲＥＧ＿ＣＴＬが入力されると、そのデータ登録制
御信号ＤＴ＿ＲＥＧ＿ＣＴＬは、上述したデータ書込制
御信号ＷＲと同様に、自分自身にデータ登録の優先権が
存在する場合にゲート回路８５を経由しフラグ制御信号
ＦＬＧ＿ＣＴＬとして出力されてメモリ部８０に入力さ
れ、検索用のデータが記憶されたメモリワード８１を有
するメモリ領域の空きフラグレジスタ８２が、有効な検
索データが記憶されていることを表わす論理“０”の状
態にリセットされる。自分自身にデータ登録の優先権が
存在しない場合は、ゲート回路８５からフラグ制御信号
ＦＬＧ＿ＣＴＬは出力されず、検索用のデータが空き状
態にあるメモリワードに記憶されても、それに対応する
空きフラグレジスタは引き続き空きフラグ（論理
“１”）が格納された状態にとどまり、次の検索用のデ
ータもそのメモリワードに上書きされる。
【００４５】図３に示すタイミングチャートには、自分
自身にデータ登録の優先権が存在する場合において、検
索用のデータが３回続けて入力され、最初の２回の検索
ではその入力されたデータと一致する格納データが検出
され、したがってデータ登録制御信号ＤＴ＿ＲＥＧ＿Ｃ
ＴＬは入力されず、３回目の検索では一致する格納デー
タは検出されず、したがってデータ登録制御信号ＤＴ＿
ＲＥＧ＿ＣＴＬが入力され、そのときの検索用データが
登録されたことを示すタイミングが示されている。この
図２に示す連想メモリの場合、データ書込制御信号ＷＲ
の入力による格納データの登録によって変化した、デー
タ登録の優先権は、データ登録制御信号ＤＴ＿ＲＥＧ＿
ＣＴＬの入力によるデータ登録の時点までに、すなわち
図３に示す時間Ｔ1 の間に確定していればよく、したが
って、データ書込制御信号ＷＲの入力によるデータ登録
後、時間を置かずに検索を開始することができる。
自身にデータ登録の優先権が存在する場合において、検
索用のデータが３回続けて入力され、最初の２回の検索
ではその入力されたデータと一致する格納データが検出
され、したがってデータ登録制御信号ＤＴ＿ＲＥＧ＿Ｃ
ＴＬは入力されず、３回目の検索では一致する格納デー
タは検出されず、したがってデータ登録制御信号ＤＴ＿
ＲＥＧ＿ＣＴＬが入力され、そのときの検索用データが
登録されたことを示すタイミングが示されている。この
図２に示す連想メモリの場合、データ書込制御信号ＷＲ
の入力による格納データの登録によって変化した、デー
タ登録の優先権は、データ登録制御信号ＤＴ＿ＲＥＧ＿
ＣＴＬの入力によるデータ登録の時点までに、すなわち
図３に示す時間Ｔ1 の間に確定していればよく、したが
って、データ書込制御信号ＷＲの入力によるデータ登録
後、時間を置かずに検索を開始することができる。
【００４６】図４は、図１に示すようにカスケード接続
される連想メモリの他の実施例を示す内部構成図、図５
はそのタイミングチャートである。図２，図３に示す実
施例における要素と同一の要素には、図２，図３に付し
た符号と同一の信号を付して示し、相違点のみについて
説明する。図４に示す連想メモリ１０Ｂには、図２に示
す実施例におけるデータ登録制御信号入力端子７７に代
わり、検索時にデータ登録を指示するデータ登録指示フ
ラグを書換え自在に格納する登録指示フラグレジスタ８
７が備えられており、それに伴って、図１に示すゲート
回路８５が若干変更されたゲート回路８８と、図１に示
すオアゲート７９に代わるセレクタ８６が備えられてい
る。セレクタ８６は、データ書込時には入力８６Ａを選
択し、検索時には入力８６Ｂを選択するように切り換え
られる。
される連想メモリの他の実施例を示す内部構成図、図５
はそのタイミングチャートである。図２，図３に示す実
施例における要素と同一の要素には、図２，図３に付し
た符号と同一の信号を付して示し、相違点のみについて
説明する。図４に示す連想メモリ１０Ｂには、図２に示
す実施例におけるデータ登録制御信号入力端子７７に代
わり、検索時にデータ登録を指示するデータ登録指示フ
ラグを書換え自在に格納する登録指示フラグレジスタ８
７が備えられており、それに伴って、図１に示すゲート
回路８５が若干変更されたゲート回路８８と、図１に示
すオアゲート７９に代わるセレクタ８６が備えられてい
る。セレクタ８６は、データ書込時には入力８６Ａを選
択し、検索時には入力８６Ｂを選択するように切り換え
られる。
【００４７】登録指示フラグレジスタ８７には、図５に
示すタイミングチャートでは、２回目の検索時点迄、デ
ータ登録指示フラグ（論理“１”）が格納されている。
データ書込時には、セレクタ８６は入力８６Ａを選択し
ており、図１に示す実施例の場合と同様にして書込みが
行なわれる。図５に示すタイミングチャートには、自分
自身に優先権が存在し、３回連続して検索データの書込
みを行なうシーケンスが示されている。
示すタイミングチャートでは、２回目の検索時点迄、デ
ータ登録指示フラグ（論理“１”）が格納されている。
データ書込時には、セレクタ８６は入力８６Ａを選択し
ており、図１に示す実施例の場合と同様にして書込みが
行なわれる。図５に示すタイミングチャートには、自分
自身に優先権が存在し、３回連続して検索データの書込
みを行なうシーケンスが示されている。
【００４８】一方、検索時には、セレクタ８６は入力８
６Ｂを選択するように切り換えられる。登録指示フラグ
レジスタ８７にデータ登録指示フラグＤＴ＿ＲＥＧ＿Ｆ
ＬＧ（論理“１”）が格納されている場合、自分自身に
優先権が存在すれば、図２に示す実施例のように外部か
らデータ登録制御信号ＤＴ＿ＣＴＬを入力することな
く、自動的に、検索と同時に空き状態にあるメモリワー
ドにその検索用データが登録される。
６Ｂを選択するように切り換えられる。登録指示フラグ
レジスタ８７にデータ登録指示フラグＤＴ＿ＲＥＧ＿Ｆ
ＬＧ（論理“１”）が格納されている場合、自分自身に
優先権が存在すれば、図２に示す実施例のように外部か
らデータ登録制御信号ＤＴ＿ＣＴＬを入力することな
く、自動的に、検索と同時に空き状態にあるメモリワー
ドにその検索用データが登録される。
【００４９】この図４に示す実施例では、上記のよう
に、登録指示フラグレジスタ８７にデータ登録指示フラ
グＤＴ＿ＲＥＧ＿ＦＬＧが格納されている間、検索と同
時にその検索用のデータが自動的に記憶されるため、デ
ータ入力バスを経由して順次入力されてくるデータを機
械的に登録するモードを必要とする場合に有利である。
ただし、この図４に示す実施例では、検索と同時に自動
的にそのデータが記憶されるため、データ登録により変
化した優先権は検索開始までに確定されている必要があ
り、図５に示す時間Ｔ2 だけ待ってから検索を開始する
必要がある。
に、登録指示フラグレジスタ８７にデータ登録指示フラ
グＤＴ＿ＲＥＧ＿ＦＬＧが格納されている間、検索と同
時にその検索用のデータが自動的に記憶されるため、デ
ータ入力バスを経由して順次入力されてくるデータを機
械的に登録するモードを必要とする場合に有利である。
ただし、この図４に示す実施例では、検索と同時に自動
的にそのデータが記憶されるため、データ登録により変
化した優先権は検索開始までに確定されている必要があ
り、図５に示す時間Ｔ2 だけ待ってから検索を開始する
必要がある。
【００５０】図６は、カスケード接続される連想メモリ
のもう１つの実施例を示す内部構成図、図７はそのタイ
ミングチャート、図８は、図６に示す連想メモリがカス
ケード接続された状態を示す模式図である。これらの図
において、前述した実施例（図１〜図５）と同一の要素
には、それらの図に付した符号と同一の符号を付して示
し、相違点のみについて説明する。
のもう１つの実施例を示す内部構成図、図７はそのタイ
ミングチャート、図８は、図６に示す連想メモリがカス
ケード接続された状態を示す模式図である。これらの図
において、前述した実施例（図１〜図５）と同一の要素
には、それらの図に付した符号と同一の符号を付して示
し、相違点のみについて説明する。
【００５１】図６に示す実施例には、検索時に、自分よ
りも前段側に接続された全ての連想メモリのいずれにお
いても一致が検出されなかった場合に第１のミスヒット
信号ＭＨＩ（“Ｈ”レベル）が入力されるミスヒット信
号入力端子９１と、検索時に、自分よりも前段側に接続
された全ての連想メモリのいずれにおいても一致が検出
されず、かつ、自分自身においても一致が検出されなか
ったことを表わす第２のミスヒット信号ＭＨＯ（“Ｈ”
レベル）を生成するゲート回路９３と、そのゲート回路
９３の出力端子と接続され、その第２のミスヒット信号
ＭＨＯを出力するミスヒット信号出力端子９２が備えら
れている。
りも前段側に接続された全ての連想メモリのいずれにお
いても一致が検出されなかった場合に第１のミスヒット
信号ＭＨＩ（“Ｈ”レベル）が入力されるミスヒット信
号入力端子９１と、検索時に、自分よりも前段側に接続
された全ての連想メモリのいずれにおいても一致が検出
されず、かつ、自分自身においても一致が検出されなか
ったことを表わす第２のミスヒット信号ＭＨＯ（“Ｈ”
レベル）を生成するゲート回路９３と、そのゲート回路
９３の出力端子と接続され、その第２のミスヒット信号
ＭＨＯを出力するミスヒット信号出力端子９２が備えら
れている。
【００５２】図６に示す連想メモリ１０Ｃは、図８に示
すようにカスケード接続される。この図８には、図１に
示すカスケード接続と同様の配線に、前段側の連想メモ
リ１０ａ，１０ｂ，…のミスヒット信号出力端子９２
ａ，９２ｂ，…が、後段側に隣接する連想メモリ１０
ｂ，…，１０ｋのミスヒット信号入力端子９１ｂ，…，
９１ｋとの間をつなぐ配線が付加されており、さらに、
最後段の連想メモリ１０ｋのミスヒット信号出力端子９
２ｋは、全ての連想メモリ１０ａ，１０ｂ，…，１０ｋ
の、データ登録制御信号入力端子７７ａ，７７ｂ，…，
７７ｋに接続されている。また、最前段の連想メモリ１
０ａのミスヒット信号入力端子９２ａは、それよりも前
段側で一致が検出されることはあり得ないため、常にミ
スヒット信号（“Ｈ”レベル）が入力されるようにプル
アップされている。
すようにカスケード接続される。この図８には、図１に
示すカスケード接続と同様の配線に、前段側の連想メモ
リ１０ａ，１０ｂ，…のミスヒット信号出力端子９２
ａ，９２ｂ，…が、後段側に隣接する連想メモリ１０
ｂ，…，１０ｋのミスヒット信号入力端子９１ｂ，…，
９１ｋとの間をつなぐ配線が付加されており、さらに、
最後段の連想メモリ１０ｋのミスヒット信号出力端子９
２ｋは、全ての連想メモリ１０ａ，１０ｂ，…，１０ｋ
の、データ登録制御信号入力端子７７ａ，７７ｂ，…，
７７ｋに接続されている。また、最前段の連想メモリ１
０ａのミスヒット信号入力端子９２ａは、それよりも前
段側で一致が検出されることはあり得ないため、常にミ
スヒット信号（“Ｈ”レベル）が入力されるようにプル
アップされている。
【００５３】図６に示す連想メモリ１０Ｃを図８に示す
ようにカスケード接続して動作させると、図７のタイミ
ングチャートに示すように、データ書込みの場合および
検索時に一致が検出された場合の動作は、図２に示す実
施例の場合と同等であるが、カスケード接続された連想
メモリ１０ａ，１０ｂ，…，１０ｋの全てにわたって一
致が検出されなかった場合、自分自身のチップから第２
のミスヒット信号ＭＨＯを出力した後、遅れ時間Ｔ3 だ
け遅れて、最終段の連想メモリ１０ｋから出力されたミ
スヒット信号ＭＨＯがデータ登録制御信号ＤＴ＿ＲＥＧ
＿ＣＴＬとして自分自身のチップに入力され、そのデー
タ登録制御信号ＤＴ＿ＲＥＧ＿ＣＴＬの入力により、一
致が検出されなかった検索用のデータが自動的に登録さ
れる。
ようにカスケード接続して動作させると、図７のタイミ
ングチャートに示すように、データ書込みの場合および
検索時に一致が検出された場合の動作は、図２に示す実
施例の場合と同等であるが、カスケード接続された連想
メモリ１０ａ，１０ｂ，…，１０ｋの全てにわたって一
致が検出されなかった場合、自分自身のチップから第２
のミスヒット信号ＭＨＯを出力した後、遅れ時間Ｔ3 だ
け遅れて、最終段の連想メモリ１０ｋから出力されたミ
スヒット信号ＭＨＯがデータ登録制御信号ＤＴ＿ＲＥＧ
＿ＣＴＬとして自分自身のチップに入力され、そのデー
タ登録制御信号ＤＴ＿ＲＥＧ＿ＣＴＬの入力により、一
致が検出されなかった検索用のデータが自動的に登録さ
れる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
検索時に、検索に用いられたデータが、カスケード接続
された複数の連想メモリのうちのいずれかの連想メモリ
のいずれかのメモリワードに登録され、したがって検索
と書込みが同時に行なわれ、処理の高速化が図られる。
検索時に、検索に用いられたデータが、カスケード接続
された複数の連想メモリのうちのいずれかの連想メモリ
のいずれかのメモリワードに登録され、したがって検索
と書込みが同時に行なわれ、処理の高速化が図られる。
【図１】複数の連想メモリがカスケード接続された状態
を示す模式図である。
を示す模式図である。
【図２】図１に示すようにカスケード接続される複数の
連想メモリのうちの１つの内部構成図である。
連想メモリのうちの１つの内部構成図である。
【図３】図２に示す連想メモリのタイミングチャートで
ある。
ある。
【図４】図１に示すようにカスケード接続される連想メ
モリの他の実施例を示す内部構成図である。
モリの他の実施例を示す内部構成図である。
【図５】図４に示す連想メモリのタイミングチャートで
ある。
ある。
【図６】カスケード接続される連想メモリのもう１つの
実施例を示す内部構成図である。
実施例を示す内部構成図である。
【図７】図６に示す連想メモリのタイミングチャートで
ある。
ある。
【図８】図６に示す連想メモリがカスケード接続された
状態を示す模式図である。
状態を示す模式図である。
【図９】連想メモリの一例を表わした回路ブロック図で
ある。
ある。
【図１０】連想メモリ中の１つのメモリワードを表わし
た詳細回路図である。
た詳細回路図である。
【図１１】ＬＡＮの一例を示した図である。
【図１２】ブリッジの機能説明図である。
１０ａ，１０ｂ，…，１０ｋ，１０Ａ，１０Ｂ，１０Ｃ
連想メモリ ７１，７１ａ，７１ｂ，…，７１ｋ プライオリティ信
号入力端子 ７２，７２ａ，７２ｂ，…，７２ｋ プライオリティ信
号出力端子 ７７，７７ａ，７７ｂ，…，７７ｋ データ登録制御信
号入力端子 ８０ メモリ部 ８０ａ，８０ｂ，…，８０ｎ メモリ領域 ８１ ワードメモリ ８２ 空きフラグレジスタ ８７ 登録指示フラグレジスタ ９１ ミスヒット信号入力端子 ９２ ミスヒット信号出力端子
連想メモリ ７１，７１ａ，７１ｂ，…，７１ｋ プライオリティ信
号入力端子 ７２，７２ａ，７２ｂ，…，７２ｋ プライオリティ信
号出力端子 ７７，７７ａ，７７ｂ，…，７７ｋ データ登録制御信
号入力端子 ８０ メモリ部 ８０ａ，８０ｂ，…，８０ｎ メモリ領域 ８１ ワードメモリ ８２ 空きフラグレジスタ ８７ 登録指示フラグレジスタ ９１ ミスヒット信号入力端子 ９２ ミスヒット信号出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 各格納データをそれぞれ書換え自在に記
憶する複数のメモリワードを備え、検索用のデータが入
力され、入力されたデータを用いて所定の格納データが
記憶されたメモリワードの検索を行う連想メモリであっ
て、該連想メモリ複数が互いにカスケード接続されて共
通のデータ入力バスに接続され、これら複数の連想メモ
リのそれぞれにおいて該データ入力バスを経由して入力
されたデータを用いた検索が行われる連想メモリにおい
て、 検索時に、検索に用いられたデータを、前記複数の連想
メモリのうち、検索の対象とされる有効な格納データが
記憶されておらずしたがって上書きが許容される空き状
態にあるメモリワードを有する連想メモリの中の１つの
連想メモリの、前記空き状態にあるメモリワードの中の
１つのメモリワードに記憶させるデータ登録を行うデー
タ登録手段を備えたことを特徴とする連想メモリ。 - 【請求項２】 前記データ登録手段が、 前記複数のメモリワードそれぞれに対応して備えられ
た、対応するメモリワードが前記空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタと、 前記複数のメモリワードに対応する複数の空きフラグレ
ジスタのうちの少なくとも１つに前記空きフラグが記憶
されているデータ登録可能状態にあるか否かを検出する
データ登録可能状態検出回路と、 検索時に、検索に用いられたデータを、前記空きフラグ
が記憶された空きフラグレジスタの１つに対応するメモ
リワードに書き込む検索データ書込回路と、 前記データ登録を指示するデータ登録制御信号を入力す
るデータ登録制御信号入力端子と、 前記複数の連想メモリのうち自分よりも前段側に接続さ
れた全ての連想メモリに亘って前記空きフラグレジスタ
の少なくとも１つに前記空きフラグが格納されているこ
とを表わす第１のプライオリティ信号を入力するプライ
オリティ信号入力端子と、 前記プライオリティ信号入力端子から前記第１のプライ
オリティ信号が入力されたこと、および自分自身の前記
データ登録可能状態検出回路において前記データ登録可
能状態が検出されたことのうちの少なくとも一方の事象
の発生を表わす第２のプライオリティ信号を出力するプ
ライオリティ信号出力端子と、 前記データ登録制御信号の入力を受けて、前記第１のプ
ライオリティ信号の入力がなく、かつ自分自身が前記デ
ータ登録可能状態にある場合に、検索に用いられたデー
タが書き込まれたメモリワードに対応する空きフラグレ
ジスタを、前記有効な格納データが記憶されていること
を表わす状態にリセットするフラグリセット回路とを備
えたことを特徴とする請求項１記載の連想メモリ。 - 【請求項３】 前記データ登録手段が、さらに、 前記複数の連想メモリのうち自分よりも前段側に接続さ
れた全ての連想メモリのいずれにおいても前記所定の格
納データが記憶されたメモリワードが存在しなかったこ
とを表わす第１のミスヒット信号を入力するミスヒット
信号入力端子と、 前記複数の連想メモリのうち自分よりも前段側に接続さ
れた全ての連想メモリのいずれにおいても、かつ自分自
身においても前記所定の格納データが記憶されたメモリ
ワードが存在しなかったことを表わす第２のミスヒット
信号を出力するミスヒット信号出力端子とを備えたこと
を特徴とする請求項２記載の連想メモリ。 - 【請求項４】 前記データ登録手段が、 前記複数のメモリワードそれぞれに対応して備えられ
た、対応するメモリワードが前記空き状態にあることを
表わす空きフラグが記憶される空きフラグレジスタと、 前記複数のメモリワードに対応する複数の空きフラグレ
ジスタのうちの少なくとも１つに前記空きフラグが記憶
されているデータ登録可能状態にあるか否かを検出する
データ登録可能状態検出回路と、 検索時に、検索に用いられたデータを、前記空きフラグ
が記憶された空きフラグレジスタの１つに対応するメモ
リワードに書き込む検索データ書込回路と、 前記データ登録を指示するデータ登録指示フラグを書換
え自在に格納する登録指示フラグレジスタと、 前記複数の連想メモリのうち自分よりも前段側に接続さ
れたすべての連想メモリに亘って前記空きフラグレジス
タの少なくとも１つに前記空きフラグが格納されている
ことを表わす第１のプライオリティ信号を入力するプラ
イオリティ信号入力端子と、 前記プライオリティ信号入力端子から前記第１のプライ
オリティ信号が入力されたこと、および自分自身の前記
データ登録可能状態検出回路において前記データ登録可
能状態が検出されたことのうちの少なくとも一方の事象
の発生を表わす第２のプライオリティ信号を出力するプ
ライオリティ信号出力端子と、 前記登録指示フラグレジスタに前記登録指示フラグが格
納されており、かつ前記第１のプライオリティ信号の入
力がなく、さらに自分自身が前記データ登録可能状態に
ある場合に、検索に用いられたデータが書き込まれたメ
モリワードに対応する空きフラグレジスタを、前記有効
な格納データが記憶されていることを表わす状態にリセ
ットするフラグリセット回路とを備えたことを特徴とす
る請求項１記載の連想メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310639A JP3037089B2 (ja) | 1994-12-14 | 1994-12-14 | 連想メモリ |
| US08/571,771 US5805493A (en) | 1994-12-14 | 1995-12-13 | Associative memory having a data registration device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310639A JP3037089B2 (ja) | 1994-12-14 | 1994-12-14 | 連想メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167295A JPH08167295A (ja) | 1996-06-25 |
| JP3037089B2 true JP3037089B2 (ja) | 2000-04-24 |
Family
ID=18007678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310639A Expired - Fee Related JP3037089B2 (ja) | 1994-12-14 | 1994-12-14 | 連想メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5805493A (ja) |
| JP (1) | JP3037089B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6148364A (en) * | 1997-12-30 | 2000-11-14 | Netlogic Microsystems, Inc. | Method and apparatus for cascading content addressable memory devices |
| AU1361199A (en) * | 1997-10-30 | 1999-05-24 | Netlogic Microsystems, Inc. | Method and apparatus for cascading content addressable memory devices |
| US6199140B1 (en) | 1997-10-30 | 2001-03-06 | Netlogic Microsystems, Inc. | Multiport content addressable memory device and timing signals |
| US6240485B1 (en) | 1998-05-11 | 2001-05-29 | Netlogic Microsystems, Inc. | Method and apparatus for implementing a learn instruction in a depth cascaded content addressable memory system |
| WO1999059156A1 (en) * | 1998-05-11 | 1999-11-18 | Netlogic Microsystems, Inc. | Method and apparatus for implementing a learn instruction in a content addressable memory device |
| US6219748B1 (en) | 1998-05-11 | 2001-04-17 | Netlogic Microsystems, Inc. | Method and apparatus for implementing a learn instruction in a content addressable memory device |
| US6381673B1 (en) | 1998-07-06 | 2002-04-30 | Netlogic Microsystems, Inc. | Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device |
| US6539455B1 (en) | 1999-02-23 | 2003-03-25 | Netlogic Microsystems, Inc. | Method and apparatus for determining an exact match in a ternary content addressable memory device |
| US6574702B2 (en) | 1999-02-23 | 2003-06-03 | Netlogic Microsystems, Inc. | Method and apparatus for determining an exact match in a content addressable memory device |
| US6460112B1 (en) | 1999-02-23 | 2002-10-01 | Netlogic Microsystems, Llc | Method and apparatus for determining a longest prefix match in a content addressable memory device |
| US6499081B1 (en) | 1999-02-23 | 2002-12-24 | Netlogic Microsystems, Inc. | Method and apparatus for determining a longest prefix match in a segmented content addressable memory device |
| US6137707A (en) * | 1999-03-26 | 2000-10-24 | Netlogic Microsystems | Method and apparatus for simultaneously performing a plurality of compare operations in content addressable memory device |
| US7487200B1 (en) | 1999-09-23 | 2009-02-03 | Netlogic Microsystems, Inc. | Method and apparatus for performing priority encoding in a segmented classification system |
| US7110407B1 (en) | 1999-09-23 | 2006-09-19 | Netlogic Microsystems, Inc. | Method and apparatus for performing priority encoding in a segmented classification system using enable signals |
| US7143231B1 (en) | 1999-09-23 | 2006-11-28 | Netlogic Microsystems, Inc. | Method and apparatus for performing packet classification for policy-based packet routing |
| US6567340B1 (en) | 1999-09-23 | 2003-05-20 | Netlogic Microsystems, Inc. | Memory storage cell based array of counters |
| WO2002061757A1 (en) * | 2001-01-30 | 2002-08-08 | Memcall Inc. | Combined content addressable memories |
| JP6389438B2 (ja) * | 2015-01-30 | 2018-09-12 | 国立大学法人広島大学 | ｋ近傍法連想メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9002558D0 (sv) * | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Processor |
| KR950012218A (ko) * | 1993-10-04 | 1995-05-16 | 토자끼 시노부 | 연상 메모리 |
-
1994
- 1994-12-14 JP JP6310639A patent/JP3037089B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-13 US US08/571,771 patent/US5805493A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167295A (ja) | 1996-06-25 |
| US5805493A (en) | 1998-09-08 |
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