DE69030422T2

DE69030422T2 - Dezimations-Interpolationsschaltungen

Info

Publication number: DE69030422T2
Application number: DE69030422T
Authority: DE
Inventors: Safdar M Asghar; John G Bartkowiak
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1989-10-30
Filing date: 1990-09-25
Publication date: 1997-11-13
Anticipated expiration: 2010-09-26
Also published as: JPH03209935A; JP3245618B2; ATE151542T1; DE69030422D1; EP0426294B1; US4996528A; EP0426294A2; EP0426294A3

Description

Die vorliegende Erfindung betrifft ein Verbindungs-Interface-Gerät, welches zur Verwendung mit einer Analog- Digital-Analog-Wandlervorrichtung zum Herstellen der Verbindung zwischen einer analogen Vorrichtung und einer digitalen Vorrichtung geeignet ist. In seiner bevorzugten Ausführungsform wird das Gerät insbesondere zum Herstellen einer Verbindung zwischen einer Sprachbandvorrichtung&sub1; wie beispielsweise einem Telephon, und einer Datenverarbeitungsvorrichtung verwendet.
Das Gerät empfängt Digitalsignale von einer Analog-Digital-Analog-Wandlervorrichtung, dezimiert diese eingehenden Signale, um dezimierte eingehende Digitalsignale zu erzeugen, die die empfangenen eingehenden Digitalsignale repräsentieren. Die dezimierten eingehenden Signale sind durch die Datenverarbeitungsvorrichtung erkennbar.
Außerdem empfängt das Gerät ausgehende Digitalsignale von der Datenverarbeitungsvorrichtung, interpoliert diese ausgehenden Digitalsignale, um ein interpoliertes Digitalsignal zu erzeugen, welches von einer Analog- Digital-Analog-Wandlervorrichtung in ein ausgehendes Analogsignal umgewandelt wird, das das ausgehende Digitalsignal repräsentiert. Das ausgehende Analogsignal ist durch die analoge Vorrichtung erkennbar.
Das IEEE Journal of Sold-State Circuits - Band SC-20, Nr. 3, Juni 1985, New York, USA, Seiten 679-687, Defraeye, et al., "A 3-µm CMOS Digital Codec with Programmable Echo Cancellation and Gain Setting" beschreibt ein bekanntes Gerät, das einen Dezimator mit Dezimierungsfiltern und einen separaten Interpolator mit Interpolationsfiltern verwendet. Der Dezimator führt die Dezimierung in drei Schritten aus und der Interpolator führt die Interpolation in zwei Schritten aus.
Proceedings ICASSP, 1987 International Conference on Acoustics, Speech and Signal Processing April 1987, Dallas, Texas, Seiten 900-903, Hansen "Design of a multistage decimation-interpolation filter" beschreibt ein Mehrstufen-Dezimierungs-Interpolations-Filter, das entweder interpolieren oder dezimieren kann. Das beschriebene digitale Filter wird mittels einer Kaskade von Dezimierungsfiltern implementiert, an die sich eine Kaskade von Interpolationsfiltern anschließt.
IEEE Proceedings PT. G. Band 130, Nr. 6, Dezember 1983, Seiten 225-235, Valenzuela et al "Digital signal processing schemes for efficient interpolation and decimation" beschreibt eine Konstruktion für die Abtastratenveränderung. Das Dokument offenbart zwei Konstruktionen, eine Interpolierkonstruktion und eine Dezimierkonstruktion, die jeweils N Unterfilter verwenden, um eine Nfache Steigerung oder Herabsetzung der Eingangsabtastrate zu erzielen.
Bei der Herstellung dieser bekannten Geräte ist es üblich, daß für die Dezimierung eingehender Digitalsignale und für die Interpolation ausgehender Digitalsignale separate doppelte Bauteile verwendet werden. Häufig liegt zwischen der Dezimierungsschaltungsanordnung und der Interpolationsschaltungsanordnung eine Dopplung der Bauteile vor.
Diese Verwendung doppelter Bauteile hat mehrere Nachteile. Bei integrierten Schaltungsausführungsformen beispielsweise ist die durch diese Bauteilverdopplung hervorgerufene Kostenerhöhung nicht von Bedeutung. Aber diese doppelten Bauteile erfordern während der Herstellung ein zusätzliches Trimmen, damit Verstärkungen, Genauigkeit und Vorspannungen innerhalb der Vorrichtung im Gleichgewicht sind.
Ein weiterer Nachteil liegt darin, daß die Verwendung doppelter Bauteile zwangsläufig eine größere Chipfläche erfordert. Somit ist die Kompaktheit einer Chipimplementierung einer derartigen Vorrichtung durch die Notwendigkeit der Verdopplung der Bauteile zur Durchführung der beiden benötigten Funktionen, Dezimierung und Interpolation, inhärent begrenzt.
Die vorliegende Erfindung soll einige Nachteile der Doppel-Bauteil- Interface-Geräte überwinden.
Die Anmelderin beschreibt ein zur Verwendung mit einer Analog-Digital-Analog-Wandlervorrichtung zum Herstellen der Verbindung zwischen einer analogen Vorrichtung und einer digitalen Vorrichtung geeignetes Gerät mit einer Digitalsignalverarbeitungsschaltung zum Dezimieren eingehender Digitalsignale, die von der Analog-Digital- Umwandlung empfangen werden, und zum Liefern eingehender Digitalsignale, die von der Analog-Digital-Umwandlung erripfangen werden, und zum Liefern eines dezimierten eingehenden Digitalsignals an die digitale Vorrichtung, und zum Interpolieren ausgehender Digitalsignale, die von der digitalen Vorrichtung empfangen werden, und zum Liefern eines interpolierten ausgehenden Signales zur Digital-Analog-Umwandlung.
Die Digitalsignalverarbeitungsschaltung besteht aus einer Vielzahl von Modulen, die so konfiguriert sind, daß ein spezifizierter Satz der Vielzahl von Modulen eine spezifizierte Anzahl von Dezimierungsiterationen und eine spezifizierte Anzahl von Interpolationsiterationen durchführt. Bestimmte Module des spezifierten Satzes nehmen sowohl an den Dezimierungs- als auch an den Interpolationsoperationen teil.
Ferner sind die Module so konzipiert, daß dem spezifizierten Modulsatz weitere Module hinzugefügt werden können, um die Iterationen der Dezimierung oder die Iterationen der Interpolation oder sowohl die Iterationen der Dezimierung als auch die der Interpolation zu erhöhen.
Entsprechend wird ein zur Verwendung mit einer Analog- Digital-Analog-Vorrichtung geeignetes Gerät zum Herstellen der Verbindung zwischen einer analogen Vorrichtung und einer digitalen Vorrichtung beschrieben, das so konfiguriert ist, daß die Bauteile zugleich Dezimierungsfunktionen und Interpolationsfunktionen ausführen.
Das Gerät ist geeignet zur Verwendung mit einer Analog- Digital-Analog-Wandlervorrichtung zum Herstellen von Verbindungen zwischen einer analogen Vorrichtung und einer digitalen Vorrichtung, deren Herstellung unter Einsparung von Bauteiltrimmvorgängen und Chipfläche erfolgen kann.
Das Gerät ist ferner geeignet zur Verwendung mit einer Analog-Digital-Analog-Wandlervorrichtung zum Herstellen von Verbindungen zwischen einer analogen Vorrichtung und einer digitalen Vorrichtung, das kostengünstig herzustellen ist.
Die zugehörigen zeichnungen zeigen, lediglich als Beispiel:
Fig. 1 ein schematisches Blockschaltbild eines Systems, welches die vorliegende Erfindung verkörpert,
Fig. 2 ein elektrisches schematisches Schaltbild der Dezimierungs-Interpolations-Schaltung von Fig. 1,
Fig. 3 eine Raum-Zeit-Domänen-Matrixdarstellung der Dezimierungs-Interpolations-Schaltung von Fig. 2 zum Implementieren der Dezimierungsübertragungsfunktion,
Fig. 4 eine Raum-Zeit-Domänen-Matrixdarstellung der Dezimierungs-Interpolations-Schaltung von Fig. 2 zum Implementieren der Interpolationsübertragungsfunktion,
Fig. 5 ein schematisches Blockschaltbild zur Darstellung des modularen Aufbaus des bevorzugten Ausführungsbeispiels der Erfindung.
In Fig. 1 ist eine analoge Vorrichtung 12, wie beispielsweise ein Telephonsprachinstrument, an eine Analog-Digital -Analog-Schaltung 14 angeschlossen. Üblicherweise arbeitet die Analogvorrichtung 12 im Niederfrequenzbereich, bei ungefähr 300 Hz bis 3,4 KHz Die Analog-Digital-Analog-Schaltung 14 tastet das eingehende Analogsignal ab, das von der analogen Vorrichtung 12 über Leitung 16 geliefert wird. Die Abtastrate der Analog-Digital-Analog-Schaltung 14 liegt im bevorzugten Ausführungsbeispiel bei ungefähr 2 MHz Einige Vorteile ergeben sich aus der Hochfrequenzabtastung durch die Analog-Digital-Analog-Schaltung 14: eine höhere Betriebsfreguenz beispielsweise gestattet ein Anordnen der Bauteile in der Erfindung mit geringerem gegenseitigem Abstand, wenn die Erfindung als integrierte Schaltung konfiguriert, d.h. eine Siliziumchipkonstruktion, ist; und die Hochfreguenzabtastung ermöglicht eine genauere digitale Darstellung des eingehenden Analogsignals.
Die Analog-Digital-Analog-Schaltung 14 wandelt das an Leitung 16 empfangene eingehende Analogsignal in ein eingehendes Digitalsignal um und liefert dieses eingehende Signal über Leitung 20 an eine Dezimierungs- Interpolations-Schaltung 18. Die Dezimierungs-Interpolations-Schaltung 18 empfängt das eingehende Digitalsignal auf Leitung 20, führt an diesem Signal eine Dezimierungsoperation durch und gibt auf Leitung 22 ein dezimiertes eingehendes Digitalsignal aus. Im bevorzugten Ausführungsbeispiel wird das eingehende dezimierte Digitalsignal mit einer Frequenz von ungefähr 16 KHz erzeugt, einer Frequenz, die noch die Vorteile des engen Abstands der Bauteile bei Hochfrequenz in einer Siliziumchipstruktur und hohe Auflösung der digitalen Darstellung des eingehenden Analogsignals erlaubt. Das eingehende dezimierte Digitalsignal wird über Leitung 22 der digitalen Vorrichtung 24 zugeführt. Die digitale Vorrichtung 24 ist gewöhnlich eine Vorrichtung wie eine Datenverarbeitungsvorrichtung oder ein rechnergestütztes Verbindungsschaltgerät.
Über Leitung 26 liefert die digitale Vorrichtung 24 ausgehende Digitalsignale an die Dezimierungs-Interpolations-Schaltung 18 - Die Dezimierungs-Interpolations- Schaltung 18 führt an den auf Leitung 26 empfangenen ausgehenden Digitalsignalen eine Interpolationsoperation durch und gibt über Leitung 28 interpolierte Digitalsignale an die Analog-Digital-Analog-Schaltung 14 aus. Die Analog-Digital-Analog-Schaltung 14 empfängt die interpolierten Digitalsignale auf Leitung 28, wandelt diese ausgehenden interpolierten Digitalsignale in ausgehende Analogsignale um und liefert die ausgehenden Analogsignale über Leitung 30 an die analoge Vorrichtung 12.
Fig. 2 zeigt ein elektrisches schematisches Diagramm des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Der Deutlichkeit bei der Beschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung halber sind in dieser Beschreibung gleiche Elemente durchgehend mit den gleichen Bezugszeichen versehen.
In Fig. 2 empfängt eine Analog-Digital-Analog-Schaltung 14 eingehende Analogsignale auf Leitung 20 von einer (in Fig. 2 nicht gezeigten) analogen Vorrichtung und gibt auf Leitung 30 ausgehende Digitalsignale aus. Ferner liefert die Analog-Digital-Analog-Schaltung 14 eingehende Digitalsignale über die Leitungen 20a und 20b an eine Dezimierungs-Interpolations-Schaltung 18 und empfängt über Leitung 28 interpolierte Digitalsignale von der Dezimierungs-Interpolations-Schaltung 18.
Die Dezimierungs-Interpolations-Schaltung 18 besteht vorzugsweise aus einer digitalen Eingangsschaltung 66, einer ersten Digitalzellenschaltung 68, einer zweiten Digitalzellenschaltung 70, einer zweiten Digitalzellenschaltung 72 und einer Ausgangsschaltung 92.
Die erste Digitalzellenschaltung 68 weist vorzugsweise ein Schieberegister R0, das einen Eingang von einem Multiplexer 74 empfängt und einen Ausgang an einen Ein-Bit- Addierer SA1 liefert, einen Multiplexer 96 und ein Schieberegister R1B auf. Der Ausgang des programmierbaren Logik-Arrays 78 wird über Leitung 100 an das Schieberegister R1B angelegt. Der Ausgang des Multiplexers 96 wird an ein Schieberegister R1A angelegt. Der Ausgang des Schieberegisters R1A wird sowohl an einen Multiplexer 104 angelegt als auch zu dem Multiplexer 96 zurückgeführt. Außerdem wird der Ausgang des Schieberegisters RlB an den Multiplexer 104 angelegt. Der Ausgang des Multiplexers 104 wird sowohl an den Multiplexer 84 als auch an den Ein-Bit-Addierer SA1 angelegt. Der Ausgang des Multiplexers 84, der auch der Ausgang der ersten Digitalzellenschaltung 68 ist, wird sowohl an den Ein-Bit-Addierer SA2 der zweiten Digitalzellenschaltung 70 als auch an das Schieberegister R0 angelegt. Die zweite Digitalzellenschaltung 70 weist ferner einen Multiplexer 106 auf, der ebenfalls den Ausgang des Multiplexers 84 empfängt. Der Ausgang des Schieberegisters R2 wird sowohl an den Multiplexer 108 angelegt als auch zu dem Multiplexer 106 zurückgeführt und an den Ein-Bit- Addierer SA2 angelegt. Ferner wird dem Multiplexer 108 der Ausgang des Ein-Bit-Addierers SA2 zugeführt. Der Ausgang des Multiplexers 108, der auch der Ausgang der zweiten Digitalzellenschaltung 70 ist, wird an den Ein- Bit-Addierer SA3 und den Multiplexer 110 der zweiten Digitalzellenschaltung 72 angelegt. Ferner werden bei der zweiten Digitalzellenschaltung 72 der Ausgang des Ein-Bit-Addierers SA3 an den Multiplexer 112 und der Ausgang des Multiplexers 110 an das Schieberegister R3 angelegt. Der Ausgang des Schieberegisters R3 wird an den Multiplexer 112, den Ein-Bit-Addierer SA3 und den Multiplexer 110 angelegt. Der Ausgang des Nultiplexers 112, der auch der Ausgang der zweiten Digitalzellenschaltung 72 ist, wird an die Ausgangsschaltung 92 angelegt.
Genauer gesagt, der Ausgang des Multiplexers 112 wird an eine Skalier-Teilschaltung 114 angelegt, die einen skalierten Ausgang an das Schieberegister R4 anlegt. Der Ausgang des Schieberegisters R4 wird über den Multiplexer 94 über Leitung 22 dem Eingangsbus 24a zugeführt.
Über Leitung 22 liefert die Dezimierungs-Interpolations- Schaltung 18 dezimierte eingehende Digitalsignale an den Eingangsbus 24a einer digitalen Vorrichtung (in Fig. 2 sind lediglich der Eingangsbus 24a und der Ausgangsbus 24b der digitalen Vorrichtung dargestellt).
Die Dezimierungs-Interpolations-Schaltung 18 empfängt ausgehende Digitalsignale von dem Ausgangsbus 24b der digitalen Vorrichtung über Leitung 26 und liefert interpolierte Digitalsignale, wie zuvor beschrieben, über Leitung 28 an die Analog-Digital-Analog-Schaltung 14. Die Analog-Digital-Analog-Schaltung 14 liefert ausgehende Analogsignale über Leitung 30 an eine (in Fig. 2 nicht gezeigte) analoge Vorrichtung.
Wie in Fig. 2 dargestellt, weist die Analog-Digital- Analog-Schaltung 14 einen Zähler 44 und eine Digital- Analog-Wandlerschaltung 46 auf.
Wenn die Dezimierungs-Interpolations-Schaltung 18 über die Leitungen 20a und 20b ein eingehendes Digitalsignal von der Analog-Digital-Analog-Schaltung 14 empfängt, dezimiert sie das eingehende Digitalsignal auf nachfolgend ausführlicher zu beschreibende Weise. Wenn die Dezimierungs-Interpolations-Schaltung 18 ferner ein ausgehendes Digitalsignal von dem Digitaleingangsbus 24b empfängt, interpoliert sie das ausgehende Digitalsignal, um ein interpoliertes Digitalsignal zu erzeugen und dieses interpolierte Digitalsignal über Leitung 28 an die Analog-Digital-Analog-Schaltung 14 zu liefern, wie ebenfalls nachfolgend ausführlicher beschrieben wird.
Die digitale Eingangsschaltung 66 weist vorzugsweise einen Multiplexer 74, ein Schieberegister 76 und ein programmierbares Logik-Array 78 auf. Wenn die Analog- Digital-Analog-Schaltung 14 auf den Leitungen 20a und 20b ein eingehendes Digitalsignal liefert, ist die Dezimierungs- Interpolations-Schaltung 18 entsprechend derart getaktet, daß sie die eingehenden Digitalsignale von der Analog-Digital-Analog-Schaltung 14 dezimiert.
So wird jeder folgende Digitalimpuls von der Analog- Digital-Analog-Schaltung 14 an zwei Stellen an die digitale Eingangsschaltung 66 angelegt. Der aktuelle Zählstandsausgang der Analog-Digital-Analog-Schaltung 14 wird über Leitung 20a an den Multiplexer 74 angelegt, und das Schieberegister 76 empfängt und speichert die Historie der Impulssignale, die auf Leitung 20b erscheinen. Die Struktur der digitalen Eingangsschaltung 66 ist speziell an die schrittweise Auf- und Ab-Signalisiercharakteristik des Ausgangs eines Integrators erster Ordnung, der in der bevorzugten Ausführungsform der Analog-Digital-Analog-Schaltung 14 verwendet wird, angepaßt, wobei die Auf- und Ab-Schritte für jeden Taktzyklus einen vorbestimmten Betrag aufweisen. Eine derartige Struktur spart Hardware und erspart den Betrieb der Dezimierungs-Interpolations-Schaltung mit hoher Geschwindigkeit.
Der Anschaulichkeit halber führt das in Fig. 2 dargestellte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung eine Dezimierung um einen Faktor 16 aus, die in einer Vier-Stufen-Struktur implementiert wird, welche die folgende Übertragungsfunktion implementiert:
1/256 (1+z&supmin;¹)² (1+z&supmin;²)² (1+z&supmin;&sup4;)² (1+z&supmin;&sup8;)² = HD(z) (1)
Bei einer Abtastrate der Analog-Digital-Analog-Schaltung 14 von 2,048 MHz beispielsweise wäre der Dezimatorausgang 128 KHz Bei diesem anschaulichen Beispiel sei angenommen, daß die Analog-Digital-Analog-Schaltung 14 einen 6-Bit-Digital-Analog-Wandler und einen Sigma-Delta-Modulator erster Ordnung verwendet. Natürlich kann die vorliegende Erfindung auch für größere Digital-Analog-Wandler und für Sigma-Delta-Modulatoren höherer Ordnung verwendet werden.
Die Architektur der Dezimierungs-Interpolations-Schaltung 18 verlangt, daß die Übertragungsfunktion von Gleichung (1) so aufgeteilt wird, daß der zweiten Digitalzellenschaltung 72 alle anderen Abschnitte der Dezimierungs-Interpolations-Schaltung 18 (d.h. digitale Eingangsschaltung 66, erste Digitalzellenschaltung 68 und zweite Digitalzellenschaltung 70) vorangehen, um eine Übertragungsfunktion zu bilden: HD(z) = 1/256 [H1D(z) * H2D(z)] (2)
wobei H2D(z) in der ersten Digitalzellenschaltung 70 und der zweiten Digitalzellenschaltung 72 implementiert wird, d.h. (1+z&supmin;&sup8;)² in Gleichung (1). Der Faktor 1/256 ist ein Skalierfaktor.
Daher ergibt das Umformen von Gleichung (1) in Gleichung (2):
HD(z) = 1/256 [(1+z&supmin;¹)² (1+z&supmin;²)² (1+z&supmin;&sup4;)²] (1+z&supmin;&sup8;)² (3)
Der Term in den Klammern [] von Gleichung (3) kann so erweitert werden, daß sich folgendes ergibt.:
HD(z) = 1/256 [1+2z&supmin;¹ + 3z&supmin;² + 4z&supmin;³ + 5z&supmin;&sup4; + 6z&supmin;&sup5; + 7z&supmin;&sup6; + 8z&supmin;&sup7; +7z&supmin;&sup8; +6z&supmin;&sup9; + 5z&supmin;¹&sup0; + 4z&supmin;¹¹ + 3z&supmin;¹² + 2z&supmin;¹³ + z&supmin;¹&sup4;] (4)
Und:
H2D(z) = [1 + 2z&supmin;&sup8; + z&supmin;¹&sup6;] (5)
Die Annotation z-m gibt den Wert von z, m die vergangenen Zeitperioden an.
Durch dieses Aufteilverfahren kann HLD(z) in dem programmierbaren Logik-Array 78 und in der ersten Digitalzellenschaltung 68 und H2D(z) in der zweiten Digitalzellenschaltung 70 und der zweiten Digitalzellenschaltung 72 implementiert werden.
Die Zeitdomänen-Implementierung von Gleichung (4) ist wie folgt:
y&sub1;(n) = x(n) + 2x(n-1) + 3x(n-2) +... + x(n-14) (6)
Da der Sigma-Delta-Modulator eine Betriebsweise erster Ordnung verwendet, kann die als di definierte Differenz zwischen aufeinanderfolgenden Zählerwerten lediglich ±1 sein, d.h. x(n-1) kann sich von x(n) nur um ±1 unterscheiden, usw.
Daher kann die Zeitdomänen-Implementierung von Gleichung (6) wie folgt ausgedrückt werden:
y&sub1;(n) = x(n) + 2[x(n) -d&sub1;] + 3[x(n) - d&sub2; - d&sub3;] + ... + [x(n) - d&sub1; - d&sub2; - ... d&sub1;&sub4;] (7)
wobei di = ±1 bei i=1, 2, ..., 14.
Die Erweiterung von Gleichung (7) ergibt:
y&sub1;(n) = 64x(n) - 63d&sub1; - 61d&sub2; - 58d&sub3; - 54d&sub4; - 49d&sub5; - 43d&sub6; 36d&sub7; - 28d&sub8; - 21d&sub9; - 15d&sub1;&sub0; - 10d&sub1;&sub1; - 6d&sub1;&sub2; - 3d&sub1;&sub3; - d&sub1;&sub4; (8)
Die Faktoren di repräsentieren die aufeinanderfolgenden Ausgänge Di der Analog-Digital-Schaltung 14, die auch die Inkrementierung oder Dekrementierung des Zählers 44 steuert. Die Ausgänge Di werden nacheinander in das Schieberegister 76 verschoben und werden als Adresse für das programmierbare Logik-Array 78 verwendet. Die Adresse lautet D&sub1;&sub4; ... D&sub1; und weist eine Folge von len und Gen auf, wobei "1" Vorwärtszählen (di=+1) und "0" Rückwärtszählen (di=-1) bedeutet.
Durch Einsetzen aller möglichen Kombinationen von d&sub1;&sub4;&sub1; ... d&sub1;, (d.h. 2¹³ Kombinationen) in Gleichung (8), wobei bei i=1, ..., 14 di=+1 oder -1 ist, könnte man den Inhalt des programmierbaren Logik-Arrays 78 bestimmen Bei folgender Adresse beispielsweise
Die aufeinanderfolgenden Ausgänge für die Analog-Digital-Analog-Schaltung 14 sind allesamt 0, wodurch der Zähler 44 zum Dekrementieren gezwungen wird. Das Einsetzen von d&sub1;&sub4;,... d&sub1; = -1 in Gleichung (8) ergibt: y&sub1;(n) = 64x(n) + 448 (9)
Somit würde bei dem in Fig. 2 dargestellten bevorzugten Ausführungsbeispiel das programmierbare Logik-Array 78 bei einer Eingangsadresse von 0 ... 0 einen Ausgangswert von +448 ergeben. Dieses Ergebnis zeigt, daß y&sub1;(n) die Summe von x(n), dem gegenwärtigen Abtastwert (der über den Multiplexer 74 dem Schieberegister R0 zugeführt wird), plus der Summe aller vorherigen 14 Abtastwerte ist.
Bevorzugt wird der Ausgang der Digitaleingangsschaltung 66 durch 8 dividiert. Folglich schließt sich an jeden achten Takt des Schieberegisters 76, das die Adresse des programmierbaren Logik-Arrays 78 hält, ein Laden des Zählers 44 in das Schieberegister R0 über den Multiplexer 74 an, wobei dem niederwertigsten Ende des Ausgangs der Analog-Digital-Analog-Schaltung 14 sechs Nullen hinzuaddiert werden, um 64 Mal x(n) (den ersten Term von Gleichung (8)) zu erzeugen. Die übrigen Terme von Gleichung (8) werden von dem programmierbaren Logik-Array 78 berechnet und gleichzeitig mit dem Laden des Schieberegisters R0 in das Register R1B geladen.
Die Terme von Gleichung (8) werden unter Verwendung des seriellen Bitaddierers SA1 in der ersten Digitalzellenschaltung 68 addiert, um den Wert von H1D(z) zu bestimmen.
Die Zeitdomänen-Implementierung von H2D(z) ist wie folgt:
y&sub2;(n) = y&sub1;(n) + 2y&sub1;(n-1) + y&sub1;(n-2) (10)
In der Zeitdomäne ist H1D(z) ein Eingang, der bei der Berechnung von H2D(z) verwendet wird. Daher ist der Zeitdomänenausgang y&sub2;(n) effektiv das Zeitdomänenergebnis der gesamten Übertragungsfunktion HD(z).
Die zweiten Digitalzellenschaltungen 70,72 führen eine weitere Dezimierung von ÷2 aus, um bei der Abtastrate von 16 eine Gesamtreduzierung zu bewirken. Der nächste folgende Ausdruck von H2D(z) ist:
y&sub2;(n+1) = y&sub1;(n+2) + 2y&sub1;(n+1) + y&sub1;(n) (11)
Ein Vergleich der Gleichungen (10) und (11) zeigt deutlich, daß aufeinanderfolgende Abtastwerte (d.h. Eingangswerte für H2D(z)) in jedem Taktzyklus um zwei Stellen aufwärts verschoben werden, um die Dezimierung um einen Faktor von ÷2 zu erzeugen.
Die erste Digitalzellenschaltung 68, die zweite Digitalzellenschaltung 70 und die zweite Digitalzellenschaltung 72 implementieren die HD(z)-Übertragungsfunktion gemäß der Darstellung von Fig. 3.
In Fig. 3 sind Spalteneinteilungen einer Matrix mit T&sub0;, T&sub1;, T&sub2;, ... bezeichnet, um aufeinanderfolgende Zeitperioden anzugeben, die jeweils acht Taktimpulse dauern. Die Zeileneinteilungen repräsentieren die verschiedenen Register R0, R1A, R1B, R2, R3 und R4 sowie ihre zugehörigen seriellen Addierer SA1, SA2 und SA3 innerhalb der Dezimierungs-Interpolations-Schaltung 18.
Demnach repräsentiert jedes Kästchen in der Matrix von Fig. 3 die Funktion(en), die von einem bestimmten Register und einem bestimmten seriellen Addierer während einer bestimmten Zeitperiode durchgeführt werden.
Wie in Fig. 3 dargestellt, wird während der Zeitperiode T&sub0;-T&sub1; die Größe 64x(n) in das Register R0 geladen. Außerdem werden die erste Digitalzellenschaltung 68, die zweite Digitalzellenschaltung 70 und die zweite Digitalzellenschaltung 72 getriggert; der Ausgang des program mierbaren Logik-Arrays 78 wird in das Register R1B geladen und die Inhalte des Registers R0 und des Registers R1B werden addiert, um die Größe y&sub1;(n) zu ergeben. Ferner wird während der Zeitperiode T&sub0;-T&sub1; die Größe y&sub1;(n) mittels des Ein-Bit-Addierers SA2 mit dem Inhalt des Registers R2 addiert, damit sich die Größe y&sub1;(n) + 2y&sub1;(n-1) ergibt, wobei eine Skalierfunktion verwendet wird, die durch geeignete Zeitsteuerung zur Verfügung gestellt wird. Ferner wird in der Zeitperiode T&sub0;-T&sub1; die Größe y&sub1;(n) + 2y&sub1;(n-1) zu der zweiten Digitalzellenschaltung 72 verschoben und mit dem dann gegebenen Inhalt des Registers R3 kombiniert, wobei der Ein-Bit- Addierer SA3 verwendet wird, um das Ergebnis y&sub1;(n) + 2y&sub1;(n-1) + y&sub1;(n-2) zu ergeben. Die Größe y&sub1;(n) bleibt im Register R2. Schließlich wird in der Periode T&sub0;-T&sub1; die Größe y&sub1;(n) + 2y&sub1;(n-1) + y&sub1;(n-2) in skaliertem Format in das Register R4 in der Ausgangsschaltung 92 verschoben, d.h. ÷56.
Während der zweiten Periode von acht Taktimpulsen, T&sub1;- T&sub2;, wird die Größe 64x(n) wieder in das Register RD geladen, die erste Digitalzellenschaltung 68 wird getriggert und ihr Ausgang wird in das Register R2 geladen, und der Inhalt des Registers R2 wird in das Register R3 geladen. Der Inhalt des programmierbaren Logik- Arrays 78 wird in das Register R1B geladen, und die Größe y&sub1;(n+1) wird von dem seriellen Bitaddierer SA1 berechnet, wobei die Inhalte des Registers RD und des Registers R1B kombiniert werden. Daher enthält das Register R2 nun y&sub1;(n+1) und das Register R3 enthält nun y&sub1;(n).
Während der dritten Periode von acht Taktimpulsen, T&sub2;- T&sub3;, werden die erste Digitalzellenschaltung 68, die zweite Digitalzellenschaltung 70 und die zweite Digitalzellenschaltung 72 getriggert, und der Ausgang des programmierbaren Logik-Arrays 78 wird mit der 64x(n) -Information, die gleichzeitig in das Register RD geladen wird, kombiniert, um die Größe y&sub1;(n+2) zu erzeugen. Der serielle Addierer SA2 berechnet die Größe - y&sub1;(n+2) + 2y&sub1;(n+1) und hält die Größe y&sub1;(n+2) gespeichert. Der serielle Addierer SA3 berechnet die Größe y&sub1;(n+2) + 2y&sub1;(n+1) + y&sub1;(n). Der Ausgang des seriellen Addierers wird dann in das Register R4 geladen, und der Ausgang, der zuvor während der Zeitperiode T&sub0;-T&sub1; in das Register R4 geladen wurde, wird über Leitung 22 zu dem Eingangsbus 24a übertragen.
Somit wurde während der Zeitperiode T&sub0;-T&sub1; ein erster Wert von H2D(z) in Form von Gleichung (10) in das Register R4 geladen, d.h. y&sub1;(n) + 2y&sub1;(n-1) + y&sub1;(n-2). Während der Zeitperiode T&sub2;-T&sub3; wird der nächstfolgende Ausdruck von H2D(z) in Form von Gleichung (11) in das Register R4 geladen, d.h. y&sub1;(n+2) + 2y&sub1;(n+1) + y&sub1;(n), und der erste Wert von H2D(z) wird durch den Multiplexer 94 der Ausgangsschaltung 92 über Leitung 22 zu dem Eingangsbus 24a getaktet.
Die Dezimierungs-Interpolations-Schaltung 18 ist ferner durch entsprechende Taktungssteuerung auch zur Interpolation von von dem Ausgangsbus 24b empfangenen Digitalsignalen konfigurierbar. Die Interpolation wird vorzugsweise unter Verwendung einer Vier-Stufen-Struktur mit einer Übertragungsfunktion in folgender Form durchgeführt:
1/256 (1+z&supmin;1)² (1+z-²)² (1+z-&sup4;)² (1+z&supmin;&sup8;)² = H&sub1; (z) (12)
Gleichung (12) kann als vier kaskadierte Blöcke der Form Hji(z) realisiert werden, wobei:
HI(z) = [H1I(z) * H2I(z) * H3I(z) * (z)]
wobei H&sub1;&sub1;(z) = 1/4 (1 + 2z&supmin;¹ + z&supmin;²),
H2I(z) = 1/4 (1 + 2z&supmin;² + z&sup4;), usw. (13)
für jeden Term in Gleichung (12).
Bei einer Abtastrate von 16 KHz am Eingang des Multiplexers 74 beispielsweise beträgt die Ausgangsfrequenz des interpolierten Digitalsignals 256 KHz (d.h. x 16).
Beim Interpolieren mit einem Faktor 2, wobei die Übertragungsfunktion von Gleichung (13) verwendet wird, werden in die Zeitdomänenimplementierung zwischen aufeinanderfolgende Abtastwerte Nullen eingefügt, so daß der Ausgang beim Doppelten der Eingangsrate liegt.
-Die Zeitdomänenimplementierung dieser Interpolation wird durch folgendes repräsentiert:
y&sub1;(n) = 1/4 [x(n) + 2x(n-1) + x(n-2)] (14)
wobei die Abtastwerte abwechselnd Null sind, so daß die Abtastwerte x(n-2), x(n-1), x(n) zu
x(n-2), 0, x(n-1),0, x(n), 0, x(n+1) (15)
werden.
Daher wird der Vier-Stufen-Interpolator implementiert als:
So ist, der Anschaulichkeit halber, I&sub1;&sub0;(n-1) in der ersten (I&sub1;) Stufe:
I&sub1;&sub0;(n-1) = 1/2 [x(n-1) + 0 + x(n-2)] (16)
und:
I&sub1;&sub1;(n-1) = 1/2 [0 + 2x(n-1) + 0] (17)
Der Skalierfaktor ist auf einhalb eingestellt worden, um einen Ausgleich für die eingefügten Nullen zu schaffen.
Im folgenden werden die Interpolationsfaktorimplementierungsfunktionen der Deutlichkeit halber in der Form: terpolatorstufe (a = 1,2,3,4) und "bbbb..." für aufeinanderfolgende Interpolationsfaktoren steht.
Durch die oben beschriebene Null-Einfügeoperation erzeugt so jede Interpolatorstufe (I&sub1;, I&sub2;, I&sub3;, I&sub4;) zwei Zeitdomänenimplementierungen für jeden Eingang. Somit erzeugt die Interpolatorstufe I&sub4; sechzehn Zeitdomäneninterpolationsfaktoren.
Die Interpolatorstufe I&sub1; erzeugt beispielsweise:.
I&sub1;&sub0;(n) = 1/2 [x(n) + x(n-1)]; und (18)
I&sub1;&sub1;(n) = 1/2 [2x(n)] (19)
Somit gibt bei einer Stufe des Interpolators, an der beispielsweise der Abtastwert x(n+1) ankommt, der Block I&sub1; zweimal aus, bevor x(n+1) ankommt, wobei die beiden Ausgänge in der Form der Gleichungen (18) und (19) vorliegen.
Dann kann die gesamte Interpolationskette für einen Eingangsabtastwert x(n) erzeugt werden, um 16 Ausgangsabtastwerte zu erzeugen, wie im folgenden dargestellt: wobei
Die Dezimierungs-Interpolations-Schaltung 18 führt die Interpolation gemäß der Darstellung von Fig. 4 aus. Vor der Ankunft eines Abtastwertes x(n) befindet sich der vorherige Abtastwert x(n-1) in den Schieberegistern R1A, R1B, R2 und R3. Diese Situation tritt direkt infolge des Rechenschemas ein, und im Anschluß an die Erzeugung von 16 Ausgängen aus einem Eingangsabtastwert x(n) wird der Abtastwert x(n) in den Schieberegistern R1A, R1B, R2 und R3 gehalten.
Diese Situation vereinfacht die Struktur der Dezimierungs-Interpolations-Schaltung 18, da, wie sich durch Überprüfung bestatigen läßt, I&sub1;&sub1;(n-1) = x(n-1) ist und zur Berechnung von I&sub1;&sub0;(n) erforderlich ist. Ebenso benötigt
I&sub2;&sub0;&sub0;(n) I&sub1;&sub1;(n-1) zur Berechnung; und
I&sub3;&sub0;&sub0;&sub0;(n) benötigt I&sub2;&sub1;&sub1;(n-1), d.h. I&sub1;&sub1;(n-1); und
I&sub4;&sub0;&sub0;&sub0;(n) benötigt I&sub3;&sub1;&sub1;&sub1;(n-1), d.h. I&sub2;&sub1;&sub1;(n-1) d.h. I&sub1;&sub1;(n-1).
In Fig. 4 sind die Spalteneinteilungen der Matrix oben auf der Natrix mit den Zeitperioden 1-16 und 1 bezeichnet, wobei der erste Taktimpuls im nächsten Zyklus angegeben wird. Jede Periode dauert einen Taktimpuls lang. Die Zeileneinteilungen repräsentieren die verschiedenen Register R0, R1A, R1B, R2, R3 und R4 mit den zugehörigen seriellen Addierern SA1, SA2 und SA3 in der Dezimierungs-Interpolations-Schaltung 18.
Demnach repräsentiert jedes Kästchen in der Matrix von Fig. 4 die Funktion(en), die von einem bestimmten Register und einem bestimmten seriellen Addierer während einer bestimmten Zeitperiode durchgeführt werden.
In Fig.4 wird während der Periode 1 der Abtastwert x(n) von dem Ausgangsbus 24b über Leitung 26 und Multiplexer 74 in das Register RD geladen, der Inhalt des Registers R1A (Abtastwert x(n-1)) und der Inhalt des Registers R0 (Abtastwert x(n)) werden in dem seriellen Addierer SA1 addiert, und das Ergebnis dieser Addition, I&sub1;&sub0;, wird in das Register RD verschoben. x(n), welches I&sub1;&sub1; ist, wird wieder in das Register R1A eingeschrieben.
Somit befindet sich zu diesem Zeitpunkt in dem Register R1A der Abtastwert x(n), der auch der Interpolationsfaktor I&sub1;&sub1;(n) ist. Der zur Berechnung bestimmter Interpolationsfaktoren (wie beispielsweise I&sub1;&sub0; (n), I&sub2;&sub0;&sub0; (n) usw.) erforderliche "Einhalb"-Faktor wird von der Taktungssteuerung geliefert. Das heißt, wenn für die Berechnung eines Interpolationsfaktors ein "Einhalb"-Faktor erforderlich ist, werden die Elemente dieser Rechnung je nach Erfordernis kombiniert und in einem Register gespeichert. Dann werden die Elemente um eine Stelle nach rechts verschoben (d.h. ÷2), bevor die Berechnung dieses betreffenden Interpolationsfaktors abgeschlossen wird. Auf diese Weise geht das niederwertigste Addiererausgangsbit verloren, und das zweitniederwertigste Ausgangsbit wird zum niederwertigsten Ausgangsbit, d.h. ÷2.
Fig. 4 zeigt eine Symmetrie, die sich jedoch nicht auf den Betrieb des Addierers SA1 ausdehnt. Es findet ein Berechnungspipelining statt, um zu gewährleisten, daß die von dem Addierer SA1 auszuführende nächste erforderliche Berechnung in Periode 2 auftritt. Dies führt dazu, daß der erste Interpolationsfaktor (I&sub4;&sub0;&sub0;&sub0;&sub0;) in Periode 2 in das Register R4 verschoben wird. Würde in Periode 1 der Addierer SA1 verwendet, um die zur Erzeugung von I&sub4;&sub0;&sub0;&sub0;&sub0; in Periode 1 notwendigen Berechnungen durchzuführen, müßte der Addierer SA1 mit einer höheren Frequenz als 10 MHz arbeiten.
Durch das Pipelining der Berechnungen gemäß Fig. 4 wird der letzte Interpolationsfaktor (I&sub4;&sub1;&sub1;&sub1;&sub1;(n-1)) für den vorhergehenden Zyklus, bei dem keine Berechnungen von dem Addierer SA1 durchgeführt werden müssen, während der Periode 1 in das Register R4 verschoben.
Somit kann der Addierer SA1 mit derselben Schnelligkeit wie die Addierer SA2 und SA3 betrieben werden, wobei sich vorzugsweise eine Interpolatorausgangsperiode von ungefähr 3,9 µsec ergibt.
Weiterhin wird in Fig. 4 während der Zeitperiode 2 der Inhalt des Registers R1B (I&sub1;&sub1;(n-1)) mit dem Inhalt des Registers RD (I&sub1;&sub0;) addiert, entsprechend skaliert, um den Interpolationsfaktor I&sub2;&sub0;&sub0; zu berechnen, und I&sub2;&sub0;&sub0; wird in das Register R2 verschoben. Ferner wird während der Zeitperiode 2 der Inhalt des Registers R2 (1&sub2;&sub1;&sub1;(n-1) = I&sub1;&sub1;(n-1)) von dem Addierer SA2 mit I&sub2;&sub0;&sub0; kombiniert, um I&sub3;&sub0;&sub0;&sub0; zu erzeugen, und dieses Ergebnis wird zu dem Regi ster R3 verschoben. Der Addierer SA3 kombiniert I&sub3;&sub0;&sub0;&sub0; mit dem Inhalt des Registers R3 (I&sub3;&sub1;&sub1;&sub1;(n-1) = I&sub1;&sub1;(n-1), der seit dem vorherigen Rechenzyklus in dem Register R3 geblieben ist), um I&sub4;&sub0;&sub0;&sub0;&sub0; zu berechnen, und I&sub4;&sub0;&sub0;&sub0;&sub0; wird e während der Periode 2 zu dem Register R4 verschoben.
Während der Periode 2 wird I&sub1;&sub0;/I&sub2;&sub0;&sub1; wieder in das Register R1B eingeschrieben, I&sub2;&sub0;&sub0;/I&sub3;&sub0;&sub0;&sub1; wird wieder in das Register R2 eingeschrieben, und I&sub3;&sub0;&sub0;&sub0;/I&sub4;&sub0;&sub0;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Zeitperiode 3 in Fig. 4 speichert das Register R1Aweiter den Abtastwert x(n) (auch I&sub1;&sub1;), das Register R1B speichert I&sub1;&sub0;/I&sub2;&sub0;&sub1;, das Register R2 speichert I&sub2;&sub0;&sub0;/I&sub3;&sub0;&sub0;&sub1;, das Register R3 schreibt I&sub4;&sub0;&sub0;&sub0;&sub1; (das auch I&sub3;&sub0;&sub0;&sub0; ist) in das Register R4 ein, und I&sub3;&sub0;&sub0;&sub0;/I&sub4;&sub0;&sub0;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Zeitperiode 4 in Fig. 4 hält das Register R1A I&sub1;&sub1; weiterhin gespeichert. Der Addierer SA3 kombiniert I&sub3;&sub0;&sub0;&sub1; aus dem Register R2 mit I&sub3;&sub0;&sub0;&sub0; aus dem Register R3, um I&sub4;&sub0;&sub0;&sub1;&sub0; zu berechnen, wobei, wie zuvor beschrieben, eine entsprechende Skalierung durch Verschieben nach rechts erfolgt. I&sub3;&sub0;&sub0;&sub1;/I&sub4;&sub0;&sub0;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben, und I&sub2;&sub0;&sub0; wird wieder in das Register R2 eingeschrieben.
Während der Zeitperiode 5 in Fig. 4 speichert das Register R1A weiter I&sub1;&sub1;, das Register R3 verschiebt I&sub3;&sub0;&sub0;&sub1;/I&sub4;&sub0;&sub0;&sub1;&sub1; zum Register R4, und I&sub3;&sub0;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der in Fig. 4 dargestellten sechsten Zeitperiode wird der Interpolationsfaktor I&sub1;&sub0;/I&sub2;&sub0;&sub1; zu dem Schieberegister RD verschoben, damit der Faktor I&sub1;&sub0; für die anschließende Berechnung von 1210 (später, in Zeitperiode 10) zur Verfügung steht. Ferner wird in Zeitperiode 6 von dem Addierer SA2 der dann gegebene Inhalt des Registers R&sub2; (I&sub2;&sub0;&sub0;) mit dem Ausgang der ersten Digitalzellenschaltung 68 (I&sub2;&sub0;&sub1; getaktet vom Schieberegister R1B) kombiniert, um I&sub3;&sub0;&sub1;&sub0; zu erzeugen. I&sub3;&sub0;&sub1;&sub0; wird von dem seriellen Addierer SA3 mit dem dann gegebenen Inhalt des Registers R3 kombiniert (I&sub3;&sub0;&sub0;&sub1;/I&sub4;&sub0;&sub0;&sub1;&sub1;), um I&sub4;&sub0;&sub1;&sub0;&sub0; zu ergeben. I&sub3;&sub0;&sub1;&sub0;/I&sub2;&sub0;&sub1; wird wieder in das Register R2 eingeschrieben, und I&sub3;&sub0;&sub1;&sub0;/I&sub4;&sub0;&sub1;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Zeitperiode 7 wird I&sub4;&sub0;&sub1;&sub0;&sub1; aus dem Register R3 in das Register R4 geschrieben und auch wieder in das Register R3 eingeschrieben.
In der Zeitperiode 8 kombiniert der serielle Addierer SA3 I&sub3;&sub0;&sub1;&sub1; aus dem Register R2 mit dem dann bestehenden Inhalt des Registers R&sub3; (I&sub3;&sub0;&sub1;&sub0;), um I&sub4;&sub0;&sub1;&sub1;&sub0; zu erzeugen. Ferner wird während der Periode 8 I&sub2;&sub0;&sub1;/I&sub3;&sub0;&sub1;&sub1; wieder in das Register R2 eingeschrieben, I&sub3;&sub0;&sub1;&sub1;/I&sub4;&sub0;&sub1;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben, und I&sub4;&sub0;&sub1;&sub1;&sub0; wird wieder in das Register R4 eingeschrieben.
In der Zeitperiode 9 wird I&sub4;&sub0;&sub1;&sub1;&sub1; in das Register R4 eingeschrieben und zur späteren Verwendung wieder in das Register R3 eingeschrieben.
In der Zeitperiode 10 wird der während der Zeitperiode 6 in das Register RD eingeschriebene Inhalt des Registers RD (I&sub1;&sub0;) von dem Addierer SA1 mit dem Inhalt des Registers R1A (I&sub1;&sub1;) kombiniert, um I&sub2;&sub1;&sub0; zu erzeugen, das wiederum von dem Addierer SA2 mit dem dann gegebenen Inhalt des Registers R2 (I&sub2;&sub0;&sub1;) kombiniert wird, um I&sub3;&sub1;&sub0;&sub0; zu erzeugen. I&sub1;&sub1; wird wieder in das Register R1A eingeschrieben. I&sub3;&sub1;&sub0;&sub0; wird von dem Addierer SA3 mit dem dann gegebenen Inhalt des Registers R3 (I&sub3;&sub0;&sub1;&sub1;) kombiniert, um zu erzeugen, und I&sub4;&sub1;&sub0;&sub0;&sub0; wird in das Register R4 eingeschrieben. Ferner wird während der Periode 10 I&sub3;&sub1;&sub0;&sub0;/I&sub4;&sub1;&sub0;&sub0;&sub1; wieder in das Register R3 eingeschrieben, und I&sub2;&sub1;&sub0;/I&sub3;&sub1;&sub0;&sub1; wird wieder in das Register R2 eingeschrieben.
Während der Periode 11 wird I&sub1;&sub1; aus dem Register R1A in das Register RD eingeschrieben und auch erneut in das Register R1A eingeschrieben. Ferner wird während der Periode 11 I&sub4;&sub1;&sub0;&sub0;&sub1; in das Register 4 eingeschrieben, und I&sub3;&sub1;&sub0;&sub0;/I&sub4;&sub1;&sub0;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
In der Zeitperiode 12 wird der Inhalt des Registers RD (1ii) zur späteren Verwendung während des nächsten Durchgangs in das Register R1B eingeschrieben. Der Addierer SA3 kombiniert I&sub3;&sub1;&sub0;&sub1; mit dem dann gegebenen Inhalt des Registers R3 (I&sub3;&sub1;&sub0;&sub0;), um I&sub4;&sub1;&sub0;&sub1;&sub0; zu erzeugen. Ferner wird während der Periode 12 I&sub2;&sub1;&sub0;/I&sub3;&sub1;&sub0;&sub1; wieder in das Register R2 eingeschrieben, I&sub3;&sub1;&sub0;&sub1;/I&sub4;&sub1;&sub0;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben, und I&sub4;&sub1;&sub0;&sub1;&sub0; wird in das Register R4 eingeschrieben.
Während der Periode 13 wird I&sub4;&sub1;&sub0;&sub1;&sub1; in das Register R4 eingeschrieben; und I&sub3;&sub1;&sub0;&sub1;/I&sub4;&sub1;&sub0;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Periode 14 empfängt der Addierer SA2 I&sub1;&sub1;/I&sub2;&sub1;&sub1; von dem Register R1A und kombiniert I&sub2;&sub1;&sub1; mit dem dann gegebenen Inhalt des Registers R2 (I&sub2;&sub1;&sub0;), um I&sub3;&sub1;&sub1;&sub0; zu erzeugen. Der Addierer SA3 empfängt I&sub3;&sub1;&sub1;&sub0; aus dem Register R2 und kombiniert I&sub3;&sub1;&sub1;&sub0; mit dem dann bestehenden Inhalt des Registers R3 (I&sub3;&sub1;&sub0;&sub1;), um I&sub4;&sub1;&sub1;&sub0;&sub0; zu erzeugen, und schreibt I&sub4;&sub1;&sub1;&sub0;&sub0; in das Register R4 ein. Ferner wird während der Periode 14 I&sub1;&sub1; wieder in das Register R1A eingeschrieben, I&sub2;&sub1;&sub1;/I&sub3;&sub1;&sub1;&sub1; wird wieder in das Register R2 eingeschrieben, und I&sub3;&sub1;&sub1;&sub0;/I&sub4;&sub1;&sub1;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Zeitperiode 15 wird I&sub4;&sub1;&sub1;&sub0;&sub1; in das Register R4 geschrieben; und I&sub3;&sub1;&sub1;&sub0;/I&sub4;&sub1;&sub1;&sub0;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Periode 16 empfängt der Addierer SA3 I&sub2;&sub1;&sub1;/I&sub3;&sub1;&sub1;&sub1; von dem Register R2 und kombiniert I&sub2;&sub1;&sub1;/I&sub3;&sub1;&sub1;&sub1; mit dem dann gegebenen Inhalt des Registers R3 (I&sub3;&sub1;&sub1;&sub0;), um I&sub4;&sub1;&sub1;&sub1;&sub0; zu erzeugen, und schreibt I&sub4;&sub1;&sub1;&sub1;&sub0; in das Register R4 ein. Ferner wird während der Periode 16 I&sub2;&sub1;&sub1;/I&sub3;&sub1;&sub1;&sub1; wieder in das Register R2 eingeschrieben, und I&sub3;&sub1;&sub1;&sub1;/I&sub4;&sub1;&sub1;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben.
Während der Zeitperiode 1 des nächsten (x(n+1)) Zyklus wird I&sub4;&sub1;&sub1;&sub1;&sub1; in das Register R4 eingeschrieben, und I&sub3;&sub1;&sub1;&sub1;/I&sub4;&sub1;&sub1;&sub1;&sub1; wird wieder in das Register R3 eingeschrieben. Gleichzeitig empfängt das Register RD den nächsten Abtastwert, x(n+1), zur Interpolation.
Folglich enthalten die Register R1A, R1B, R2 und R3 nun alle x(n), verfügbar für Berechnungen während des näch sten Durchlaufes, wenn der Abtastwert x(n+1) im anschließenden Zyklus interpoliert wird.
Ferner sind die sechzehn Interpolationsabtastwerte aus dem einen ursprünglichen Abtastwert x(n) erzeugt und an das Register R4 weitergegeben worden, von dem aus sie durch den Multiplexer 94 über Leitung 28 zu der Analog- Digital-Analog-Vorrichtung 14 getaktet werden können, um, wie zuvor beschrieben, in ein ausgehendes Analogsignal umgewandelt zu werden.
Fig. 5 zeigt ein schematisches Blockschaltbild, das die modulare Konstruktion des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung zeigt. In Fig. 5 sendet eine analoge Vorrichtung 12 eingehende Analogsignale über eine Leitung 16 zu einer Analog-Digital-Schaltung 14. Die Analog-Digital-Analog-Schaltung 14 leitet die eingehenden Digitalsignale über Leitung 20 an eine Dezimierungs-Interpolations-Schaltung 18 weiter.
Die Dezimierungs-Interpolations-Schaltung 18 weist ein Dezimator-Interpolator-Modul 19 auf. Weitere Dezimator- Interpolator-Module können hinzugefügt werden, um, falls erwünscht, eine weitere Dezimierung oder Interpolation durchzuführen; solche zusätzlichen optionalen Dezimator- Interpolator-Module sind in Fig. 5 durch die gestrichelte Darstellung für das Dezimator-Interpolator-Modul 19a repräsentiert. Das Dezimator-Interpolator-Modul 19 weist eine digitale Eingangsschaltung 66, eine erste Digitalzellenschaltung 68 und zweite Digitalzellenschaltungen 70, 72, 73 auf. Innerhalb eines gegebenen Dezimator-Interpolator-Moduls können zweite Digitalzellenschaltungen hinzugefügt werden, um, falls erwünscht, höhere Grade der Dezimierung oder Interpolation zu bewirken, wie durch die zweiten Digitalzellenschaltungen 72 und 73 angezeigt. Weitere Dezimator-Interpolator- Module 19a enthalten notwendigerweise zweite Digitalzellenschaltungen 70a und 72a; die Anzahl der zweiten Digitalzellenschaltungen 70a, 72a muß bei den verschiedenen Dezimator-Interpolator-Modulen 19, 19a nicht identisch sein.
Die letzte der zweiten Digitalzellenschaltungen 73 in dem Dezimator-Interpolator-Modul 19 liefert einen Eingang für die zweite Digitalzellenschaltung 70a eines folgenden Dezimator-Interpolator-Moduls 19a.
Die letzte zweite Digitalzellenschaltung 72a des letzten Dezimator-Interpolator-Moduls 19a liefert Ausgänge zu der Ausgangsschaltung 92, von der dezimierte eingehende Digitalsignale über Leitung 22 zu der digitalen Vorrichtung 24 geleitet werden und und interpolierte Digitalsignale über Leitung 28 zu der Analog-Digital-Analog- Schaltung 14 geleitet werden.
Es sei darauf hingewiesen, daß die detaillierten Zeichnungen und gegebenen spezifischen Beispiele zwar bevorzugte Ausführungsbeispiele der Erfindung beschreiben, diese jedoch nur der Veranschaulichung dienen, das erfindungsgemäße Gerät nicht auf die offenbarten genauen Details und Bedingungen beschränkt ist, und daß verschiedene Veränderungen daran vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen, der durch die folgenden Ansprüche definiert ist.

Claims

1. Gerät zur Verwendung mit einer Analog-Digital-Analog- Wandlervorrichtung (14) zum Herstellen der Verbindung zwischen einer analogen Vorrichtung (12) und einer digitalen Vorrichtung (24), wobei das Gerat eine Digitalsignalprozessoreinrichtung aufweist, mit:

- einer Dezimator-Interpolator-Einrichtung (18) zum Dezimieren eingehender Digitalsignale, die von der Analog-Digital-Analog-Wandlervorrichtung (14) geliefert werden, und zum Liefern dezimierter eingehender Digitalsignale, welche die in die digitale Vorrichtung (24) eingehenden Signale repräsentieren, und zum Interpolieren ausgehender, von der digitalen Vorrichtung gelieferter Digitalsignale und zum Liefern interpolierter Digitalsignale an die Analog-Digital-Analog-Wandlervorrichtung (14); wobei die Dezimator-Interpolator-Einrichtung (18) aufweist:

- ein Modul, das eine digitale Eingangsschaltung (66), eine erste Digitalzellenschaltung (68) und wenigstens eine zweite Digitalzellenschaltung (70, 72, 73) aufweist, wobei die Dezimator-Interpolator-Einrichtung ferner eine Ausgangseinrichtung (92) zum Liefern digitaler Ausgangssignale aufweist,

- wobei die wenigstens eine zweite Digitalzellenschaltung (70, 72, 73) seriell angeordnet ist, wodurch jede der wenigstens einen zweiten Digitalzellenschaltungen nach einer ersten (70) der wenigstens einen zweiten Digitalzellenschaltungen an ihrem jeweiligen Eingang das Ausgangssignal der vorhergehenden der wenigstens einen zweiten Digitalzellenschaltungen empfängt;

- wobei die digitale Eingangsschaltung (66) selektiv das von der Analog-Digital-Analog-Wandlervorrichtung (14) eingehende Eingangssignal empfängt und ein getaktetes Eingangssignal an die erste Digitalzellenschaltung (68) erzeugt, oder das von der digitalen Vorrichtung (24) ausgehende Signal empfängt und ein getaktetes Ausgangssignal an die erste Digitalzellenschaltung (68) erzeugt;

- wobei die erste Digitalzellenschaltung (68) selektiv ein dezimiertes Erst-Iterations- Digitalsignal an die wenigstens eine zweite Digitalzellenschaltung in Reaktion auf den Empfang des getakteten digitalen Eingangssignals oder ein interpoliertes Erst-Iterations-Digitalsignal an die wenigstens eine zweite Digitalzellenschaltung in Reaktion auf den Empfang des getakteten Ausgangssignals erzeugt;

- wobei die erste (70) der wenigstens einen zweiten Digitalzellenschaltungen selektiv ein dezimiertes Zweit-Iterations-Digitalsignal in Reaktion auf den Empfang des dezimierten Erst-Iterations-Digitalsignals oder ein interpoliertes Zweit-Iterations-Digitalsignal in Reaktion auf den Empfang des interpolierten Erst-Iterations- Digitalsignals erzeugt;

- wobei die letzte (73) der wenigstens einen zweiten Digitalzellenschaltungen zum Liefern ihres jeweiligen Ausgangssignals an die Ausgangseinrichtung (92) verbunden ist;

- wobei die Ausgangseinrichtung (92) selektiv das interpolierte Digitalsignal an die Analog-Digital-Analog- Wandlervorrichtung (14) oder das dezimierte Eingangsdigitalsignal an die digitale Vorrichtung (24) liefert.

2. Gerät nach Anspruch 1, bei dem die digitale Eingangsschaltung (66) ein Schieberegister oder eine programmierbare Logikeinrichtung zum Erzeugen des getakteten Eingangssignals aufweist.

3. Gerät nach Anspruch 1 oder Anspruch 2, bei dem die Dezimator- Interpolator-Einrichtung ferner wenigstens ein zweites Dezimator- Interpolator-Modul (19a) aufweist;

- wobei jedes der wenigstens einen zweiten Dezimator- Interpolator-Module wenigsten eine sekundäre Digitalzellenschaltung (70a, 72a) aufweist;

- wobei das wenigstens eine der zweiten Dezimator-Interpolator-Module (19a) seriell angeordnet ist, wobei ein erstes der wenigstens einen zweiten Dezimator-Interpolator-Module als sein Eingangssignal die Ausgangssignale des ersten Dezimator-Interpolator-Moduls (19) empfängt, und wobei jedes der wenigstens einen zweiten Dezimator-Interpolator-Module nach dem ersten der wenigstens einen zweiten Dezimätor-Interpolator-Module als jeweihges Eingangssignal das Ausgangssignal des nächstletzten der wenigstens einen zweiten Dezimator-Interpolator- Module empfängt;

- wobei die Produkte des letzten der wenigstens einen zweiten Dezimator-Interpolator-Module mit der Ausgangseinrichtung (92) verbunden ist.

4. Gerät nach Anspruch 3, bei dem die wenigstens eine sekundäre Digitalzellenschaltung (70a, 72a) im wesentlichen gleich der wenigstens einen zweiten Digitalzellenschaltung ist.

5. Gerät nach einem der vorhergehenden Ansprüche, bei dem die wenigstens eine zweite Digitalzellenschaltung (70, 72, 73) aus zwei zweiten Digitalzellenschaltungen besteht.

6. Gerät nach einem der vorhergehenden Ansprüche, bei dem zusätzliche Module der mehreren Module (19, 19a) der genannten Gruppe hinzugefügt werden können, um selektiv die Iterationen der Dezimierung oder die Iterationen der Interpolierung zu erhöhen.

7. Gerät nach Anspruch 6, bei dem das Hinzufügen der zusätzlichen Module sowohl die Iterationen der Dezimierung, als auch die Iterationen der Interpolierung erhöhen kann.