DE68909453T2

DE68909453T2 - Frequenzbestimmung.

Info

Publication number: DE68909453T2
Application number: DE89302365T
Authority: DE
Inventors: Naotaka C O Patents Divis Ando
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-03-14
Filing date: 1989-03-10
Publication date: 1994-03-31
Anticipated expiration: 2009-03-11
Also published as: KR890015607A; EP0333382B1; DE68909453D1; CA1313221C; JPH01232393A; EP0333382A1; KR0120742B1; US4922343A

Description

Die Erfindung betrifft Frequenzerfassung und insbesondere Vorrichtungen und Verfahren zur Frequenzerfassung.
Computer mit verschiedenen Funktionen sind jüngst entwickelt und weitverbreitet genutzt worden, aber Zeilensynchronisationssignale von Videosignalen, die von diesen Computern geliefert werden, wurden bisher noch nicht standardisiert. Da her ist eine Abtastwandlervorrichtung notwendig, um die verschiedenen Videoeingangssignale mit verschiedenen Zeilenfrequenzen mit einem einzigen Überwachungsgerät zu überprüfen oder überwachen. Die Anmelder haben vorher eine Abtastwandlervorrichtung vorgeschlagen, die in einer wie in Fig. 1 der beiliegenden Zeichnungen gezeigten Überwachungseinrichtung verwendet werden kann. Diese vorher vorgeschlagene Abtastwandlervorrichtung ist in der japanischen Patentanmeldung Nr. 61-250592 beschrieben und am 10. Mai 1988 als JP-A-63104585 und am 16. Mai 1989 als US-A-4,831,441 veröffentlicht.
Fig. 1 illustriert in schematischer Form eine Überwachungseinrichtung, die einen Fernsehempfänger 1, einen Personalcomputer 2 hoher Dichte und einen anderen Computer 3 umfaßt. Der Fernsehempfänger 1 erzeugt ein Videosignal mit einer Zeilenfrequenz fH1, welche zu 15,75 kHz gewählt wird, der Personal- Computer 2 erzeugt ein Videosignal mit einer Zeilenfrequenz fH2, welche zu 24 kHz gewählt wird, und der Computer 3 erzeugt ein Videosignal mit einer Zeilenfrequenz fH3, welche zu 27,15 kHz gewählt wird. Diese Videosignale werden einer Abtastwandlervorrichtung 4 zugeführt, wo sie in ein Videosignal mit einer Zeilenfrequenz von 63,35 kHz umgewandelt werden, welches einem Monitor 9, dessen Ablenkungsfrequenz fH = 63,35 kHz ist, zugeführt wird.
Wenn das eingehende Videosignal z.B. vom Computer 3 empfangen und vom Monitor 9 wiedergegeben wird, müssen 7 Abtastzeilen des Ausgangsvideosignals von der Abtastwandlervorrichtung 4 entsprechend 3 Abtastzeilen des der Abtastwandlervorrichtung 4 zugeführten Eingangsvideosignals geliefert werden, da das Verhältnis zwischen der Zeilenfrequenz fH3 des vom Computer 3 ankommenden Videosignals und der Zeilenablenkfrequenz fH des Monitors 9
fH3 : fH = 27,15 kHz : 63,35 kHz = 3 : 7
beträgt. Entsprechend muß eine Interpolationsberechnung ausgeführt werden, um ein ausreichend glattes und natürlich aussehendes Ausgangsbild zu erhalten. Der bei der Interpolationsberechnung verwendete Koeffizient hängt von der Zeilenfrequenz des Eingangsvideosignals ab, so daß eine Schaltung, die die Zeilenfrequenz des Eingangsvideosignals genau bestimmt, notwendig ist. Die in Fig. 2 der beiliegenden Zeichnungen dargestellte Schaltung ist repräsentativ für eine Frequenzerfassungsvorrichtung, die für diesen Zweck vorgeschlagen worden ist.
Wie in Fig. 2 gezeigt, wird ein Zeilensynchronisationssignal HD des Eingangsvideosignals einem Eingangsanschluß 10 zugeführt. Das Zeilensynchronisationssignal HD hat eine Frequenz von fH. Der Eingangsanschluß 10 ist mit einem Eingangsanschluß IN einer monostabilen Kippstufe 11 verbunden, so daß die monostabile Kippstufe 11 als Antwort auf jede Anstiegsflanke des Zeilensynchronisationssignals HD an seinem Ausgangsanschluß Q eine Puls folge Ila mit einer vorbestimmten Pulsbreite T erzeugt. Die Pulsfolge 11a wird mittels eines Tief paß -Filters (LPF) in ein Gleichstromsignal 12 umgewandelt und dann einer Pegelerfassungseinrichtung 13 zugeführt. Die Pegelerfassungseinrichtung 13 besteht aus mehreren Vergleichsschaltungen (nicht gezeigt) mit verschiedenen Vergleichs- oder Referenzpegeln, und nur eine Vergleichsschaltung mit einem Referenzpegel,der höher ist als der Pegel des Gleichstromsignals 12a, erzeugt ein Ausgangssignal mit einem hohen Pegel "1". Das Ausgangssignal wird direkt den Ausgangsanschlüssen 14a, 14b ... 14z zugeführt. Wenn die Zeilenfrequenz fH des Zeilensynchronisationssignals HD erhöht wird und seine Pulsintervalle verringert werden, so ist der Wert des Gleichstromsignals 12a, welches das Ausgangssignal des Tiefpaßfilters 12 ist, erhöht, so daß die Frequenz fH des Zeilensynchronisationssignals HD stufenweise identifiziert werden kann durch Erfassung, welches des Ausgangsanschlusses 14a bis 14z ein Ausgangssignal mit dem hohen Pegel "1" erzeugt.
Bei der oben beschriebenen Frequenzerfassungsvorrichtung wird jedoch eine konstante Anzahl von Ausgangspulsen 11a der monostabilen Kippstufe 11 benötigt, und wenn die Frequenz des Zeilensynchronisationssignals HD, welches das zu messende Signal enthält, über einen gewissen Punkt erhöht wird, überlappen sich die Pulse der Pulsfolge 11a von der monostabilen Kippstufe 11, was einen Erfassungsfehler hervorruft.
Insbesondere wenn das ankommende Videosignal von einem Videobandrekorder (VTR) mit Kassetten oder ähnlichem kommt, wird es häufig beobachtet, daß Fluktuationen oder ein Zittern der Pulse auf der Zeitbasis des Zeilensynchronisationssignals HD auftritt oder daß Pulsausfälle 10a darin auftreten, wie in Fig. 2 gezeigt ist. Dieses Zittern oder diese Pulsausfälle werden durch die vorher vorgeschlagene Frequenzerfassungsvorrichtung direkt als Änderung des Pegels erfaßt, so daß der erfaßte Wert ungenau und instabil wird. Verwendet man solch einen erfaßten Wert für die Signalverarbeitung, so wird ein zerstörerischer Einfluß auf eine äußere Schaltung, in welcher der erfaßte Wert benutzt wird, ausgeübt.
DE-A-28 50 082 beschreibt eine Schaltungsanordnung zum Testen, ob aufeinanderfolgende Zyklen eines periodischen Signals innerhalb vorgeschriebener Zeittoleranzen fallen. Wenn eine einstellbare Anzahl aufeinanderfolgender Zyklen diesen Test besteht, so werden die nachfolgenden Zyklen akzeptiert und gespeichert, um die gesuchte Abschätzung der Signalperiode zu liefern.
US-A-4,144,489 beschreibt eine digitale Phasenregelschleife, die ein die Frequenz eines mit dem Eingangssignal gekoppelten Referenzsignals angebendes Binär-Ausgangssignal liefert.
Entsprechend einem Aspekt der vorliegenden Erfindung wird eine Frequenzerfassungsvorrichtung geliefert, aufweisend:
eine Einrichtung zur Erzeugung eines zyklischen Referenztaktsignals;
eine Einrichtung zum Empfang eines Eingangssignals mit einer zu messenden Frequenz;
einen Zähler, um die Zyklen des Referenztaktsignals wiederholt während aufeinanderfolgender von dem Eingangssignal abgeleiteter Zeitintervalle zu zählen;
eine Einrichtung zur Erzeugung eines Einstellzyklus; und eine mit dem Zähler und der Einrichtung zur Erzeugung eines Einstellzyklus verbundene Berechnungsschaltung, um eine erste Konstante zu dem Einstellzyklus zu addieren oder davon zu subtrahieren abhängig von einer Differenz zwischen einem Zählwert des Zählers und dem Einstellzyklus;
wobei dann, wenn die Differenz zwischen dem Zählwert des Zählers und dem Einstellzyklus eine zweite Konstante während einer vorbestimmten Anzahl aufeinanderfolgender Intervalle eine zweite Konstante übersteigt, der Einstellzyklus durch ein Ausgangssignal der Berechnungsschaltung eingestellt wird und ein ungefährer Wert eines Zyklus des Eingangssignals berechnet wird, wobei die ungefähre Frequenz des Eingangssignals erfaßt wird.
Entsprechend eines anderen Aspekts der vorliegenden Erfindung wird ein Verfahren zur Erfassung einer Frequenz eines gepulsten Eingangssignals geliefert, das die Verfahrensschritte aufweist:
Erzeugen eines Referenztaktsignals einer gegebenen Frequenz; Empfangen eines gepulsten Eingangssignals und Dividieren des empfangenen gepulsten Eingangssignals durch N, um ein durch N dividiertes Ausgangssignal zu erzeugen;
Zählen der Zyklen des Referenztaktsignals während aufeinanderfolgender Zyklen des durch N dividierten Ausgangssignals;
Verriegeln des Wertes der Zyklen des Referenztaktsignals während der aufeinanderfolgenden Zyklen des durch N dividierten Ausgangssignals;
Erzeugen eines Einstellzyklus;
Vergleichen eines verriegelten Wertes der gezählten Zyklen und des Einstellzyklus;
Addieren oder Subtrahieren einer ersten Konstante zu bzw. von dem Einstellzyklus in Abhängigkeit einer Differenz zwischen dem verriegelten Wert der gezählten Zyklen mit dem Einstellzyklus;
Einstellen des Einstellzyklus in Übereinstimmung mit der Addition oder der Subtraktion, wenn die Differenz zwischen dem festgehaltenen Wert und dem Einstellzyklus eine zweite Konstante während einer vorbestimmten Anzahl aufeinanderfolgender Zyklen des durch N dividierten Ausgangssignals übersteigt, wobei ein ungefährer Wert der Periode des gepulsten Eingangssignals bestimmt wird; und
Bestimmung der ungefähren Frequenz auf Basis der bestimmten Periode.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung, welches später detaillierter beschrieben wird, liefert eine Vorrichtung zur Erfassung der Frequenz eines Eingangssignals, welches zur Verwendung mit einem digitalen Rasterwandler geeignet ist. Die bevorzugte Frequenzerfassungseinrichtung kann die Frequenz eines zu messenden Signals mit hoher Genauigkeit über einen großen Bereich stabil messen, auch wenn die Frequenz geändert wird, und kann die Frequenz stabil erfassen ungeachtet des Auftretens eines Pulsausfalls im zu messenden Signal.
Die Erfindung wird nun mittels eines Beispiels beschrieben in Bezugnahme auf die beiliegenden Zeichnungen, wobei gleiche Teile durchgehend mit gleichen Bezugszeichen bezeichnet werden und in welchen
Fig. 1 eine teilgeschnittene perspektivische Ansicht ist, die ein Beispiel einer Überwachungseinrichtung, die eine Rasterwandlervorrichtung verwendet, darstellt;
Fig. 2 ein Blockdiagramm der vorher vorgeschlagenen Frequenzerfassungsvorrichtung ist;
Fig. 3 ein Blockdiagramm einer in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung konstruierten Frequenzerfassungsvorrichtung ist; und
Fig. 4A bis 4C Diagramme sind, die dazu verwendet werden, das Verfahren der Frequenzerfassung in dem in Fig. 3 gezeigten Ausführungsbeispiel zu erklären.
Eine Frequenzerfassungsvorrichtung, die die vorliegende Erfindung ausführt, weist, wie z.B. in Fig. 3 gezeigt ist, einen Zähler 18 auf, um einen Ref erenztakt F während einer durch N dividierten Periode eines Zeilensynchronisationssignals HD, welches als zu messendes Signal dient, zu zählen und eine Additions/Subtraktions-Schaltung 21 zur Addition oder Subtraktion (nur unter der unten beschriebenen Bedingung) einer ersten Konstante α zu bzw. von einem Einstellzyklus y in Abhängigkeit einer Pegeldifferenz zwischen einem Zählwert x des Zählers 18 und dem Einstellzyklus y. Insbesondere wenn die Differenz zwischen dem Zählwert x des Zählers 18 und dem Einstellzyklus y eine zweite Konstante β übersteigt, wird ein ungefährer Wert der Periode TH des Zeilensynchronisationssignals HD erhalten, während der Einstellzyklus y um ± α geändert wird, um einen Ausgangswert y ± α zu erzeugen. Dieses Verfahren wird nötigenfalls wiederholt, um die Erfassung der Periode und damit der Frequenz fH des Zeilensynchronisationssignals HD zu ermöglichen.
Wenn, wie oben ausgeführt wurde, entsprechend des vorliegenden Ausführungsbeispiels die Frequenz des Referenztaktes F als fCK angenommen wird und die Periode des Zeilensynchronisationssignals HD als TH angenommen wird, wird der Zählwert x des Referenztaktes F während der durch N dividierten Periode des Zeilensynchronisationssignals HD ausgedrückt durch:
x = N TH fCK (1)
Bis die Differenz zwischen dem Zählwert x und dem Einstellzyklus y kleiner als die zweite Konstante β wird, wird die erste Konstante α zum Einstellzyklus y addiert oder davon abgezogen. Im Fall eines, wie in Fig. 4C gezeigten Fehlers ± β erhält man daher aus Gleichung (1) die folgende Gleichung
y x = N TH fCK (2)
Wenn x, N und fCK schon bekannt sind, kann ein ungefährer Wert der Periode TH des Zeilensynchronisationssignals HD aus Gleichung (2) berechnet werden. Da weiterhin die Frequenz fH des Zeilensynchronisationssignals HD reziprok zur Periode TH ist, kann man die Frequenz fH direkt aus der Periode TH erhalten.
Wenn ein Pulsausfall im Zeilensynchronisationssignal HD auftritt, wird der Einstellwert y nicht geändert, solange wie die Differenz zwischen dem Zählwert x und dem Einstellwert y kleiner als ± β ist. Ein stabiler erfaßter Wert der Frequenz fH wird so zuverlässig erhalten trotz möglicher Ausfälle des zu erfassenden Signals.
Eine in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung konstruierte Frequenzerfassungsvorrichtung wird nun mit Bezug auf die Zeichnungen beschrieben.
Das Fig. 3 bildende Blockdiagramm zeigt das bevorzugte Ausführungsbeispiel im Detail. Einem Eingangsanschluß 15 wird das Zeilensynchronisationssignal HD der Frequenz fH und der Periode TH zugeführt. Die Frequenz fH des Zeilensynchronisationssignals HD fällt im allgemeinen in einen Bereich zwischen 15 kHz und 130 kHz. Der Eingangsanschluß 15 ist mit einem Eingangsanschluß IN eines Dividiere-Durch-N-Frequenzdividierers 16, später als N-Frequenzdividierer bezeichnet, zugeführt. Der N-Frequenzdividierer 16 erzeugt an seinem Ausgangsanschluß OUT ein Signal HDN, welches aus der Division des Zeilensynchronisationssignals HD durch N resultiert. Im bevorzugten Ausführungsbeispiel ist N = 128.
Ein Oszillator 17 erzeugt einen Referenztakt F mit der Frequenz fCK. Der Referenztakt F wird einem Trigger-Anschluß des Zählers 18 zugeführt. Der Zählwert des Zählers 18 wird dem Eingangsanschluß einer Verriegelungsschaltung 19 zugeführt und das durch N dividierte Signal HDN wird dem Rücksetzanschluß CLR des Zählers 18 und dem Taktanschluß CK der Verriegelungsschaltung 19 zugeführt. Entsprechend gibt ein Wert x, der am Ausgangsanschluß der Verriegelungsschaltung 19 verriegelt ist, die Zahl der Pulse des Referenztaktes F, die während jeder N Zyklen des Zeilensynchronisationssignals HD gezählt werden. Der Wert x wird durch die folgende Gleichung ausgedrückt.
x = N TH/( 1 /fCK) = N TH fCK (3)
So wird x später manchmal als Zykluszählwert bezeichnet.
Dieser Zykluszählwert x wird einem Eingangsanschluß einer Berechnungs- und Vergleichsschaltung 20 zugeführt, während die Berechnungs- und Vergleichsschaltung 20 an ihrem anderen Eingangsanschluß einen Einstellzyklus y erhält, welcher sich auf den Wert von x in einer oder mehreren Iterationen einstellt, wie detaillierter später beschrieben wird. Die Berechnungs- und Vergleichsschaltung 20 berechnet auf Basis der als Eingangssignale erhaltenen Zykluszählwerts x und des Einstellzyklus y einen Fehlerwert z, der definiert ist als:
z = x - y (4)
und liefert dieses als Fehlersignal einer Ausgangssignalleitung 20b. Gleichzeitig liefert die Schaltung 20 ein verglichenes Signal 20a der Additions/Subtraktionsschaltung 21 entsprechend der positiven bzw. negativen Polarität des Fehlerwertes z. Das verglichene Signal 20a wird auf den hohen Pegel "1" gesetzt, wenn der Fehlerwert z, z.B. positiv oder null ist, während er auf den niedrigen Pegel "0" gesetzt wird, wenn der Fehlerwert z negativ ist.
Die Additions/Subtraktions-Schaltung 21 wird an einem ihrer Eingangsanschlüsse der Einstellzyklus y und am anderen ihrer Eingangsanschlüsse die Konstante α, die durch die Einstellschaltung 22 eingestellt ist, zugeführt. Allgemein wird die Frequenz fH des Zeilensynchronisationssignals HD zu ungefähr 20 kHz (Periode von 0,05 ms) gewählt, so daß, wenn TO = 0,05 ms, die Konstante α so gewählt wird, daß sie die folgende Gleichung erfüllt:
α = N TO fCK/512 (5)
Die Additions/Subtraktionsschaltung 21 erzeugt, wenn das verglichene Signal 20a auf dem hohen Pegel "1" ist oder eine Ungleichung x - y ≥ 0 erfüllt ist, ein Ausgangssignal von y + α während sie, wenn das verglichene Signal 20a auf dem niedrigen Pegel toll ist oder die Ungleichung x - y < 0 erfüllt ist, ein Ausgangssignal y - α erzeugt. Der Fehler, der der Ausgangswert der Berechnungs- und Vergleichsschaltung 20 ist, wird einem Eingangsanschluß einer Vergleichsschaltung 24 und der Ausgangswert β einer Einstellschaltung 25 wird dem anderen Eingangsanschluß der Vergleichsschaltung 24 zugeführt. Die Vergleichsschaltung 24 liefert ein verglichenes Signal 24a einem Datenanschluß D eines M-Bit-Schieberegisters 26. Das verglichene Signal 24 hat einen hohen Pegel "1", wenn z > β erfüllt ist, während es einen niedrigen Pegel "0" erhält, wenn zl < β. Im bevorzugten Ausführungsbeispiel der Erfindung wird der Wert β so gesetzt, daß er die folgende Gleichung erfüllt:
β = N TO fCK/256 = 2α (6)
Im allgemeinen wird der Wert β so gewählt, daß der Wert α kleiner als 2 β oder sogar, wie Fig. 4c zeigt, kleiner als β wird.
In diesem Ausführungsbeispiel wird die Bit-Kapazität M des M- Bit-Schieberegisters 26 so gewählt, daß sie eine Mehrzahl wie z.B. 4 (M = 4) ist, und die 4-Bit-Ausgangssignale des Schieberegisters 26 werden den Eingangsanschlüssen des UND-Gatters 27 mit 4 Eingängen zugeführt. Das Ausgangssignal des UND-Gatters 27 mit 4 Eingängen wird einem Eingangsanschluß eines UND-Gatters 28 zugeführt und das durch N dividierte Signal HDN wird dem anderen Eingangsanschluß des UND-Gatters 28 und dem Taktanschluß CK des M-Bit-Schieberegisters 26 zugeführt. Das Ausgangssignal des UND-Gatters 28 wird dem Taktanschluß CK der Verriegelungsschaltung 23 zugeführt, so daß, wenn das durch N dividierte Signal HDN ansteigt, wenn das 4-Bit-Ausgangssignal des M-Bit-Schieberegisters 26 auf dem hohen Pegel "1" ist und das Ausgangssignal des UND-Gatters 27 daher auch hoch ist, der Einstellzyklus y, der der Ausgangswert der Verriegelungsschaltung 23 ist, auf den Ausgangswert y ± α der Additions/Subtraktions-Schaltung 21 geändert wird.
Die Verriegelungsschaltung 23 setzt den Einstellzyklus y auf N TO fCK, wenn der Netzschalter auf '"EIN" geschaltet wird, unter Benutzung des Zyklus oder der Periode TO, wobei die Frequenz 20 kHz beträgt. Daher wird dieser Wert von y als ursprünglicher Einstellzyklus oder Periode bezeichnet. Da das Ausgangssignal des M-Bit-Schieberegisters 26 auf einen hohen Pegel übergeht solange das verglichene Signal 24a auf einem hohen Pegel ist, wird der Einstellzyklus y auf einen Wert y ± α bei der ansteigenden Flanke des durch N dividierten Signals HDN eingestellt und so nähert sich der Einstellzyklus y dem Zykluszählwert x an. Wenn das verglichene Signal 24a schließlich auf einen niedrigen Pegel "0" übergeht, oder die Beziehung
z = x-y ≤ β (7)
erfüllt ist, geht das Ausgangs signal des UND-Gatters 27 mit vier Eingängen auf einen niedrigen Pegel über, so daß der Einstellzyklus y als Ausgangswert der Verriegelungsschaltung 23 nicht weiter eingestellt wird. Da der Einstellzyklus y nahe des Zykluszählwertes x innerhalb des Fehlers ± β festgehalten ist, kann man entsprechend aus den Gleichungen (3) und (6) die folgende Ungleichung erhalten:
N TH fCK - y ≤ N TO fCK/256 (8)
Daraus folgt, daß die Ungleichung
erfüllt ist. Da N und fCK schon bekannt sind, wird der Zyklus TH des Zeilensynchronisationssignals HD aus dem Wert des Einstellzyklus y innerhalb eines Fehlers von ± TO/256 berechnet.
Dieser Einstellzyklus y wird einer Berechnungsschaltung 29 zugeführt und die Berechnungsschaltung 29 berechnet eine Erfassungsfrequenz fH des Zeilensynchronisationssignals HD auf Basis der folgenden Gleichung:
fH' = N fCK/y (9)
Wenn Δf als Maximalfehler der Erfassungsfrequenz fH angenommen wird, kann Δf aus der Gleichung (8) durch die folgende Gleichung ausgedrückt werden:
Wenn die Frequenz fH des Zeilensynchronisationssignals HD=fO (20 kHz) ist, wird der Maximalfehler Δ f ungefähr 0,1 kHz.
Bis der Einstellzyklus y in der Frequenzerfassungsvorrichtung stabilisiert ist, ist die Arbeitsweise dieses Ausführungsbeispiels wie folgt. Angenommen der Zyklus oder die Periode TH des Zeilensynchronisationssignals HD ist länger als der Zyklus oder die Periode T0, so daß das Zeilensynchronisationssignal HD und sein durch N dividiertes Gegenpartsignal HDN wie in den Fig. 4A bzw. 4B präsentiert werden und daß alle Bits des Ausgangs des M-Bit-Schieberegisters 26 in Fig. 3 auf einem hohen Pegel "1" gesetzt sind. Der gestrichelte Bereich in Fig. 4C ist der Bereich, in dem der Fehler des Zykluszählwertes x innerhalb ± β liegt.
Wenn der Netzschalter eingeschaltet wird, wird der Wert des Einstellzyklus y auf y0 (= N TO fCK) gesetzt. Zum Zeitpunkt t1, an dem das durch N dividierte Signal HDN ansteigt, ist, da TH > T0 erfüllt ist, wie oben dargestellt ist, die Ungleichung x > y erfüllt und der Einstellwert y wird auf y0 + α (siehe Fig. 4C) geregelt. Ähnlich wird zu den Zeitpunkten t2 und t3, wenn das durch N dividierte Signal HDN entsprechend ansteigt, der Einstellwert y auf y + α eingestellt. In diesem Fall erfüllt der Einstellwert y, der zum Zeitpunkt t3 geändert wurde, die Beziehung x - y < β, so daß das verglichene Signal 24a der Vergleichsschaltung 24 in Fig. 3 auf einen niedrigen Pegel übergeht. Entsprechend wird zum nächsten Zeitpunkt t4, bei dem das durch N dividierte Signal HDN ansteigt, der in der Verriegelungsschaltung 23 in Fig. 3 gehaltene Wert nicht erneuert. Als Ergebnis wird, wie Fig. 4C zeigt, der Einstellzyklus y nicht eingestellt. Wenn weiterhin ein Pulsausfall A1 im Zeilensynchronisationssignal HD auftritt, wie in Fig. 4A gezeigt ist, wird der Zykluszählwert x zum Zeitpunkt t5, zu dem das durch N dividierte Signal HDN ansteigt, auf x1 geändert. In diesem Fall jedoch wird die durch die Ungleichung x - y ≤ β ausgedrückte Beziehung erfüllt, so daß der Einstellzyklus y zum Zeitpunkt t6, zu dem das durch N dividierte Signal HDN das nächste Mal ansteigt, überhaupt nicht geändert wird.
Wenn ein großer Pulsausfall A2 des Zeilensynchronisationssignals HD (siehe Fig. 4A) vor dem Zeitpunkt t6 auftritt, wird der Wert des Zykluszählwertes x auf x2 geändert, wobei die Beziehung x - y > β erfüllt ist. So geht das verglichene Signal 24a der Vergleichsschaltung 24 in Fig. 3 auf einen hohen Pegel. Jedoch sind Daten von 3 Bits der Zeitpunkte t4, t5 und t6 auf niedrigem Pegel im M-Bit-Schieberegister 26 gespeichert, so daß zum Zeitpunkt t7, an dem das durch N dividierte Signal HDN das nächste Mal ansteigt, das Ausgangssignal des in Fig. 3 gezeigten UND-Gatters 28 auf einem niedrigen Pegel bleibt. Daher wird auch in diesem Fall der Einstellzyklus y überhaupt nicht geändert. Auch wenn weiterhin ein großer Pulsausfall A3 des Zeilensynchronisationssignals HD zwischen den Zeitpunkten t6 und t7, wie in Fig. 4A gezeigt ist, auftritt, und der Zykluszählwert x auf x3 geändert wird, bleibt der Ausgang des in Fig. 3 gezeigten UND-Gatters 28 auf niedrigem Pegel und unterbindet so, daß der Einstellzyklus y zum Zeitpunkt t8, zu dem das durch N dividierte Signal HDN ansteigt, eingestellt wird. So ist die Erfassungsfrequenz fH, die auf Basis der Gleichung (9) berechnet wird, auch beim Auftreten von Ausfällen stabil.
Da in diesem Ausführungsbeispiel ein 4-Bit-Schieberegister als M-Bit-Schieberegister 26 in Fig. 3 benutzt wird, wird der Wert des Einstellzyklus y solange nicht eingestellt, solange die Bedingung gemäß der Ungleichung x - y > β nicht viermal hintereinander an der ansteigenden Flanke des durch N dividierten Signals HDN auftritt. EntsPrechend fluktuiert die erfaßte Frequenz nicht, auch wenn Pulsausfälle des Zeilensynchronisationssignals HD in Folge auftreten, und unerwünschtes Schalten, Regelschwingungen oder ähnliches tritt in der anschließenden Schaltungsanordnung nicht auf.
Da sich der Fehler zwischen dem Zykluszählwert x und dem Einstellzyklus y schnell innerhalb der Konstante β einstellt, wird der Einstellzyklus y überhaupt nicht verändert, ungeachtet der Fluktuation des Zeilensynchronisationssignals HD auf Zeitbasis. Auch wenn die Frequenz des Zeilensynchronisationssignals HD erhöht wird, kann die Frequenz mit Genauigkeit im wesentlichen wie oben beschrieben erfaßt werden.
Zusätzlich zur Erfassung der Frequenz des Zeilensynchronisationssignals eines ankommenden Videosignals, wie oben beschrieben wurde, ist die beschriebene Frequenzerfassungsvorrichtung geeignet, eine stabile Frequenz unter den Umständen zu erhalten, daß die Frequenz eines zu messenden Signals durch das Auftreten von Pulsausfällen, Zeitbasisfehlern und ähnlichem fluktuiert.
Eine wie oben beschrieben konstruierte Frequenzerfassungsvorrichtung kann eine zu messende Frequenz mit hoher Genauigkeit erfassen, auch wenn das Signal eine Frequenz innerhalb eines weiten Bereichs haben kann. Auch kann die Frequenzerfassungsvorrichtung die Frequenz stabil erfassen ungeachtet des Auftretens von Pulsausfällen, Zeitbasisveränderungen oder ähnlichem im zu messenden Signal.
Modifikationen und Variationen der oben beschriebenen Anordnung sind möglich; zum Beispiel muß der M-Bit-Schieberegister nicht auf vier Ausgänge beschränkt sein und die Werte von α und β können wie gewünscht eingestellt werden.

Claims

1. Frequenzerfassungvorrichtung aufweisend:

eine Einrichtung (17) zur Erzeugung eines zyklischen Referenztaktsignals (F);

eine Einrichtung (15) zum Empfang eines Eingangssignals (HD) mit einer zu messenden Frequenz (fH);

einen Zähler (18), um die Zyklen des Referenztaktsignals (F) wiederholt während aufeinanderfolgender von dem Eingangssignal abgeleiteter Intervalle zu zählen;

eine Einrichtung (22) zur Erzeugung eines Einstellzyklus (y); und eine mit dem Zähler und der Einrichtung zur Erzeugung eines Einstellzyklus verbundene Berechnungsschaltung (21), um eine erste Konstante (α) zu dem Einstellzyklus (y) zu addieren oder davon zu subtrahieren abhängig von einer Differenz (z) zwischen einem Zählwert (x) des Zählers (18) und dem Einstellzyklus (y);

wobei dann, wenn die Differenz (z) zwischen dem Zählerwert (x) des Zählers (18) und dem Einstellzyklus (y) während einer vorbestimmten Anzahl (M) aufeinanderfolgender Intervalle eine zweite Konstante (β) übersteigt, der Einstellzyklus (y) durch ein Ausgangssignal der Berechnungsschaltung (21) eingestellt wird und ein ungefährer Wert eines Zyklus des Eingangssignals (HD) berechnet wird, wobei die ungefähre Frequenz (fH) des Eingangssignals erfaßt wird.

2. Frequenzerfassungsvorrichtung nach Anspruch 1, wobei, dann, wenn die Differenz (z) zwischen dem Zählwert (x) und dem Einstellzyklus (y) eine zweite Konstante (β) während wenigstens einer vorbestimmten Anzahl (M) von Intervallen nicht übersteigt, der Einstellzyklus (y) nicht eingestellt wird, wodurch ein Schutz gegen verfrühte Anpassung des Einstellzyklus (y) als Folge von Ausfällen oder Zeitbasisfluktuationen, die im Eingangssignal (HD) auftreten, erhalten wird.

3. Frequenzerfassungsvorrichtung nach Anspruch 2, wobei die vorbestimmte Anzahl (M) der Intervalle eine Mehrzahl ist.

4. Frequenzerfassungsvorrichtung nach Anspruch 3, wobei die vorbestimmte Anzahl (M) der Intervalle vier ist.

5. Frequenzerfassungsvorrichtung nach Anspruch 2, wobei:

das Eingangssignal (HD) ein gepulstes Eingangssignal ist;

die Einrichtung (15) zum Empfang des Eingangssignals (HD) eine Einrichtung zur Division des Eingangssignals (HD) durch N aufweist, um ein durch N dividiertes Ausgangssignal (HDN) zu erzeugen;

die aufeinanderfolgenden Intervalle jeweils aufeinanderfolgende Zyklen des durch N dividierten Ausgangssignals (HDN) aufweisen und der Zähler durch aufeinanderfolgende Zyklen des durch N dividierten Ausgangssignals (HDN) rückgesetzt wird;

die Frequenzerfassungsvorrichtung eine Einrichtung (19) zur Verriegelung des Werts der durch den Zähler (18) während der aufeinanderfolgenden Zyklen des durch N dividierten Ausgangssignals (HDN) gezählten Zyklen aufweist, wobei die Berechnungsschaltung (21) mit der Verriegelungseinrichtung verbunden ist und der Zahlwert (x) der verriegelte Wert des Zählers (18) ist und

die Berechnung des Zyklus des Eingangssignals eine Berechnung der Periode (TH) des gepulsten Eingangssignals enthält.

6. Verfahren zur Bestimmung einer Frequenz (fH) eines gepulsten Eingangssignals (HD), mit den Verfahrensschritten:

Erzeugen eines Referenztaktsignals (F) einer gegebenen Frequenz (fCK);

Empfangen eines gepulsten Eingangssignals (HD) und Dividieren des empfangenen gepulsten Signals durch (N), um ein durch N dividiertes Ausgangssignal (HDN) zu erzeugen;

Zählen der Zyklen des Referenztaktsignals (F) während aufeinanderfolgender Zyklen des durch N dividierten Ausgangssignals (HDN);

Verriegeln des Wertes der Zyklen des Referenztaktsignals (F), die während der aufeinanderfolgenden Zyklen des durch N dividierten Ausgangssignals (HDN) gezählt wurden;

Erzeugen eines Einstellzyklus (y);

Vergleichen des verriegelten Wertes (x) der gezählten Zyklen mit dem Einstellzyklus (y),

Addieren oder Subtrahieren einer ersten Konstante (α) zu bzw. von dem Einstellzyklus (y) abhängig von einer Differenz (z) zwischen dem verriegelten Wert (x) der gezählten Zyklen des Einstellzyklus (y);

Einstellen des Einstellzyklus (y) in Übereinstimmung mit der Addition oder der Subtraktion, wenn die Differenz (z) zwischen dem festgehaltenen Wert (x) und dem Einstellzyklus (y) eine zweite Konstante (β) während einer vorbestimmten Anzahl (M) aufeinanderfolgender Zyklen des durch N dividierten Ausgangssignals (HDN) übersteigt, wobei ein ungefährer Wert der Periode (TH) des gepulsten Eingangssignals (HD) bestimmt wird und

Bestimmung der ungefähren Frequenz (fH) auf Basis der bestimmten Periode (HH).

7. Verfähren nach Anspruch 6, bei dem, wenn die Differenz (z) zwischen dem verriegelten Wert (x) der gezählten Zyklen und dem Einstellzyklus (y) eine zweite Konstante (β) während wenigstens einer vorbestimmten Anzahl (M)aufeinanderfolgender Zyklen des durch N-dividierten Ausgangssignals (HDN) nicht kontinuierlich übersteigt, ein vorangegangener Wert der Frequenz (fH) des gepulsten Eingangssignals (HD) benutzt wird.