DE60124027T2

DE60124027T2 - Auswahlschaltung, Digital-Analog-Wandler und Analog-Digital-Wandler

Info

Publication number: DE60124027T2
Application number: DE60124027T
Authority: DE
Inventors: Toshiba K.K. Intell.Prop.Division Mitsuru Minato-ku Nagata
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-28
Filing date: 2001-03-28
Publication date: 2007-06-06
Anticipated expiration: 2021-03-29
Also published as: EP1139570A2; US6366228B2; JP3725001B2; KR100398013B1; DE60124027D1; EP1139570A3; CN1324144A; CN1140057C; TW498622B; JP2001274685A; KR20010100826A; US20020008649A1; EP1139570B1

Description

Die Erfindung betrifft eine Auswahlschaltung. Insbesondere betrifft die Erfindung eine Auswahlschaltung, die zum Auswählen von CMOS-Wechselrichtern oder Konstantstromquellen in einem D/A-Umsetzer (Digital/Analog-Umsetzer) oder einem A/D-Umsetzer (Analog/Digital-Umsetzer) zu verwenden ist.
Zuerst wird ein D/A-Umsetzer, der in dem US-Patent Nr. 5,138,317 offenbart ist, als ein bekannter D/A-Umsetzer beschrieben.
Es wird Bezug genommen auf 1 der beiliegenden Zeichnungen, ein in dem oben erwähnten Patentdokument beschriebener D/A-Umsetzer ist angepasst zum Durchführen von Thermometerdekodierung eines n-Bit-Datenwertes (n ist eine positive ganze Zahl) in einen 2ⁿ-Datenwert (Schritt A) und zum Umwandeln des durch Thermometerdekodierung erhaltenen 2ⁿ-Datenwertes in einen 2ⁿ-Datenwert durch DWA-Dekodierung (datengewichtete Durchschnittsbildungsdekodierung) (Schritt B) auf der Basis eines Umordnungs-Algorithmusschaltkreises. Dann wird der durch die DWA-Dekodierung erhaltene 2ⁿ-Datenwert zum Auswählen von CMOS-Wechselrichtern oder Konstantstromquellen (Schritt C) verwendet.
Die DWA-Dekodierungsoperation wird durch eine Auswahlschaltung (Neuanordnungs-Algorithmusschaltung) ausgeführt. Die Auswahlschaltung wählt CMOS-Invertierer oder Konstantstromquellen auf der Basis eines Neuanordnungs-Algorithmus aus. Spezieller führt die Auswahlschaltung eine Thermometer-Dekodierung der n-Bitdaten durch zum Erzeugen von 2ⁿ-wertigen Daten (2ⁿ – 1 ≥ m ≥ 0) und ordnet die 2ⁿ-wertigen Daten neu an (durch DWA-Dekodierung) auf der Basis des Neuanordnungs-Algorithmus, so dass sie eine Gesamtheit von m CMOS-Invertierer oder Konstantstromquellen auswählt, die durch die ausgewählten m Leitungen auf der Basis der 2ⁿ- wertigen Daten auswählt werden. Dann werden die elektrischen Ströme der ausgewählten Konstantstromquellen (k) addiert (m × i) und das erhaltene Ergebnis wird durch die I-V-Wandlerschaltung in eine Spannung umgewandelt, um die gewünschten Analogdaten zu erzeugen.
Nun werden Verfahren, die zum Auswählen von CMOS-Invertierern oder Konstantstromquellen verwendet werden können, nachstehend diskutiert.
Die Technik der Thermometer-Dekodierung, wie sie in Tabelle 1 (3 Bit → 5 Werte) und der Tabelle 2 (3 Bit → 7 Werte) gezeigt ist, ist zum Auswählen von CMOS-Invertierern oder Konstantstromquellen bekannt. Diese Technik ist dadurch gekennzeichnet, dass eine vorbestimmte Anzahl von Konstantstromquellen von einer Seite der Vielzahl von Konstantstromquellen ausgewählt wird, die immer nebeneinander wie ein Thermometer angeordnet sind für jede Datenumwandlung.
Tabelle 1
Tabelle 2
Es ist auch eine Technik des Auswählens einer Vielzahl von Konstantstromquellen mit einer selben Wahrscheinlichkeit bekannt, um eine Rausch-Formung der Fehler (des Rauschens) in den elektrischen Strömen vorzunehmen, die in einer Vielzahl von Konstantstromquellen erzeugt werden.
Tabelle 3 (3 Bit → 5 Werte) und Tabelle 4 (3 Bit → 7 Werte) zeigen ein Auswahlverfahren, das als DWA-Dekodierung (datengewichtete Durchschnittsdekodierung) bezeichnet wird.
Dieses Verfahren ist dadurch gekennzeichnet, dass Konstantstromquellen sequentiell von einer Seite einer Vielzahl von Konstantstromquellen ausgewählt werden, die nebeneinander zur anderen Seite hin angeordnet sind. Mit dieser Technik, da eine Operation der Datenumwandlung wiederholt wird, werden Konstantstromquellen sequentiell von einer Seite einer Vielzahl von Konstantstromquellen zu der anderen Seite ausgewählt und, wenn eine Konstantstromquelle als eine am nächsten an dem Extremwert der anderen Seite liegend ausgewählt wird, wird eine am nächsten zu dem Extremwert dieser Seite so ausgewählt, dass die ausgewählten Konstantstromquellen zirkular laufen.
Tabelle 3
Tabelle 4
2 zeigt schematisch ein erstes Beispiel eines Digital-Analaog-Wandlers zum Umwandeln eines 9-wertigen Digitalsignals in ein Analogsignal. Diese Schaltung entspricht Block C der 1.
Eine Konstantstromquelle 2, die angepasst ist zum Erzeugen eines elektrischen Stroms 4i ist zwischen einem Spannungsquellenknoten VDD und dem negativen Eingangsknoten des Operationsverstärkers 1 verbunden. Ein Schalter 3 und eine Konstantstromquelle 4, die in Serie verbunden sind, sind zwischen dem negativen Eingangsknoten eines Operationsverstärkers 1 und einem Masseknoten verbunden. Eine Gesamtheit von 8 Kombinationen eines Schalters 3 und einer Konstantstromquelle 4 sind vorgesehen und sind parallel zwischen dem negativen Eingangsknoten des Operationsverstärkers 1 und dem Masseknoten verbunden.
Die Schaltschaltungen werden durch die durch die Thermometer-Dekodierung oder die DWA-Dekodierung erhaltenen Daten ausgewählt. Der Eingangsstrom des Operationsverstärkers 1 wird durch den elektrischen Strom 4i der Konstantstromquelle 2 definiert und den Gesamtwert des elektrischen Stroms i der Konstantstromquellen 4, die jeweils mit den ausgewählten Schaltschaltungen 3 verbunden sind. Als ein Ergebnis führt der Operationsverstärker eine I-V-Wandlung aus zum Erzeugen eines Analogdatenwertes in der Form einer Spannung. Der Fehler (das Rauschen) jeder der Konstantstromquellen 4 wird einer Rauschformung unterzogen, wenn die Technik der DWA-Codierung wie in Tabellen 3 und 4 gezeigt, verwendet werden.
Jedoch offenbart das US-Patent Nr. 5,138,317 keinerlei Schaltung, die zu verwenden ist für DWA-Dekodierung.
Nun wird ein in dem US-Patent 5,404,142 offenbarter D/A-Wandler als ein anderer bekannter D/A-Wandler beschrieben.
US-Patent Nr. 5,404,142 offenbart eine Auswahlschaltung, die für die DWA-Dekodierung zu verwenden ist.
Die ausgewählte Schaltung hat eine Konfiguration, wie sie in 3 und 4 gezeigt ist.
Diese Auswahlschaltung kann auf den D/A-Wandler der 2 angewendet werden. Mit anderen Worten, der D/A-Wandler der 2 kann betrieben werden zur DWA-Dekodierung durch Steuern der Schaltschaltung 3 der 2 mit Hilfe eines vorbestimmten Neuanordnungs-Algorithmus während des Eingebens von Daten DATA 2 der 3 in die Schaltschaltung 3 der 2. Dann werden beispielsweise Thermometer-Decodierte Daten DATA 1 neu angeordnet in Daten DATA 2 (durch DWA-Dekodierung) mit Hilfe dieser bekannten Auswahlschaltung, so dass als ein Ergebnis Konstantstromquellen 4 sequentiell und zirkular ausgewählt werden.
Demnach werden die Konstantstromquellen 4 der 2 mit einer selben Wahrscheinlichkeit ausgewählt und der Fehler (das Rauschen) jeder der Konstantstromquellen 4 wird einer Rauschformung unterzogen.
Jedoch sollte hier bemerkt werden, dass die Auswahlschaltung der 3 und 4 eine Gesamtheit von zwölf Schaltblöcken SB umfasst. Daher müssen hierzu für die Schaltung der 2 zum Durchführen von DWA-Dekodieroperationen die zwölf Schaltblöcke SB hinzugefügt werden. Zudem, wie in 4 gezeigt, umfasst jeder der Schaltblöcke SB drei D-Flipflop-Schaltungen (Verzögerungs-Flipflop-Schaltungen) (D-FFs), zwei EX-OR-Gatterschaltungen (Exklusiv-ODER-Schaltungen) und zwei Neuanordnungs-Gatterschaltungen.
Daher geht mit einem D/A-Wandler, wie er in dem US-Patent Nr. 5,404,142 offenbart ist, das Problem des Einbeziehens einer komplexen Auswahlschaltung (Hardware) einher, die den Wandler sehr unhandlich werden lässt.
Nun wird ein in dem US-Patent Nr. 5,539,403 offenbarter D/A-Wandler als noch ein anderer bekannter D/A-Wandler diskutiert.
Der D/A-Wandler, der im US-Patent Nr. 5,539,403 beschrieben wird, ist ähnlich dem oben beschriebenen zweiten bekannten Wandler, dahingehend, dass er angepasst ist an DWA-Codierung. Die Auswahlschaltung des D/A-Wandlers ist dadurch gekennzeichnet, dass sie ein ROM zur DWA-Dekodierung verwendet. Während der Neuanordnungs-Algorithmus derselbe ist wie jener der Auswahlschaltung der 3 und 4, ist die Auswahlschaltung dieses D/A-Wandlers komplexer und unhandlicher als die des zweiten bekannten Wandlers wegen der Verwendung eines ROM.
In US-A-6,037,888 wird ein Verfahren der Digital-zu-Analog-Wandlung offenbart, die das Umschalten binär gewichteter Gruppen erster Stromquellen eines ersten Quellen-Arrays an einen Ausgang in Übereinstimmung mit am wenigsten signifikanten Bits eines Digital-Eingangssignals offenbart, die binär gewichteten Gruppen mit einer aus einer zweiten Gruppe von Stromquellen in Übereinstimmung mit einem Zählerwert der auf einem Wert vom am meisten signifikanten Bits des Eingangssignals basiert, zu einem unmittelbar vorhergehenden Zählerwert hinzugefügt antreibend, und eine Ausgabe mit Stromquellen antreibend, die konsekutiv in Bezug auf die antreibende Stromquelle adressierbar sind.
Wie oben diskutiert, gehen bekannte D/A-Wandler mit dem Problem des Einbeziehens einer großen Auswahlschaltung (Hardware) einher und demzufolge hohen Kosten, wenn sie zur Rauschformung unter Verwendung von DWA-Dekodierung angepasst werden zum Erzielen hochzuverlässiger D/A-Wandlungen.
Demnach ist es ein Ziel der vorliegenden Erfindung, eine Auswahlschaltung bereitzustellen, die nicht die Verwendung von raumgreifender Hardware zum Erzielen hochzuverlässiger D/A-Umwandlungen bei niedrigen Kosten und bei einer niedrigen Leistungsverbrauchsrate einbeziehen. Ein anderes Ziel der vorliegenden Erfindung ist es, eine D/A-Wandler und einen A/D-Wandler bereitzustellen, die unter Verwendung einer solchen Auswahlschaltung realisierbar sind.
Gemäß der Erfindung werden die obigen Ziele durch Bereitstellen einer Auswahlschaltung erreicht, die eine Logikschaltung, eine erste Signalverarbeitungsschaltung und eine zweite Signalverarbeitungsschaltung umfasst, wobei die Logikschaltung angepasst ist zum Empfangen eines n-Bit-Eingangssignals m, das 2p+1-wertig ist, wobei 2ⁿ ≥ 2p ≥ 2 ist und n und p ganze Zahlen sind und m eine ganze Zahl ist, die die Anforderung von 2p ≥ m ≥ 0 erfüllt, um ein Paar von internen Signalen mit einem Wert zu erzeugen, der durch Halbieren des auf der Basis der oberen n-1 Bits des Eingangssignals m erhaltenen Wertes unter Vernachlässigung des am wenigsten signifikanten Bits des Eingangssignals m erzeugt wird, und dann, in dem Fall eines Eingangssignals m mit einem ungeradzahligen Wert, zum Erzeugen erster und zweiter Signale durch Addieren von 1 zu entweder dem erwähnten Paar der internen Signale wechselweise jedesmal wenn ein Eingangssignal n einen ungeradzahligen Wert hat oder in dem Fall des Eingangssignals m mit einem geradzahligen Wert zum Festlegen erster und zweiter Signale gleich dem Paar interner Signale, wobei die erste Signalverarbeitungsschaltung p erste Ausgangsanschlüsse hat und angepasst ist zum Auswählen einer Zahl von Ausgangsanschlüssen in Entsprechung zu dem Wert des ersten Signals von den p ersten Ausgangsanschlüssen auf der Basis des ersten Signals, um die p Ausgangsanschlüsse zu veranlassen, mit einer selben und identischen Wahrscheinlichkeit der Auswahl ausgewählt zu sein, die zweite Signalverarbeitungsschaltung p zweite Ausgangsanschlüsse hat und angepasst ist zum Auswählen einer Anzahl von Ausgangsanschlüssen in Entsprechung zu dem Wert des zweiten Signals von den p zweiten Ausgangsanschlüssen auf der Basis des zweiten Signals, um die p Ausgangsanschlüsse mit einer selben und identischen Auswahlwahrscheinlichkeit auszuwählen.
Dieses Resümee der Erfindung beschreibt nicht notwendigerweise alle erforderlichen Merkmale, so dass die Erfindung auch eine Unterkombination jener beschriebenen Merkmale sein kann.
Die Erfindung kann aus der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn im Zusammenhang mit den beiliegenden Zeichnungen betrachtet, in denen zeigt:
1 eine schematische Darstellung eines DWA-Dekodierung verwendenden Auswahlverfahren;
2 ein schematisches Schaltungsdiagramm eines bekannten D/A-Umsetzers vom betrachteten Typ;
3 ein schematisches Schaltungsdiagramm einer bekannten Auswahlschaltung;
4 ein schematisches Schaltungsdiagramm eines Schaltungsblocks SB der 3;
5A und 5B schematische Schaltungsdiagramme einer ersten Ausführungsform der Auswahlschaltung gemäß der Erfindung;
6 ein schematisches Schaltungsdiagramm eines D/A-Umsetzers, der die Auswahlschaltung der 5A und 5B umfasst;
7 eine graphische Darstellung der Stromschwingungsformen von Signalen des invertierten Eingangs des Operationsverstärkers der 6;
8 ein schematisches Schaltungsdiagramm eines A/D-Umsetzers, der die Auswahlschaltung der 5A und 5B umfasst;
9 ein schematisches Schaltungsdiagramm einer zweiten Ausführungsform der Auswahlschaltung gemäß der Erfindung;
10 ein schematisches Schaltungsdiagramm der Fehlererfassungsschaltung der 9;
11 ein schematisches Schaltungsdiagramm der Schaltschaltung der 9;
12 einen D/A-Umsetzer, der die Auswahlschaltungen der 9 bis 11 umfasst;
13 eine Graphik, die die Stromschwingungsformen von Signalen des invertierten Eingangs des Operationsverstärkers der 12 zeigen;
14 eine Graphik, die den Zusammenhang zwischen dem Zwischen-Elemente-Fehler und dem S/N-Wert bzw. Signal-zu-Rausch-Wert darstellt für den Vergleich zwischen dem Stand der Technik und der vorliegenden Erfindung; und
15 eine Graphik, die den Zusammenhang zwischen der Vorrichtungsfehlanpassung und einem Verzerrungswert darstellt für den Vergleichs zwischen dem Stand der Technik und der vorliegenden Erfindung.
Eine Auswahlschaltung der vorliegenden Erfindung wird nun nachstehend detailliert unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
5A und 5B sind schematische Schaltungsdiagramme einer ersten Ausführungsform einer Auswahlschaltung gemäß der Erfindung.
Diese Ausführungsform der Auswahlschaltung umfasst ein Paar von Datenverarbeitungsschaltungen 11a, 11b. Die Datenverarbeitungsschaltung 11a ist angepasst zum Steuern von Ausgangsgrößen OUT1, OUT2, wohingegen die Datenverarbeitungsschaltung 11b angepasst ist zum Steuern von Ausgangsgrößen OUT3, OUT4. Die Datenverarbeitungsschaltungen bzw. Signalverarbeitungsschaltungen 11a, 11b umfassen jeweils eine jeweilige Zeigerschaltung 16 und Register, die den jeweiligen innerhalb einer jeweiligen Ausgangsanschlussschaltung 18 dargestellten Ausgängen zugeordnet sind. Die Zeigerschaltungen 16 schließen ein jeweiliges Zeigerregister 15' ein. Jede Zeigerschaltung steuert die Werte der jeweiligen Zeigerregister 15' und der jeweiligen Ausgangsanschlüsse.
5-wertige Eingangsdaten (Eingangssignale) (p = 2) werden für diese Ausführungsform verwendet. Demnach ist der Wert m des Eingangs eine ganze Zahl zwischen 0 und 4 und m wird in der Form einer Binärzahl eingegeben. Gemäß der Erfindung wird der Wert der beiden von den drei Bitdaten von m genommenen signifikantesten Bits (MSB, 2SB) halbiert, um durch die zwei Datenverarbeitungsschaltungen 11a, 11b verwendet zu werden.
Wenn beispielsweise MSB = 0 und 2SB = 1 gilt, wird der durch Halbieren des Eingangswertes m (=1, oder 01 in der Form der 2-Bit-Binärzahl) erhaltene Wert für die Eingangsgröße jeder der beiden Datenverarbeitungsschaltungen 11a, 11b verwendet. Zudem wird in Übereinstimmung mit dem Wert des LSB (am wenigsten signifikantesten Bit) bestimmt, wenn 1 zu dem Wert der beiden signifikantesten Bits der 3-Bitdaten hinzuzufügen ist oder nicht.
Wenn LSB = 0 gilt, wird der Wert der beiden signifikantesten Bits in die beiden Datenverarbeitungsschaltungen 11a, 11b als 2-Bitdatenwert eingegeben. Dies bedeutet, dass m halbiert wird und der Quotient in jede der Schaltungen eingegeben wird.
Wenn andererseits LSB = 1 gilt, wird 1 zu den 2-Bitdaten hinzugefügt, die den Wert der signifikantesten Bits zeigen und die Summe wird in eine der beiden Datenverarbeitungsschaltungen 11a, 11b eingegeben während der Wert der beiden signifikantesten Bits in die andere Schaltung eingegeben wird. Dies bedeutet, dass (m + 1)/2 in die frühere Schaltung eingegeben wird, weil 1 zu dem Wert von den beiden signifikantesten Bits hinzugefügt wird, wohingegen (m – 1)/2 zu der letzteren Schaltung eingegeben wird, weil 1 nicht zu dem Wert der beiden signifikantesten Bits hinzugefügt wird und das am wenigsten signifikante Bit vernachlässigt wird. Die Summe der beiden Eingangswerte ist gleich m.
Wie oben dargelegt, ist die Summe der beiden jeweils in die beiden Datenverarbeitungsschaltungen 11a, 11b eingegebenen Werte gleich dem Wert des Eingangssignals m. Dann wählt jede der beiden Datenverarbeitungsschaltungen 11a, 11b eine Zahl von Ausgangsanschlüssen aus, die dem in sie eingegebenen Wert entspricht. Als ein Ergebnis wird eine Zahl von Ausgangsanschlüssen, die dem Eingangssignal m entspricht, ausgewählt.
Tabelle 5 ist eine Wahrheitstabelle für die Abfolge des Betriebsablaufs der Auswahlschaltung der 5A und 5B.
Mit dieser Ausführungsform der Auswahlschaltung gemäß der Erfindung ist wenn der 5-wertige Datenwert m eine gerade Zahl ist (0, 2, 4) die Anzahl der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11a, die H werden (und demnach ausgewählt sind) von den Ausgangsanschlüssen OUT1 und OUT2, und die der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11b, die H werden (und demnach ausgewählt sind) von den Ausgangsanschlüssen OUT3 und OUT4 gleich zueinander.
Wenn der 5-wertige Datenwert m gleich 0 ist, werden alle Ausgangsanschlüsse OUT1 bis OUT4 L (und demnach nicht ausgewählt). Wenn m = 2 ist, werden entweder OUT1 oder OUT2 H (erhalten Hochsignalpegel) während entweder OUT3 oder OUT4 H wird. Wenn m = 4 ist, werden alle Ausgangsanschlüsse OUT1 bis OUT4 H (und sind demnach ausgewählt).
Mit der Ausführungsform der Auswahlschaltung gemäß der Erfindung wird, wenn der 5-wertige Datenwert m eine ungerade Zahl ist (1, 3), die Anzahl der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11a, die H werden (und demnach ausgewählt sind) von dem Ausgangsanschlüssen OUT1 und OUT2 und die der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11b, die H werden (und demnach ausgewählt sind) von dem Ausgangsanschlüssen OUT3 und OUT4, nicht gleich zueinander.
Wenn der 5-wertige Datenwert m gleich 1 ist, gibt es zwei Möglichkeiten. Eine ist, dass entweder OUT1 oder OUT2 H wird und sowohl OUT3 als auch OUT4 L wird und die andere ist, dass sowohl OUT1 als auch OUT2 L wird und entweder OUT3 oder OUT4 H wird. Wie früher dargelegt, wird von der Gruppe von OUT1 und OUT2 und der von OUT3 und OUT4 die eine, bei der beide Ausgangsanschlüsse L werden (Niedrigsignalpegel erhalten), in einer abwechselnden Weise jedes Mal umgeschaltet, wenn eine ungerade Zahl m eingegeben wird.
Wenn m = 3 gilt, gibt es auch zwei Möglichkeiten. Eine ist, dass entweder OUT1 oder OUT2 H wird und sowohl OUT3 als auch OUT4 H wird und die andere ist, dass sowohl OUT1 als auch OUT2 H wird und entweder OUT3 oder OUT4 H wird. In diesem Fall wird wieder von der Gruppe von OUT1 und OUT2 und der von OUT3 und OUT4 die, bei der beide Ausgangsanschlüsse H werden, in einer abwechselnden Weise jedes Mal umgeschaltet, wenn eine ungerade Zahl m eingegeben wird.
In den beiden Datenverarbeitungsschaltungen 11a, 11b werden OUT1 und OUT2 mit einer selben Wahrscheinlichkeit auf der Basis des Eingangswertes und des Leseergebnisses des Zeigerregisters ausgewählt (15' in 5A) und in ähnlicher Weise werden auch OUT3 und OUT4 mit einer selben Wahrscheinlichkeit ausgewählt.
Wenn die Anzahl der ausgewählten Ausgangsanschlüsse nicht kleiner als 1 ist, spezifiziert das Zeigerregister 15' die Position des Ausgangsanschlusses, der zuerst ausgewählt ist. Wenn beispielsweise das Zeigerregister 15' das Register in der Schaltung 18 zum Ausgeben von OUT1 in der Datenverarbeitungsschaltung 11a spezifiziert und das LSB1 und das MSB1 des Datenwertes angeben, dass ein Ausgangsanschluss auszuwählen ist, wird das Register in der Schaltung 18 zum Ausgeben von OUT1 ausgewählt und OUT1 wird gleich "1". Daraufhin ändert sich die Ausgangsgröße des Zeigerregisters 15' zum Spezifizieren des Registers in der Schaltung 18 zum Ausgeben von OUT2.
Wenn andererseits das Zeigerregister 15' das Register in der Schaltung 18 zum Ausgeben von OUT1 in der Datenverarbeitungsschaltung 11a spezifiziert und das LSB1 und das MSB1 des Datenwertes angeben, dass zwei Ausgangsanschlüsse auszuwählen sind, werden das Register in Schaltung 18 zum Ausgeben von OUT1 und das Register in Schaltung 18 zum Ausgeben von OUT2 ausgewählt und sowohl OUT1 als auch OUT2 werden gleich "1". Wenn schließlich das LSB1 und das MSB1 des Datenwertes angeben, dass kein Ausgangsanschluss auszuwählen ist, wird weder das Register in der Schaltung 18 zum Ausgeben von OUT1 noch das Register in der Schaltung 18 zum Ausgeben von OUT2 ausgewählt und sowohl OUT1 als auch OUT2 werden gleich "0". In jedem Fall behält der Ausgang des Zeigerregisters 15' das Spezifizieren des Registers in Schaltung 18 zum Ausgeben von OUT1 bei.
Mit der obigen Anordnung für Operationen werden die vier Ausgangsanschlüsse OUT1, OUT2, OUT3 und OUT4 mit einer selben und identischen Wahrscheinlichkeit H (und sind demnach ausgewählt).
6 ist ein schematisches Schaltungsdiagramm eines D/A-Wandlers, der die Auswahlschaltung der 5A und 5B umfasst und eine Analogsignalgeneratorschaltung 22.
Der D/A-Wandler verwendet ein Mehrbit-ΣΔ-Modulationsverfahren (Sigma-Delta-Modulationsverfahren). Beachte, dass die Ausgangsanschlüsse OUT1 bis OUT4 in 5A und 5B den Ausgangsanschlüssen OUT1 bis OUT4 in 6 entsprechen.
Die Anzahl der Invertierer, die L werden (und demnach ausgewählt sind) von den vier Invertierern Inv.1, Inv.2, Inv.3 und Inv.4 hängt von dem 5-wertigen Datenwert m ab. Wenn beispielsweise m = 0 ist, werden die Ausgangsgrößen aller vier Invertierer Inv.1, Inv.2, Inv.3 und Inv.4 H (und sind demnach nicht ausgewählt). Wann andererseits m = 1, 2, 3 oder 4 ist, wird die Anzahl der Ausgangsgrößen, die L wird, von den vier Invertierern Inv.1, Inv.2, Inv.3 und Inv.4 jeweils 1, 2, 3 bzw. 4.
Tabelle 6 zeigt den Zusammenhang zwischen dem 5-wertigen Datenwert m und der Ausgangsgrößen der Invertierer Inv.1, Inv.2, Inv.3 und Inv.4, die erhalten werden können, wenn die Auswahlschaltung der 5A und 5B auf den D/A-Wandler der 6 angewendet werden. In Tabelle 6 kennzeichnet ein weißer Kreis einen ausgewählten Ausgang (1/2-Tastgrad L-Ausgang).
Tabelle 6
Auf das Auswahlverfahren der Tabelle 6 wird hier als PDWA-Decodierung Bezug genommen.
Das PDWA-Decodierverfahren ist dadurch gekennzeichnet, dass die vier Invertierer Inv.1, Inv.2, Inv.3 und Inv.4 in eine erste Gruppe von zwei Invertierern Inv.1 und Inv.2 und eine zweite Gruppe von Invertierern Inv.3 und Inv.4 aufgeteilt ist und die Auswahlschaltung in solcher Weise betrieben wird, dass die zwei Invertierer der ersten Gruppe oder Inv.1 und Inv.2 mit einer selben Wahrscheinlichkeit ausgewählt werden während die zwei Invertierer der zweiten Gruppe oder Inv.3 und Inv.4 mit einer selben Wahrscheinlichkeit ausgewählt werden. Zudem wird der Wert der zwei signifikantesten Bits (MSB, 2SB) des eingegebenen 3-Bitdatenwertes (5-wertigen Datenwertes) halbiert und die Anzahl von Invertierern gleich dem Quotienten wird in jeder der Gruppen der Invertierer Inv.1 und Inv.2 und der Gruppe der Invertierer Inv.3 und Inv.4 in einer Weise ausgewählt, wie früher beschrieben.
Noch zusätzlich, wenn das am wenigstens signifikante Bit (LSB) gleich 1 ist und demnach der 3-Bitdatenwert (5-wertiger Datenwert) eine ungerade Zahl repräsentiert, wird der Invertierer, der durch das LSB ausgewählt wird, in einer abwechselnden Weise zwischen der Gruppe der Invertierer Inv.1 und Inv.2 und der der Invertierer Inv.3 und Inv.4 umgeschaltet.
Dann werden als ein Ergebnis die vier Invertierer Inv.1, Inv.2, Inv.3 und Inv.4 mit einer selben und identischen Wahrscheinlichkeit ausgewählt und der durch die Invertierer Inv.1, Inv.2, Inv.3 und Inv.4 und den daran verbundenen Widerstand R erzeugte Fehler (Rauschen) kann einem Rauschformungsprozess unterzogen werden, um ihn aus dem Band zu bewegen. Demnach ist es möglich, einen D/A-Wandler bereitzustellen, der ein hohes S/N-Verhältnis bzw. Signal-zu-Rausch-Verhältnis zeigt.
Tabelle 7 zeigt den Betrieb des D/A-Wandlers der 6.
Beachte, dass in Tabelle 7 der Betrieb der D/A-Wandlung zum Zwecke der Vereinfachung auf der Basis des 5-wertigen Datenwertes durchgeführt wird, der durch Thermometerdekodierung erhalten wird und nicht einem Verwürfelungsprozess unterzogen wird.
7 zeigt die Schwingungsform des elektrischen Stroms i, der in den negativen Eingangsknoten des Operationsverstärkers 6 eingegeben wird und die Schwingungsform der Analgospannungs-Ausgangsgröße. Wieder wird zum Zwecke der Vereinfachung die dort gezeigte Schwingungsform für die D/A-Wandlung auf der Basis des 5-wertigen Datenwertes erhalten, der der Thermometer-Decodierung unterzogen wird aber keiner Verwürfelung. Beachte auch, dass der Tiefpassfilter-Effekt der Rückführungskapazität des Operationsverstärkers ebenfalls vernachlässigt wird.
8 ist ein schematisches Schaltungsdiagramm eines Mehrbit-ΣΔ-Modulations-D/A-Wandlers, der die Auswahlschaltung der 5A und 5B umfasst.
Der Betrieb des Rückführungsabschnitts (für die D/A-Wandlung) des A/D-Wandlers ist im Wesentlichen derselbe wie der des D/A-Wandlers der 6, obwohl ein 3-Bitdatenwert (5-wertiger Datenwert) erhalten wird durch Unterziehen der Ausgangsgröße der analogen Integrationsausgangsschaltung 20 des A/D-Wandlerabschnittes der A/D-Wandlung mit Hilfe von vier Analogkomparatoren CMP1, CMP2, CMP3 und CMP4 und einer Logikschaltung 21.
Tabelle 8 zeigt den Zusammenhang zwischen den Ausgangsgrößen der Komparatoren und den durch die A/D-Wandlung erhaltenen Werten.
Wie von dem Obigen zu sehen ist, kann in dem Fall einer A/D-Wandlerschaltung der Fehler (das Rauschen) der durch die Invertierer Inv.1, Inv.2, Inv.3 und Inv.4 und den daran verbundenen Widerstand R in der D/A-Wandlerschaltung des Rückkopplungsabschnittes erzeugt wird, einem Rauschformungsprozess unterzogen werden, um ihn aus dem Band zu bewegen. Demnach ist es für einen A/D-Wandler gemäß der Erfindung möglich, A/D-Wandlungen mit einem hohen S/N-Verhältnis auszuführen.
9 bis 11 zeigen eine zweite Ausführungsform der Auswahlschaltung gemäß der Erfindung.
Diese Ausführungsform der Auswahlschaltung umfasst ein Paar Datenverarbeitungsschaltungen 11a, 11b. Die Datenverarbeitungsschaltung 11a ist angepasst zum Steuern von Ausgängen OUT1, OUT2 und OUT3, wohingegen die Datenverarbeitungsschaltung 11b angepasst ist zum Steuern von Ausgängen OUT4, OUT5 und OUT6. Die Datenverarbeitungsschaltungen (Signalverarbeitungsschaltung) 11a und 11b umfassen jeweils eine jeweilige Zeigerschaltung 16 und den jeweiligen Ausgängen, die innerhalb einer jeweiligen Ausgangsanschlussschaltung 18 dargestellt sind zugeordnete Register. Die Zeigerschaltungen 16 schließen jeweils p Zeigerregister 15 (p = 3) ein. Jede Zeigerschaltung steuert die Werte der jeweiligen Zeigerregister und Ausgangsanschlüsse. 7-wertige Eingangsdatenwerte (Eingangssignal) (p = 3) werden für diese Ausführungsform verwendet. Demnach ist der Wert m der Eingangsgröße eine ganze Zahl zwischen 0 und 6 und m wird in der Form einer Binärzahl eingegeben. Erfindungsgemäß wird der Wert der von dem 3-Bitdaten von m genommenen beiden signifikantesten Bits (MSB, 2SB) halbiert, um durch die zwei Datenverarbeitungsschaltungen 11a, 11b verwendet zu werden.
Beispielsweise, wenn MSB = 0 und 2SB = 1 gilt, wird der durch Halbieren des Eingangswertes (=1, oder 01 in Form der 2-Bit-Binärzahl) erhaltene Wert unter Vernachlässigung des am wenigsten signifikanten Bits (LSB) für die Eingabe in jede der beiden Datenverarbeitungsschaltungen 11a, 11b verwendet. Zudem wird in Übereinstimmung mit dem Wert des LSB bestimmt, wenn 1 zu dem Wert der beiden signifikantesten Bits des 3-Bitdatenwertes hinzugefügt werden soll oder nicht.
Wenn LSB = 0 gilt, wird der Wert der beiden signifikantesten Bits in die beiden Datenverarbeitungsschaltungen 11a, 11b als 2-Bitdatenwert eingegeben. Dies bedeutet, dass m halbiert wird und der Quotient in jede der Schaltungen eingegeben wird.
Wenn andererseits LSB = 1 ist, wird 1 zu dem den Wert der beiden signifikantesten Bits zeigenden 2-Bitdatenwert hinzugefügt und die Summe wird in eine der beiden Datenverarbeitungsschaltungen 11a, 11b eingegeben während der Wert der beiden signifikantesten Bits in die andere Schaltung eingegeben wird. Dies bedeutet, dass (m + 1)/2 in die vorhergehende Schaltung eingegeben wird, weil 1 zu dem Wert der beiden signifikantesten Bits hinzugefügt wird, wohingegen (m – 1)/2 in die letztere Schaltung eingegeben wird, weil nicht 1 zu dem Wert der beiden signifikantesten Bits hinzugefügt wird und das LSB vernachlässigt wird.
Die Summe der beiden Eingangswerte ist gleich m. Wie dargelegt, ist die Summe der beiden jeweils in die beiden Datenverarbeitungsschaltungen 11a, 11b eingegebenen Werte gleich dem Wert des Eingangssignals m. Dann wählt jede der beiden Datenverarbeitungsschaltungen 11a, 11b eine Anzahl von Ausgangsanschlüssen, die dem in sie eingegebenen Wert entspricht, aus. Als ein Ergebnis wird eine Anzahl von Ausgangsanschlüssen, die dem eingegebenen Signal m entspricht, ausgewählt werden.
Tabelle 9 und 10 sind Wahrheitstabellen für die Betriebsabfolge der Auswahlschaltung der 9 bis 11.
Mit dieser Ausführungsform der Auswahlschaltung gemäß der Erfindung sind wenn der 7-wertige Datenwert m eine gerade Zahl ist (0, 2, 4, 6) die Anzahl der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11a, die H werden (und demnach ausgewählt sind) von dem Ausgangsanschlüssen OUT1, OUT2, OUT3 und die der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11b, die H werden (und demnach ausgewählt sind) von den Ausgangsanschlüssen OUT4, OUT5, OUT6 gleich zueinander. Wenn der 7-wertige Datenwert m gleich Null ist, werden alle Ausgangsanschlüsse OUT1 bis OUT6 L (und sind demnach nicht ausgewählt). Wenn m = 2 gilt, wird eine von OUT1, OUT2 und OUT3 H während eine von OUT4, OUT5 und OUT6 H wird. Wenn m = 4 ist, werden zwei von OUT1, OUT2 und OUT3 H während zwei von OUT4, OUT5 und OUT6 H werden. Wenn m = 6 ist, werden alle Ausgangsanschlüsse OUT1 bis OUT6 H (und sind demnach ausgewählt).
Mit der Ausführungsform der Auswahlschaltung gemäß der Erfindung werden wenn der 7-wertige Datenwert m eine ungerade Zahl ist (1, 3, 5) die Anzahl der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11a, die H werden (und demnach ausgewählt sind), von den Ausgangsanschlüssen OUT1, OUT2 und OUT3, und die der Ausgangsanschlüsse der Datenverarbeitungsschaltung 11b, die H werden (und demnach ausgewählt sind) von den Ausgangsanschlüssen OUT4, OUT5 und OUT6 nicht gleich zueinander sein.
Wenn der 7-wertige Datenwert m gleich 1 ist, gibt es zwei Möglichkeiten. Eine ist, dass eine von OUT1, OUT2 und OUT3 H wird, während alle von OUT4, OUT5 und OUT6 L werden und die andere ist, dass alle von OUT1, OUT2 und OUT3 L werden während eine von OUT4, OUT5 und OUT6 H wird. Wie zuvor ausgeführt, wird von der Gruppe von OUT1, OUT2 und OUT3 und der von OUT4, OUT5 und OUT6 die, bei der alle Ausgangsanschlüsse L werden, in einer abwechselnden Weise jedes Mal wenn eine ungerade Zahl m eingegeben wird, umgeschaltet.
Wenn m = 3 gilt, gibt es auch zwei Möglichkeiten. Eine ist, dass eine von OUT1, OUT2 und OUT3 H wird und zwei von OUT4, OUT5 und OUT6 H werden und die andere ist, dass zwei von OUT1, OUT2 und OUT3 H wird und eine von OUT4, OUT5 und OUT6 H wird. In diesem Fall wird wieder die Gruppe von OUT1, OUT2 und OUT3 und die von OUT4, OUT5 und OUT6, bei der beide Ausgangsanschlüsse L sind, in einer abwechselnden Weise jedes Mal umgeschaltet, wenn eine ungerade Zahl m eingegeben wird.
Wenn m = 5 ist, gibt es auch zwei Möglichkeiten. Eine ist, dass zwei von OUT1, OUT2 und OUT3 H werden und alle von OUT4, OUT5 und OUT6 H werden und die andere ist, dass alle von OUT1, OUT2 und OUT3 H werden und zwei von OUT4, OUT5 und OUT6 H werden. Noch einmal, von der Gruppe von OUT1, OUT2 und OUT3 und der von OUT4, OUT5 und OUT6, wird die, bei der alle Ausgangsanschlüsse H werden, in einer abwechselnden Weise jedes Mal umgeschaltet, wenn eine ungerade Zahl m eingegeben wird.
In der Datenverarbeitungsschaltung 11a werden OUT1, OUT2 und OUT3 mit derselben Wahrscheinlichkeit auf der Basis des Ausgangswertes und der Auslesung des Leseregisters 15 ausgewählt (D-FF, das Q1, Q2 und Q3 ausgibt in 9). In der Datenverarbeitungsschaltung 11b werden OUT4, OUT5 und OUT6 mit einer selben Wahrscheinlichkeit auf der Basis des Eingangswertes und der Auslesung des Zeigerregisters 15 ausgewählt (D-FF, das Q1, Q5 und Q6 ausgibt, in 9).
Wenn die Anzahl der ausgewählten Ausgangsanschlüsse nicht kleiner als 1 ist, spezifiziert das Zeigerregister 15 die Position des Ausgangsanschlusses, der zuerst ausgewählt wird.
Wenn beispielsweise das Zeigerregister das Register in der Schaltung 18 zum Ausgeben von OUT1 in der Datenverarbeitungsschaltung 11a auswählt und LSB1 und MSB1 der Daten angeben, dass ein Ausgangsanschluss auszuwählen ist, wird das Register in Schaltung 18 zum Ausgeben von OUT1 ausgewählt und OUT1 wird gleich "1". Daraufhin ändert sich der Ausgang des Zeigerregisters 15 zum Spezifizieren des Registers in Schaltung 18 zum Ausgeben von OUT2.
Wenn das Zeigerregister 15 in das Register in Schaltung 18 zum Ausgeben von OUT2 spezifiziert und LSB1 und MSB1 der Daten angeben, dass ein Ausgangsanschluss auszuwählen ist, wird das Register in Schaltung 18 zum Ausgeben von OUT2 ausgewählt und OUT2 wird gleich "1". Daraufhin ändert sich der Ausgang des Zeigerregisters 15 zum Spezifizieren des Registers in Schaltung 18 zum Ausgeben von OUT3.
Wenn das Zeigerregister 15 das Register in Schaltung 18 zum Ausgeben von OUT3 spezifiziert und das LSB1 und das MSB1 der Daten angeben, dass ein Ausgangsanschluss auszuwählen ist, wird das Register in Schaltung 18 zum Ausgeben von OUT3 ausgewählt und OUT3 wird "1". Daraufhin ändert sich der Ausgang des Zeigerregisters 15 zum Spezifizieren des Registers in Schaltung 18 zum Ausgeben von OUT1.
Wenn andererseits das Zeigerregister das Register in Schaltung 18 zum Ausgeben von OUT1 in der Datenverarbeitungsschaltung 11a spezifiziert und das LSB1 und das MSB1 des Datenwertes angeben, dass zwei Ausgangsanschlüsse auszuwählen sind, werden das Register in Schaltung 18 zum Ausgeben von OUT1 und das Register in Schaltung 18 zum Ausgeben von OUT2 ausgewählt und sowohl OUT1 als auch OUT2 werden gleich "1". Daraufhin ändert sich der Ausgang des Zeigerregisters 15 zum Spezifizieren des Registers in Schaltung 18 zum Ausgeben von OUT3.
Wenn letztendlich das Zeigerregister 15 das Register in Schaltung 18 spezifiziert zum Ausgeben von OUT1 und das LSB1 und das MSB1 des Datenwertes angeben, dass ein Ausgangsanschluss auszuwählen ist, wird keines der drei Register in Schaltung 18 ausgewählt und alle OUT1, OUT2 und OUT3 werden gleich "0". In jedem Fall wird der Ausgang des Zeigerregisters 15 beibehalten zum Spezifizieren des Registers in der Schaltung 18 zum Ausgeben von OUT1.
Mit der obigen Betriebsanordnung werden die sechs Ausgangsanschlüsse OUT1, OUT2, OUT3, OUT4, OUT5 und OUT6 H (und werden demnach ausgewählt) mit einer selben und identischen Wahrscheinlichkeit.
In der Auswahlschaltung der 9 bis 11 wird, wenn ein Betriebsfehler bedingt durch beispielsweise ein sehr großes Rauschen oder einen unstabilen Betrieb der Energieversorgung VDD auftritt, eine Fehlererfassungsschaltung 17 ERROR-DETECT aktiv, um die Auswahlschaltung zurück in den normalen Betriebszustand zu bringen.
12 ist ein D/A-Wandler, der die Auswahlschaltung der 9 bis 11 umfasst.
Der D/A-Wandler verwendet ein Mehr-Bit-ΣΔ-Modulationsverfahren (Sigma-Delta-Modulationsverfahren). Beachte, dass die Ausgangsanschlüsse OUT1 bis OUT6 der 9 bis 11 den Ausgangsanschlüssen OUT1 bis OUT6 in 12 entsprechen. Der D/A-Wandler schließt eine Analogsignalerzeugungsschaltung 22 ein.
Die Anzahl von Invertierern, die L wird (und demnach ausgewählt sind) von den sechs Invertierern Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 hängt von dem 7-wertigen Datenwert m ab. Wenn beispielsweise m = 0 ist, werden die Ausgänge aller sechs Invertierer Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 H (und sind demnach nicht ausgewählt). Wenn andererseits m = 1, 2, 3, 4, 5 oder 6 ist, wird die Anzahl der Ausgänge, die L wird von den sechs Invertierern Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 1, 2, 3, 4, 5 bzw. 6.
Tabelle 11 zeigt im Zusammenhang zwischen dem 7-wertigen Datenwert und den Ausgängen der Invertierer Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6, der erhalten werden kann, wenn die Auswahlschaltung der 9 bis 11 auf den D/A-Wandler der 12 angewendet wird. In Tabelle 11 kennzeichnet ein weißer Kreis einen ausgewählten Ausgang (1/2-Tastgrad von L-Ausgängen).
Tabelle 11
Wie zuvor erwähnt wird auf das Auswahlverfahren der Tabelle 11 als PDWA-Decodierung hier Bezug genommen.
Das PDWA-Decodierverfahren ist dadurch gekennzeichnet, dass die sechst Invertierer Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 in eine erste Gruppe von drei Invertierern Inv.1, Inv.2 und Inv.3 aufgeteilt sind und eine zweite Gruppe von drei Invertierern Inv.4, Inv.5 und Inv.6, und die Auswahlschaltung auf solche Weise betrieben wird, dass die drei Invertierer der ersten Gruppe, oder Inv.1, Inv.2 und Inv.3, mit einer selben Wahrscheinlichkeit ausgewählt werden während die drei Invertierer der zweiten Gruppe, oder Inv.4, Inv.5 und Inv.6, mit einer selben Wahrscheinlichkeit ausgewählt werden. Zudem wird der Wert der am meisten signifikanten Bits (MSB, 2SB) des eingegebenen 3-Bit-Datenwertes (7-wertiger Datenwert) halbiert und die Anzahl von Invertierern gleich dem Quotienten wird in beiden der Gruppen der Invertierer Inv.1, Inv.2 und Inv.3 und der Gruppe der Invertierer Inv.4, Inv.5 und Inv.6 in einer zuvor beschriebenen Weise ausgewählt.
Noch zusätzlich, wenn das am wenigsten signifikante Bit (LSB) gleich 1 ist und demnach der 3-Bitdatenwert (7-wertiger Datenwert) eine ungerade Zahl repräsentiert, wird der durch das LSB ausgewählte Invertierer in einer abwechselnden Weise zwischen der Gruppe der Invertierer Inv.1, Inv.2 und Inv.3 und der der Invertierer Inv.4, Inv.5 und Inv.6 umgeschaltet.
Dann werden als ein Ergebnis die sechs Invertierer Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 mit einer selben und identischen Wahrscheinlichkeit ausgewählt und der durch die Inv.1, Inv.2, Inv.3, Inv.4, Inv.5 und Inv.6 und den damit verbundenen Widerstand R erzeugte Fehler (Rauschen) kann einem Rauschformungsprozess unterzogen werden, um ihn aus dem Band zu bewegen. Demnach ist es möglich, einen D/A-Wandler bereitzustellen, der ein hohes S/N-Verhältnis zeigt.
Tabelle 12 zeigt den Betrieb des D/A-Wandlers der 12. Beachte, dass in Tabelle 12 der Betrieb der D/A-Wandlung zum Zwecke der Vereinfachung auf der Basis des 7-wertigen Datenwertes durchgeführt wird, der durch Thermometerdekodierung erhalten wird und nicht einem Verwürfelungsprozess unterzogen worden ist.
13 zeigt die Schwingungsform des in den negativen Eingangsknoten des Operationsverstärkers 11 der 12 eingegebenen elektrischen Stroms i und die Schwingungsform der Analogausgangsspannung.
Noch einmal wird zum Zwecke der Vereinfachung die hier gezeigte Schwingungsform für die D/A-Wandlung auf der Basis des 7-wertigen Datenwertes erhalten, der einer Thermometerdekodierung unterzogen worden ist aber keiner Verwürfelung. Beachte auch, dass der Tiefpassfilter-Effekt der Rückkopplungskapazität des Operationsverstärkers ebenfalls vernachlässigt ist.
Eine Auswahlschaltung gemäß der Erfindung und ein D/A-Wandler (oder A/D-Wandler) der eine solche Auswahlschaltung umfasst, werden oben beschrieben. Nun wird der Rauschformungseffekt einer Auswahlschaltung gemäß der Erfindung simuliert.
14 und 15 sind Graphiken zum Zeigen einiger der durch eine Simulation des Rauschformungseffektes einer Auswahlschaltung gemäß der Erfindung erhaltenen Ergebnisse.
Die Graphiken der 14 und 15 werden erhalten durch Anwenden einer Auswahlschaltung gemäß der Erfindung auf einen ΣΔ-Modulator, der angepasst ist zum Erzeugen von 7-wertigen Ausgangsgrößen. In 14 und 15 bezieht sich kein Verwürfeln auf bekannte Thermometerdekodierung und das Verwürfeln 1 bezieht sich auf DWA-Dekodierung wohingegen das Verwürfeln 2 sich auf PDWA-Decodierung gemäß der Erfindung bezieht.
Es wird auf 14 Bezug genommen, die Horizontalachse repräsentiert die Einrichtungsfehlanpassung und die Vertikalachse repräsentiert den S/N-Wert. Das Ergebnis der in 14 gezeigten Simulation liefert Folgendes.
Wenn kein Verwürfeln verwendet wird, fällt der S/N-Wert rasch auf 60 dB wenn es eine Einrichtungsfehlanpassung von 1% gibt.
Dann fällt der S/N-Wert weiter da die Einrichtungsfehlanpassung zunimmt. Beispielsweise ist der S/N-Wert 40 dB wenn die Einrichtungsfehlanpassung 10% ist.
Normalerweise gibt es eine Einrichtungsfehlanpassung von etwa einigen Prozent um sicher zu sein. Demnach arbeitet kein Produkt gut, das kein Verwürfeln verwendet und kann daher kaum praktische Anwendungen finden.
Andererseits ist der S/N-Wert bei Verwürfeln1 und Verwürfeln2 für eine Einrichtungsfehlanpassung von 1% nur um etwa 1 dB niedriger als für eine Einrichtungsfehlanpassung von 0% und fällt nur um 15 dB ab, wenn die Einrichtungsfehlanpassung auf 10% ansteigt. Daher fällt der S/N-Wert niemals unter 80 dB.
Daher kann durch Verwenden einer Auswahlschaltung (oder eines Neuanordnungs-Algorithmus) gemäß der Erfindung ein zufriedenstellend großer S/N-Wert erhalten werden wie in dem Fall der DWA-Dekodierung ohne spürbare Erhöhung der Größe der Hardware, so dass es möglich ist, hochexakte D/A-Umwandlungen durchzuführen.
Es wird auf 15 Bezug genommen, die Horizontalachse repräsentiert die Einrichtungsfehlanpassung und die Vertikalachse repräsentiert den Verzerrungswert THD+N. Das Ergebnis der in 15 gezeigten Simulation liefert das Folgende.
Wenn keine Verwürfelung verwendet wird, wird der THD+N-Wert zu etwa –55 dB reduziert, wenn es eine Einrichtungsfehlanpassung von 1% gibt. Dann wird der THD+N-Wert weiter reduziert, wenn die Einrichtungsfehlanpassung zunimmt. Beispielsweise ist der THD+N-Wert etwa –40 dB, wenn der Fehler zwischen Elementen 10% ist.
Andererseits wird mit Verwürfelung 1 und Verwürfelung 2 der THD+N-Wert für eine Vorrichtungsfehlanpassung von 1% von dem Wert für eine Vorrichtungsfehlanpassung von 0% nur um etwa 1 dB reduziert und wird nur um etwa 17 dB verschlechtert, wenn die Vorrichtungsfehlanpassung auf 10% ansteigt. Demnach übersteigt der THD+N-Wert niemals –80 dB.
Daher kann durch Verwenden einer Auswahlschaltung (oder eines Neuanordnungs-Algorithmus) gemäß der Erfindung ein zufriedenstellender THD+N-Wert erhalten werden wie in dem Fall von DWA-Dekodierung ohne spürbare Zunahme der Größe der Hardware, so dass es möglich ist, hochexakte D/A-Umsetzungen auszuführen.
Wie detailliert beschrieben, sind in einer Auswahlschaltung gemäß der Erfindung und einem D/A-Umsetzer (oder einem A/D-Umsetzer), der eine solche Auswahlschaltung umfasst, keine Verwendung von sperriger Hardware einbezogen und der Einfluss der Analogelemente auf die Umsetzungsgenauigkeit kann minimiert werden. Daher ist es möglich, Umsetzungen ohne Anheben der Betriebsgeschwindigkeit exakt auszuführen. Zudem, da der Einfluss einer Einrichtungsfehlanpassung minimal ist, ist es nicht länger notwendig, hochexakte Analogelemente zu verwenden und daher kann die Verwendung von teuren Herstellungsprozessen und teuren Techniken wie einer Trimm- bzw. Anpassungs-Technik eliminiert werden zum Reduzieren der Herstellungskosten. Letztendlich reduziert eine reduzierte Betriebsgeschwindigkeit wiederum die Energieverbrauchsrate.

Claims

Auswahlschaltung, gekennzeichnet durch das Umfassen: einer Logikschaltung (13a, 13b, 14a, 14b), angepasst zum Empfangen eines 2p+1-wertigen n-Bit-Eingangssignals m, wobei 2ⁿ ≧ 2p ≧ 2 gilt, wobei n und p ganzen Zahlen sind und m eine ganze Zahl ist, die das Erfordernis von 2p ≧ m ≧ 0 erfüllt, zum Erzeugen eines Paars interner Signale mit einem durch Halbieren des auf der Basis der oberen n-1 Bits des eingegebenen Signals m erzeugten Wertes, das am wenigstens signifikante Bit des Eingangssignals m vernachlässigend, und dann, in dem Fall, dass das Eingangssignal m einen ungeradzahligen Wert hat, erste und zweite Signale zu erzeugen durch jedmaliges wechselweises Addieren von 1 to einem in dem Paar von internen Signalen, oder um in dem Fall des Eingangssignals m mit einem geradzahligen Wert, erste und zweite Signale gleich dem Paar interner Signale festzulegen; einer erste Signalverarbeitungsschaltung (11a) mit p ersten Ausgangsanschlüssen (OUT1, OUT2 oder OUT1, OUT2, OUT3) und angepasst zum Auswählen einer Anzahl von Ausgangsanschlüssen in Entsprechung zu dem Wert des ersten Signals von den p ersten Ausgangsanschlüssen auf der Basis des ersten Signals, um die p-Ausgangsanschlüsse mit derselben und identischen Auswahlwahrscheinlichkeit ausgewählt werden zu lassen; und einer zweiten Signalverarbeitungsschaltung (11b) mit p zweien Ausgangsanschlüssen (OUT3, OUT4 oder OUT4, OUT5 oder OUT6) und angepasst zum Auswählen einer Anzahl von Ausgangsanschlüssen in Entsprechung zu dem Wert des zweiten Signals von den p zweiten Ausgangsanschlüssen auf der Basis des zweiten Signals, um die p-Ausgangsanschlüsse mit einer selben identischen Auswahlwahrscheinlichkeit ausgewählt werden zu lassen.
Auswahlschaltung nach Anspruch 1: dadurch gekennzeichnet, dass die Anzahl der ausgewählten Ausgangsanschlüsse der ersten Ausgangsanschlüsse und der zweiten Ausgangsanschlüsse durch den Wert des Eingangssignals m bestimmt wird.
Auswahlschaltung nach Anspruch 1: dadurch gekennzeichnet, dass das Eingangssignal m in Form einer Binärzahl ausgedrückt wird.
Auswahlschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Signalverarbeitungsschaltung (11a) erste p Register (15) in einer ersten Zeigerschaltung (16) hat, angepasst, um zuerst nur ein Register der p Register (15) zu spezifizieren, und die Verarbeitungsschaltung (11b) zweite p Register (15) in einer zweiten Zeigerschaltung (16) hat, angepasst, um zweitens nur ein Register der zweiten p Register (15) zu spezifizieren.
Auswahlschaltung nach Anspruch 4: dadurch gekennzeichnet, dass die erste Zeigerschaltung (16) eine nächste Position des spezifizierten nur einen Registers der ersten durch sie zu spezifizierenden p-Register auf der Basis einer Momentanposition des spezifizierten ersten nur einen Registers und des Wertes des ersten Signals bestimmt.
Auswahlschaltung nach Anspruch 4: dadurch gekennzeichnet, dass die zweite Zeigerschaltung eine nächste Position des spezifizierten zweiten nur einen Registers der zweiten, durch sie zu spezifizierenden p Register auf der Basis einer Momentanposition des spezifizierten zweiten nur einen Registers und dem Wert des zweiten Signals bestimmt.
Auswahlschaltung nach Anspruch 5: dadurch gekennzeichnet, dass die erste Zeigerschaltung die nächste Position des spezifizierten nur einen Registers der ersten p Register zu der Momentanposition für das erste Signal mit einem Wert von entweder 0 oder p behält, aber die nächste Position des spezifizierten ersten nur einen Registers der p Register, die von der Momentanposition für das erste Signal mit einem Wert zwischen 1 und p-1 spezifiziert.
Auswahlschaltung nach Anspruch 6: dadurch gekennzeichnet, dass die zweite Zeigerschaltung die nächste Position des spezifizierten zweiten nur einen Registers der zweiten p-Register zu der Momentanposition für das zweite Signal mit einem Wert von entweder 0 oder p behält, aber die nächste Position des spezifizierten zweiten nur einen Registers der zweiten p-Register, die von der Momentanposition für das zweite Signal mit einem Wert zwischen 1 bis p-1 abweichen, spezifiziert.
Auswahlschaltung nach Anspruch 7: dadurch gekennzeichnet, dass die erste Zeigerschaltung arbeitet, um das spezifizierte erste nur eine Register der ersten p-Register nicht in wiederholter Weise zu spezifizieren, während das erste Signal in wiederholter Weise denselben Wert hat wie zuvor.
Auswahlschaltung nach Anspruch 8: dadurch gekennzeichnet, dass die zweite Zeigerschaltung arbeitet, um das spezifizierte zweite nur eine Register der zweiten p-Register nicht in wiederholter Weise zu spezifizieren, während das zweite Signal in wiederholter Weise denselben Wert hat wie zuvor.
Auswahlschaltung nach Anspruch 1: dadurch gekennzeichnet, dass die ersten Signalverarbeitungsschaltung (11a) ein einzelnes Register (15') hat, das in einer ersten Zeigerschaltung (16) eingerichtet ist und ein nächster Ausgangswert des einzelnen Registers auf der Basis eines momentanen Ausgangswertes des einzelnen Registers und dem Wert des ersten Signals für einen Wert von p gleich 2 spezifiziert ist.
Auswahlschaltung nach Anspruch 11: dadurch gekennzeichnet, dass die zweite Signalverarbeitungsschaltung (11b) ein einzelnes Register (15') hat, das in einer zweiten Zeigerschaltung (16) eingerichtet ist, und ein nächster Ausgangswert des einzelnen Registers auf der Basis eines momentanen Ausgangswerts des einzelnen Registers und dem Wert des ersten Signals für einen Wert von p gleich 2 spezifiziert wird.
Auswahlschaltung nach Anspruch 9: dadurch gekennzeichnet, dass die erste Zeigerschaltung (16) nicht weniger als 0 aber nicht mehr als p Anschlüsse von den p ersten Ausgangsanschlüssen (OUT1, OUT2 oder OUT1, OUT2, OUT3) auf der Basis der Position des momentan spezifizierten ersten nur einen Registers und des Wertes des ersten Signals auswählt.
Auswahlschaltung nach Anspruch 10: dadurch gekennzeichnet, dass die zweite Zeigerschaltung (16) nicht weniger als 0 aber nicht mehr als p Anschlüsse aus den p zweiten Ausgangsanschlüssen (OUT3, OUT4 oder OUT4, OUT5, OUT6) auf der Basis der Position des momentan spezifizierten zweiten nur einen Registers und des Wertes des zweiten Signals auswählt.
Auswahlschaltung nach Anspruch 13: dadurch gekennzeichnet, dass ein Ausgangssignal des von den p ersten Ausgangsanschlüssen (OUT1, OUT2 oder OUT1, OUT2, OUT3) ausgewählten Anschlusses in der ersten Signalverarbeitungsschaltung gleich 1 gemacht wird.
Auswahlschaltung nach Anspruch 14: dadurch gekennzeichnet, dass ein Ausgangssignal des aus den p zweiten Ausgangsanschlüssen (OUT3, OUT4 oder OUT4, OUT5, OUT6) des gewählten Anschlusses in der zweiten Signalverarbeitungsschaltung gleich 1 gemacht wird.
Auswahlschaltung nach Anspruch 15: gekennzeichnet durch das ferne Umfassen einer Fehlererfassungsschaltung (17), die angepasst ist zum Erfassen irgendeiner Anzahl von Registern, die von 1 abweicht, ausgewählt aus den p-Registern (15) in der ersten Signalverarbeitungsschaltung, und zwangsweise die Anzahl der ausgewählten Register gleich 1 macht.
Auswahlschaltung nach Anspruch 16: gekennzeichnet durch das ferne Umfassen einer Fehlererfassungsschaltung (17), die angepasst ist zum Erfassen irgendeiner Anzahl von Registern, die von 1 abweicht, ausgewählt aus den p-Registern (15) in der zweiten Signalverarbeitungsschaltung, und zwangsweise die Anzahl der ausgewählten Register gleich 1 macht.
Digital/Analog-Umsetzer, gekennzeichnet durch das Umfassen einer Auswahlschaltung, wie sie in Anspruch 1 beansprucht wird, gemeinsam mit: einer Signalerzeugungsschaltung (22) zum Erzeugen eines Analogsignals auf der Basis der Anzahl von Ausgangsanschlüssen, die aus den ersten Ausgangsanschlüssen und den zweiten Ausgangsanschlüssen durch die Auswahlschaltung ausgewählt sind.
Analog/Digital-Umsetzer, gekennzeichnet durch das Umfassen: eines A/D-Umsetzerabschnittes (20) zum Umwandeln eines an einem Eingabeabschnitt eingegebenen Analogsignals in ein Digitalsignal; und einen Rückmeldungsabschnitt (19) zum Umwandeln des Digitalsignals in ein Analogsignal und zum Zurückspeisen von ihm zu dem Eingabeabschnitt; wobei der Rückmeldungsabschnitt eine Auswahlschaltung einschließt, wie sie in Anspruch 1 beansprucht worden ist, gemeinsam mit einer Signalerzeugungsschaltung (22) zum Erzeugen eines Analogsignals auf der Basis der Anzahl der Ausgangsanschlüsse, die aus den ersten Ausgangsanschlüssen und den zweiten Ausgangsanschlüssen durch die Auswahlschaltung ausgewählt worden sind.