DE4410552A1 - 1:4-Demultiplexer - Google Patents

Description

Die Erfindung betrifft monolithisch-integrierte 1 : 4-Demultiplexer-Schaltungen mit H-Typ- Latches nach dem Oberbegriff der Patentansprüche 1, 2, 3 und deren Verwendung als 1 : 16- Demultiplexer für hohe Geschwindigkeit und niedrige Verlustleistung.

Ein Demultiplexer für hohe Geschwindigkeit ist eine wichtige Komponente für breitbandige Kommunikation, z. B. Multimedia, und das SONET-System (synchronous optical network) bzw. das SDH-System (synchronous digital hierarchy) auf der Empfangsseite von optischen Übertragungsstrecken. Er spaltet ein mittels Zeitmultiplex-Verfahren erzeugtes Signal wieder in seine ursprünglichen Datensignale auf.

Ein konventioneller bipolarer integrierter Demulti­ plexer verbraucht auf Grund seiner hohen Schaltungs-Komplexität relativ viel Leistung bei einer Standard-Versorgungsspannung von -5V. Geringe Gatter-Ströme verkleinern die Verlust­ leistung, allerdings reduziert sich damit auch die maximale Geschwindigkeit. Die 1 : 4-Demul­ tiplexer-Konfiguration aus dem Artikel "A 20 Gb/s Silicon Bipolar 1 : 4-Demultiplexer IC" von Zhihao Lao, Jens N. Albers, Ulrich Langmann und Erwin Schlag in der Zeitschrift "IEEE Journal of Lightwave Technology", Februar 1994, läßt sich nur mit großem Aufwand für einen 1:N-Demultiplexer höherer Ordnung bei hoher Geschwindigkeit, z. B. für 1 : 16-Demultiplexer bei 10 Gbit/s, bei akzeptabler Verlustleistung realisieren.

Der Erfindung liegt die Aufgabe zugrunde, schnelle integrierte bipolare 1 : 4-Demultiplexer in Stromschaltertechnik anzugeben, die mit wesentlich einfacheren Strukturen realisiert werden können, als vergleichbare herkömmliche Schaltungen. Die mit der Erfindung erzielbaren Vor­ teile bestehen insbesondere darin, daß lediglich nur sechs Gatter statt zwölf benötigt werden, wodurch die Schaltungs-Verlustleistung, die Schaltungs-Komplexität und der Jitter der Aus­ gangs-Signale stark reduziert werden. Erfindungsgemäß wird dies durch eine Ausgestaltung nach Anspruch 1 erreicht. Das in dem 1 : 4-Demultiplexer angewendete H1-Latch bzw. H2- Latch entspricht dem Anspruch 2 bzw. Anspruch 3. Die Ansprüche 4 bis 8 sind auf bevorzugte Ausgestaltungen der Erfindung ausgerichtet.

Die verschiedenen Ausgestaltungen der Erfindung werden nun anhand der Fig. 1 bis 6 vor­ gestellt. Dabei ist in Fig. 1 das Blockschaltbild des erfindungsgemäßen 1 : 4-Demultiplexers, in Fig. 2 eine andere Ausführungsart von Fig. 1, und in Fig. 3 bzw. Fig. 4 ein Strom­ laufplan der erfindungsgemäß ausgebildeten zwei H-Typ-Latches, also das H1-Latch und das H2-Latch, in Fig. 5 Impulsdiagramme der Signalverläufe des 1 : 4-Demultiplexers und in Fig. 6 ein erfindungsgemäßer 1 : 16-Demultiplexer, der unter Verwendung des 1 : 4-Demulti­ plexers in Fig. 1 und des H1-Latches in Fig. 3 mit synchronisierten Ausgänge aufgebaut wird, dargestellt.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Dabei zeigt:

Fig. 1 ein Blockschaltbild des 1 : 4-Demultiplexers mit H1-Latch in Drei-Ebenen- Stromschalter-Technik;

Fig. 2 ein Blockschaltbild des 1 : 4-Demultiplexers mit H2-Latch in Zwei-Ebenen- Stromschalter-Technik;

Fig. 3 ein Stromlaufplan des H1-Latches in Drei-Ebenen-Stromschalter-Technik mit differentieller Logik;

Fig. 4 ein Stromlaufplan des H2-Latches in Zwei-Ebenen-Stromschalter-Technik;

Fig. 5 Impulsdiagramme der Signalverläufe des in Fig. 1 schematisch dargestellten 1 : 4-
Demultiplexers an den Stellen A, B, den Ausgängen und den Taktsignalen des CLK/2 und CLK/4;

Fig. 6 ein Blockschaltbild des 1 : 16-Demultiplexers mit synchronen Ausgangssignalen.

Die Blockschaltbilder gemäß Fig. 1 bzw. Fig. 2 für den erfindungsgemäßen 1 : 4-Demulti­ plexer bestehen aus zwei konventionellen D-Typ Latches und vier erfindungsgemäßen H1- Typ-Latches (Halte-Latch in Drei-Stromschalter-Technik) bzw. H2-Typ-Latch (Halte-Latch in Zwei-Stromschalter-Technik). Die entscheidenden Fortschritte dieser Erfindung im Gegensatz zu den schon bekannten Konzepten sind die Benutzung von H-Typ-Latches und der Aufbau des 1 : 4-Demultiplexers aus insgesamt sechs D-Typ-Latches und H-Typ-Latches statt zwölf D- Typ-Latches.

Fig. 3 zeigt, wie bereits erwähnt, den Stromlaufplan des H1-Latches. Charakteristisch für das aus Drei-Ebenen-Stromschalter-Technik bestehende H1-Latch ist, daß es von zwei Taktsi­ gnalen unterschiedlicher Frequenzen angesteuert wird, CLK/2 als Taktsignal und CLK/4 für die Selektion des Datensignals. CLK/4 bezeichnet die halbierte Frequenz von CLK/2. Die jeweiligen Stromschalter auf den oberen Ebenen arbeiten auf die gemeinsamen Lastwider­ stände R1 und R2. Werden nun die Spannungen CLK/2 und CLK/4 positiv, so werden die Transistoren T7 und T9 leitend und der in der oberen Ebene liegende Stromschalter bestehend aus T1 und T2 aktiv, an dem das Signal anliegt. Da der Strom 1 vollständig über diesen Strom­ schalter fließt, die anderen Stromschalter bestehend aus T3, T4 bzw. T5, T6 aber stromlos sind, ist das Ausgangssignal gleich dem Eingangssignal. Wird CLK/2 positiv und CLK/4 negativ, fließt der Strom 1 durch T8 und T9 und der Stromschalter bestehend aus T3 und T4 ist aktiv, die anderen sind stromlos, so daß das alte Ausgangssignal durch die positive Rückkopp­ lung von T12 und T13 gespeichert wird. Während CLK/2 negativ und CLK/4 positiv ist, fließt der Strom I durch T10, und der Stromschalter bestehend aus T5 und T6 ist aktiv, so daß das alte Ausgangssignal ebenfalls durch die positive Rückkopplung von T12 und T13 gespeichert wird. Die Funktionsweise dieses H1-Latches läßt sich wie folgt zusammenfassen: Das Ein­ gangs-Datensignal wird gelesen, wenn die Spannungswerte von CLK/2 und CLK/4 positiv und jeweils die linken Transistoren der Stromschalter an CLK/2 und CLK/4 leitend sind, sonst bleibt das H1-Latch im Halte-Modus, da immer mindestens einer der linken Stromschalter- Transistoren gesperrt ist.

Die prinzipielle Arbeitsweise des 1 : 4-Demultiplexers gemäß Fig. 1 unter Verwendung des H1-Latches gemäß Fig. 3 besteht darin, daß die anliegenden Eingangs-Daten von den beiden konventionellen D-Typ M-Latches in der ersten Stufe vom Taktsignal CLK/2 entgegengesetzt getaktet werden und die einzelnen Datenbits abwechselnd nach A und B gelangen, und dann diese Signale von den H1-Latches in der zweiten Stufe an den vier Ausgängen mit der Bit­ weite einer Periode durch CLK/4 gespeichert werden, während das H1-Latch vom Eingang durch den Takt CLK/2 getrennt ist. Das bedeutet, daß das M-Latch und das H1-Latch mit dem gemeinsamen entgegengesetzten Taktsignal CLK/2 versorgt werden, so daß der 1 : 4-Demulti­ plexer nach dem Master-Slave-Prinzip arbeitet und das Eingangs-Signal mit Hilfe von CLK/4 separiert wird, wobei die Bitweite der Ausgangssignale gleich einer Periode von CLK/4 ist.

Fig. 3 zeigt die Impulsdiagramme der Signalverläufe des in Fig. 1 schematisch dargestell­ ten 1 : 4-Demultiplexers an den Stellen A, B, den Ausgängen und den Taktsignalen CLK/2 und CLK/4.

Die mit der Erfindung erzielbaren Vorteile des 1 : 4-Demultiplexer gemäß Fig. 1 werden im folgenden zusammengefaßt:

• (1) Der 1 : 4-Demultiplexer hat eine relativ geringe Komplexität und entsprechend geringen Platzbedarf. Vergleicht man den 1 : 4-Demultiplexer mit dem konventionellen 1 : 4-Demulti­ plexer aus MS-D-Flipflops, benötigt der 1 : 4-Demultiplexer nur sechs Gatter statt zwölf.
• (2) Der 1 : 4-Demultiplexer verbraucht dabei auch weniger Verlustleistung. Trotz der geringe­ ren Verlustleistung kann der in Fig. 1 dargestellte 1 : 4-Demultiplexer die gleiche maxi­ male Geschwindigkeit erreichen.
• (3) Die Ausgangssignale des 1 : 4-Demultiplexers besitzen einen geringen Zeit-/Phasen-Jitter. Die Datenübernahme und Datenspeicherung im M-Latch und H1-Latch werden von den anliegenden Taktflanken von CLK/2 statt CLK/4 bestimmt, wobei CLK/4 zusätzlichen Jitter durch den Frequenzteiler erhält.
• (4) Der 1 : 4-Demultiplexer kann auch bei einer geringen Flankensteilheit der Taktspannung CLK/2 arbeiten. Die differierende Signallaufzeit aufgrund des unterschiedlichen Aufbaus des Zwei-Ebenen-Stromschalters (M-Latch) und der Drei-Ebenen-Stromschalter (H1- Latch) hat den Vorteil, daß die Übernahme des Datensignals vom H1-Latch während des stabilen Latch-Zustandes des M-Latches geschieht. Die Funktionsweise des 1 : 4-Demulti­ plexers bleibt sogar bei sehr geringer Flankensteilheit der Taktspannung erhalten.
• (5) Der H1-Latch kann durch geringfügige Änderungen der Metallisierung zum Muxlatch (s. "Ultra-High Speed Multiplexer/Demultiplexer Architectures" von R.G. Swartz aus der Zeitschrift "International Journal of High-Speed Electronics", Vol. 1, No. 1, S. 73-99, 1990, World Scientific Publishing Company) oder durch den Einsatz von konstanter posi­ tiver Spannung am Eingang von CLK/4 des H1-Latches zum D-Typ-Latch umgewandelt werden. Diese Eigenschaften sind für den Entwurf von bipolaren integrierten ECL-Gate- Arrays sehr nützlich.
• (6) Der 1 : 4-Demultiplexer kann als Grundbaustein für 1 : 2²ⁿ Demultiplexer dienen.

Die Schaltung des erfindungsgemäßen 1 : 4-Demultiplexers gemäß Fig. 2 unterscheidet sich von der Schaltung gemäß Fig. 1 dadurch, daß ein H2-Latch statt eines H1-Latches verwen­ det wird und mit gegenüber Fig. 1 umgekehrten Phasenlagen von CLK/2 und CLK/4 bei H2-Latches arbeitet. Fig. 4 zeigt den Stromlaufplan des H2-Latches, das in Zwei-Ebenen- Stromschalter-Technik realisiert wird. Die Stromschalter auf der oberen Ebene arbeiten auf gemeinsame Lastwiderstände R1 und R2, und der Stromschalter auf der unteren Ebene wird von zwei Taktsignalen unterschiedlicher Frequenz im Single-Ended-Modus angesteuert, wobei CLK/2 an der Basis von T6 und CLK/4 an der Basis von T7 parallel angeordnet wird und eine Referenzspannung an der Basis von T5 benötigt wird. Die Referenzspannung ist gleich dem statischen Potential von CLK/2 und CLK/4. Die Stromschalter bestehend aus T5, T6 und T7 bilden eine -Funktion. Der obere Stromschalter bestehend aus T1 und T2 wird bei negativer Spannungen von CLK/2 und CLK/4 aktiv, und sonst der Stromschalter bestehend aus T3 und T4 speichert den alten Zustand durch die positive Rückkopplung von T8 und T9, so daß der H2-Latch in einem Viertel der Taktperiode von CLK/4 im Lesen-Modus und in Dreiviertel der Taktperiode von CLK/4 im Halt-Modus arbeitet. Die Phaselage des H2- Latches in Fig. 2 ist umgekehrt zu der des H1-Latches in Fig. 1. Die Impulsdiagramme der Signalverläufe des 1 : 4-Demultiplexers nach Fig. 2 sind gleich denen in Fig. 5, allerdings mit umgekehrter Phasenlage von CLK/2 und CLK/4. Aufgrund der Zwei-Ebenen-Stromschal­ ter-Technik der Latches in Fig. 2 wird diese Konfiguration besonders nützlich für niedrige Versorgungsspannung.

Der 1 : 4-Demultiplexer kann als Grundbaustein für 1:N-Demultiplexer höherer Ordnung ver­ wendet werden. Fig. 6 zeigt ein Ausführungsbeispiel der Erfindung bei Verwendung des erfindungsgemäßen 1 : 4-Demultiplexers und der H1-Latches zum Aufbau eines 1 : 16-Demulti­ plexers. Dabei ist die in Fig. 1 dargestellte Schaltung durch zusätzliche M- und H1-Latches, die für die Verschiebung der Datenbits zuständig sind, ergänzt, und jede Taktfrequenz nur einen Taktsignal benötigt, um die Ausgänge zu synchronisieren. Das betrifft die Verschiebung der Ausgangssignale um jeweils die halbe Bitweite sowohl der ersten als auch der zweiten 1 : 4-Demultiplexer-Stufe. Die Frequenzteiler stehen für den 1 : 16-Demultiplexer zur Verfü­ gung. Der Kanalumschalter stellt die Ausgangsdatensignale des 1 : 16-Demultiplexers ein, damit sie jeweils an den korrekten Ausgängen erscheinen. Die Zeiteinstellungsschaltung ver­ schiebt die Taktsignale, um ein optimales Takt-Daten-Verhältnis zu erreichen. Der 1 : 16- Demultiplexer kann nämlich durch den in Fig. 2 dargestellten 1 : 4-Demultiplexer mit H2- Latches realisiert werden.

Claims (8)

1. Monolithische integrierte 1 : 4-Demultiplexer-Schaltung mit kleiner Verlustleistung, geringer Komplexität, geringem Platzbedarf, geringem Ausgangs-Jitter und niedriger Taktam­ plitude für Anwendungen in breitbandiger Kommunikation, dadurch gekennzeichnet, daß der 1 : 4-Demultiplexer aus zwei D-Typ M-Latches in der ersten Stufe und vier H-Typ H1- Latches (Halte-Latch in Drei-Stromschalter-Technik) bzw. H-Typ H2-Latches (Halte-Latch in Zwei-Stromschalter-Technik) in der zweiten Stufe in Baum-Architektur besteht und daß das Daten-Eingangssignal an die beiden M-Latches gelangt und jedes Ausgangssignal des M- Latches zu zwei Daten-Eingängen des H1-Latches oder H2-Latches gelangen, wobei alle Latches von CLK/2 und CLK/4 bzw. CLK/4 (90°) derart versorgt werden, daß die M-Latches mit den jeweils verbundenen H1-Latches oder H2-Latches als Master-Slave-Block arbeiten und die Separations-Funktion ausführen. Hierbei bedeutet, daß die Frequenzen der Taktspan­ nungen CLK/2 bzw. CLK/4 die Hälfte bzw. ein Viertel der Bitrate des Eingangssignals ent­ sprechen, und die Taktspannung CLK/4 (90°) gegenüber CLK/4 um 90 Grad verschoben ist.

2. H1-Latch nach Anspruch 1, dadurch gekennzeichnet, daß es mit Drei-Ebenen-Strom­ schalter-Technik und gemeinsamen Lastwiderständen R1 und R2 auf der oberen Ebene reali­ siert wird und von den Taktsignalen CLK/2 und CLK/4 derart angesteuert wird, daß der untere Stromschalter bestehend aus T9 und T10 durch CLK/2 und der mittleren Stromschalter beste­ hend aus T7 und T8 durch CLK/4 angesteuert wird und der obere Stromschalter bestehend aus T1 und T2 bei positiven Spannungen von CLK/2 und CLK/4 aktiv wird, und sonst entweder die Stromschalter bestehend aus T3 und T4 oder T5 und T6 den alten Zustand durch die posi­ tive Rückkopplung von T12 und T13 speichern, so daß das H1-Latch in einem Viertel der Taktperiode von CLK/4 im Lesen-Modus und in Dreiviertel der Taktperiode von CLK/4 im Halte-Modus arbeitet.

3. H2-Latch nach Anspruch 1, dadurch gekennzeichnet, daß es mit Zwei-Ebenen-Strom­ schalter-Technik und gemeinsamen Lastwiderständen R1 und R2 auf der oberen Ebene reali­ siert wird und von den Taktsignalen CLK/2 an der Basis von T6 und CLK/4 an der Basis von T7 im Single-Ended-Modus derart angesteuert wird, daß der Stromschalter bestehend aus T5, T6 und T7 eine -Funktion bildet, wobei eine Referenzspannung an der Basis von T5
benötigt wird, und daß der obere Stromschalter bestehend aus T1 und T2 bei negativen Span­ nungen von CLK/2 und CLK/4 aktiv wird, und sonst der Stromschalter bestehend aus T3 und T4 den alten Zustand durch die positive Rückkopplung von T8 und T9 speichert, so daß das H2-Latch in einem Viertel der Taktperiode von CLK/4 im Lesen-Modus und in Dreiviertel der Taktperiode von CLK/4 im Halte-Modus arbeitet.

4. Monolithisch integrierte 1 : 16-Demultiplexer-Schaltung nach einem der Ansprüche 1, 2 und 3, dadurch gekennzeichnet, daß sie unmittelbar hintereinander in einer Baum-Architek­ tur geschaltet werden und so ein beliebiger 1 :2²ⁿ-Demultiplexer realisiert werden kann.

5. Monolithisch integrierte 1 : 16-Demultiplexer-Schaltung nach einem der Ansprüche 1, 2, 3,4 und 5, dadurch gekennzeichnet, daß jede Taktfrequenz nur ein Taktsignal benötigt und die Synchronisation der Ausgänge durch die zusätzlichen M- und H1-Latches bzw. H2- Latches in jedem Zweig einer jeder Stufe, die für die Verschiebung der Datenbits zuständig sind, erreicht wird.

6. Integrierte Schaltung von H1-Latch nach Anspruch 2 dadurch gekennzeichnet, daß es durch geringfügige Änderung der Metallisierung zum Muxlatch oder durch den Einsatz von konstanter positiver Spannung am Eingang von CLK/4 zum D-Typ Latch umgewandelt wer­ den kann.

7. Integrierte Schaltung von H2-Latch nach Anspruch 3 dadurch gekennzeichnet, daß es durch den Einsatz von konstanter negativer Spannung am Eingang von CLK/4 zum D-Typ Latch umgewandelt werden kann.

8. Integrierte Schaltungen nach einem der Ansprüche 1, 2, 3, 4, 5, 6 und 7 dadurch gekennzeichnet, daß sie mit bipolaren Transistoren, bipolaren Transistoren mit Heterostruktur bzw. Feldeffekttransistoren realisiert werden.