DE4220337A1

DE4220337A1 - Divider circuit forming result subtractively - has final right shifting of result number controlled by display circuit

Info

Publication number: DE4220337A1
Application number: DE19924220337
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-04-07
Filing date: 1992-06-22
Publication date: 1993-12-23

Abstract

The circuit processes both numbers in a serial digit way. Respective digits of both numbers are supplied to a subtracting circuit while the result digit is carried to the memory array. The possible right shifting of the result number which is stored in a shift register (55) is controlled from the display circuit. The result number after its fading into the display circuit is clocked into the position which is correct with reference to the display circuit. ADVANTAGE - Has reduced number of components.

Description

Gegenstand der Erfindung ist die weitere Ausbildung der Dividierschaltung nach P 42 11 676.7, welche in P 42 12 142.6 und in P 42 13 102.2 mehrfach verbessert wurde. Er findungsgemäß kommt nun eine weiter verbesserte Schaltung 16 zur Verwendung, deren Impuls-Schaltung von rechts nach links durchgesteuert wird und welche aus diesem Grund die Tor-Schaltung 44 nicht mehr benötigt. Somit ist bei dieser Schaltung 16 auch das Flip-Flop 47 nicht mehr erforderlich.The invention relates to the further development of the divider according to P 42 11 676.7, which has been improved several times in P 42 12 142.6 and in P 42 13 102.2. According to the invention, a further improved circuit 16 is now used, the pulse circuit of which is controlled from right to left and which for this reason no longer requires the gate circuit 44 . Thus, the flip-flop 47 is no longer required in this circuit 16 .

In Fig. 1a bis 1d ist die Haupt-Schaltung 10 dargestellt; die Tetraden-Subtrahierschaltung 11 ist in Fig. 1c nur als Block-Schaltbild dargestellt. In Fig. 2 ist die Tetraden- Subtrahierschaltung 11 ganz dargestellt. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 dargestellt. In Fig. 4 ist das Steuerwerk 12 dargestellt, das mit seinen Ausgängen NK die Haupt-Schaltung 10 ansteuert. In Fig. 5 ist die Schaltung 16 dargestellt. In Fig. 6a und 6b ist die Impuls-Schalt ung 32 dargestellt. In Fig. 7 ist die Schaltung 18 darge stellt. In Fig. 8 ist der Impuls-Zähler 80 dargestellt. In Fig. 9 ist um 3 Teil-Schaltungen verkürzt die Anzeige Schaltung 45 dargestellt. In Fig. 10 ist das zur Anzeige Schaltung 45 gehörende Komma-Schieberegister 50a darge stellt, das als Verlängerung des Komma-Schieberegisters 50b angeordnet ist. In Fig. 11 ist die Schieberegister- Ansteuer-Schaltung 40 dargestellt. In Fig. 12 ist die Im puls-Wechsel-Schaltung 36 dargestellt. In Fig. 13 ist der duale Voll-Addierer 43 der Schaltung 11 dargestellt. In Fig. 14 ist das Impuls-Diagramm 70 dargestellt. The main circuit 10 is shown in FIGS. 1a to 1d; the tetrad subtracting circuit 11 is shown in FIG. 1c only as a block diagram. In FIG. 2, the Tetraden- subtracting circuit 11 is shown in full. In Fig. 3 the numeric input circuit 20 is shown. In FIG. 4, the control unit 12 is shown, which controls its outputs with NK, the main circuit 10. In Fig. 5, the circuit 16 is shown. In Fig. 6a and 6b, the pulse switching is shown ung 32nd In Fig. 7, the circuit 18 is Darge. In FIG. 8, the pulse counter 80 is depicted. In Fig. 9, the display circuit 45 is shown shortened by 3 sub-circuits. In Fig. 10 belonging to the display circuit 45 comma shift register 50 a is Darge, which is arranged as an extension of the comma shift register 50 b. In Fig. 11, the shift register driver circuit 40 is shown. In Fig. 12 the pulse change circuit 36 is shown. In Fig. 13, the dual full adder, the circuit 11 shown 43rd In Fig. 14, the pulse diagram 70 is shown.

Diese elektronische Dividierschaltung besteht aus der Haupt-Schaltung 10, welche in Fig. 1a bis 1d dargestellt ist und dem Steuerwerk 12 und der Ziffern-Eingabeschalt ung 20 und der Anzeigeschaltung 45.This electronic dividing circuit consists of the main circuit 10 , which is shown in FIGS. 1a to 1d and the control unit 12 and the digit input circuit 20 and the display circuit 45th

Die Haupt-Schaltung 10 (Fig. 1a bis 1d) besteht aus den vierfachen Schieberegistern 21a und 21b und 22 und der Speicherreihe 25, welche alle aus 8 Teil-Schaltungen 1 bis 8 bestehen. Die Teil-Schaltungen der Schieberegister 21b und 22 sind über Zwischen-Leitungen miteinander verbunden. An weiteren Teilen besteht diese Haupt-Schaltung 10 aus 8 vierfachen Tor-Schaltungen 24 und 8 vierfachen Tor-Schalt ungen 29 und 8 vierfachen Tor-Schaltungen 33 und der Tet raden-Subtrahierschaltung 11, welche auf additive Weise subtrahiert und somit eine unechte Tetraden-Subtrahier- Schaltung ist und dem Übertrag-Speicher 8 und dem Flip- Flop 34 und der Und-Schaltung 35 und der Oder-Schaltung 36 und den zugehörigen Leitungen.The main circuit 10 ( Fig. 1a to 1d) consists of the four-fold shift registers 21 a and 21 b and 22 and the memory array 25 , which all consist of 8 sub-circuits 1 to 8 . The sub-circuits of the shift register 21 b and 22 are connected via intermediate lines to each other. In other parts, this main circuit 10 consists of 8 quadruple gate circuits 24 and 8 quadruple gate circuits 29 and 8 quadruple gate circuits 33 and the tetrahedral subtracting circuit 11 , which subtracts in an additive manner and thus a fake tetrad Subtractor circuit and the carry memory 8 and the flip-flop 34 and the AND circuit 35 and the OR circuit 36 and the associated lines.

Die Tetraden-Subtrahierschaltung 11 (Fig. 2) welche eine unechte Tetraden-Subtrahierschaltung ist, besteht aus 4 Ne gier-Schaltungen 25 und 2 Und-Schaltungen 1 mit je 2 Ein gängen und 2 Negier-Schaltungen 2 und 2 Oder-Schaltungen 3 und 2 Und-Schaltungen 4 mit je 2 Eingängen und der Oder- Schaltung 5 und 5 Und-Schaltungen 6 mit je 2 Eingängen und 5 Oder-Schaltungen 7 mit je 2 Eingängen und der Und-Schalt ung 8 und der Oder-Schaltung 9 mit je 2 Eingängen und 2 Und- Schaltungen 10 und 3 Und-Schaltungen 12 mit je 2 Eingängen und den Negier-Schaltungen 11 und 13 und der Und-Schaltung 14 und der Oder-Schaltung 15 mit 2 Eingängen und den Oder- Schaltungen 16 und 17 mit je 3 Eingängen und den dualen Voll-Addierern 43 und 44 und den zugehörigen Leitungen. Die Eingänge A und 3 und die Ausgänge C sind mit den zuge hörigen Zahlenwerten gekennzeichnet. Die Eingänge A sind die Eingänge für die jeweilige Minuenden-Ziffer. Die Ein gänge B sind die Eingänge für die jeweilige Subtrahenden- Ziffer. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y. Wenn im Übertrag- Eingang x und im Übertrag-Ausgang y je eine Negier-Schalt ung angeordnet ist, wird der Übertrag echt gespeichert und echt verarbeitet.The tetrad subtracting circuit 11 ( Fig. 2) which is a fake tetrad subtracting circuit consists of 4 Ne gier circuits 25 and 2 AND circuits 1 , each with 2 inputs and 2 negation circuits 2 and 2 OR circuits 3 and 2 AND circuits 4 with 2 inputs each and the OR circuit 5 and 5 AND circuits 6 with 2 inputs each and 5 OR circuits 7 with 2 inputs each and the AND circuit 8 and the OR circuit 9 with each 2 inputs and 2 AND circuits 10 and 3 AND circuits 12 each with 2 inputs and the Negier circuits 11 and 13 and the AND circuit 14 and the OR circuit 15 with 2 inputs and the OR circuits 16 and 17 with 3 inputs each and the dual full adders 43 and 44 and the associated lines. Inputs A and 3 and outputs C are marked with the associated numerical values. The inputs A are the inputs for the respective minute end digit. The inputs B are the inputs for the respective subtrahend digit. The carry input has the designation x. The carry output is called y. If a negation circuit is arranged in the carry input x and in the carry output y, the carry is stored genuinely and processed genuinely.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus 11 Tipp-Schaltern 7 und der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 4 mit 5 Eingängen und 2 Oder-Schaltungen 5 mit je 4 Eingängen und der Oder-Schaltung 6 mit 8 Eingän gen und den einfachen Flip-Flops 8 und 9 und den Tor- Schaltungen 41 und 42, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und 8 Und-Schaltungen 11 mit je 2 Ein gängen und den zugehörigen Leitungen.The digit input circuit 20 ( FIG. 3) consists of 11 tap switches 7 and the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 4 with 5 inputs and 2 OR circuits 5 with 4 inputs each and the OR circuit 6 with 8 inputs and the simple flip-flops 8 and 9 and the gate circuits 41 and 42 , each consisting of 4 AND circuits with 2 inputs and 8 AND circuits 11 with 2 inputs each and the associated lines.

Das Steuerwerk 12 (Fig. 4) besteht aus den Schaltungen 16 und 18 und dem Impuls-Zähler 80 und 3 Tipp-Schaltern 21 und 6 einfachen Flip-Flops 22 bis 25 und 39 und 42 und den Und- Schaltungen 26 bis 30 und 38 und 43 mit je 2 Eingängen und der Und-Schaltung 31 mit 2 Eingängen und den Oder-Schalt ungen 33 und 34 mit je 2 Eingängen und den Negier-Schalt ungen 35 und 36 und den zugehörigen Leitungen. Beim Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Beim Antippen der Taste G wird der Divisions-Ablauf ausge löst. Beim Antippen der Taste R wird die gesamte Rechen schaltung rückgestellt.The control unit 12 ( FIG. 4) consists of the circuits 16 and 18 and the pulse counter 80 and 3 tip switches 21 and 6 simple flip-flops 22 to 25 and 39 and 42 and the AND circuits 26 to 30 and 38 and 43 with 2 inputs each and the AND circuit 31 with 2 inputs and the OR circuits 33 and 34 with 2 inputs each and the negation circuits 35 and 36 and the associated lines. When you press the D key, the input of the divisor is pre-activated. The division process is triggered when the G button is pressed. When the R button is pressed, the entire arithmetic circuit is reset.

Die Schaltung 16 (Fig. 5) besteht aus der Impuls-Schaltung 32 und der Impuls-Wechselschaltung 36 und dem Flip-Flop 49 und der Tor-Schaltung 46, bestehend aus 2 Und-Schaltungen mit je 2 Eingängen und der Oder-Schaltung 51 mit 2 Eingän gen und den zugehörigen Leitungen.The circuit 16 ( FIG. 5) consists of the pulse circuit 32 and the pulse changeover circuit 36 and the flip-flop 49 and the gate circuit 46 , consisting of 2 AND circuits with 2 inputs each and the OR circuit 51 with 2 inputs and the associated cables.

Die Impuls-Schaltung 32 (Fig. 6a und 6b) der Schaltung 16 besteht aus 16 einfachen Flip-Flops 1 bis 16 und 16 Und- Schaltungen 21 mit je 2 Eingängen und 12 Und-Schaltungen 22 mit je 2 Eingängen und den Verstärker-Schaltungen 24 und 25, sofern diese erforderlich sind und 4 Dioden 26 und der Oder-Schaltung 27 mit 2 Eingängen. Der Eingang u2 liegt im Betriebszustand ständig an H-Potential. The pulse circuit 32 ( FIGS. 6a and 6b) of the circuit 16 consists of 16 simple flip-flops 1 to 16 and 16 AND circuits 21 with 2 inputs each and 12 AND circuits 22 with 2 inputs each and the amplifier circuits 24 and 25 if necessary and 4 diodes 26 and the OR circuit 27 with 2 inputs. In the operating state, input u2 is constantly at H potential.

Die Schaltung 18 (Fig. 7) besteht aus den Teil-Schalt ungen 18a bis 18c. Die Teil-Schaltung 18a besteht aus dem einfachen Flip-Flop 11 und 2 Negier-Schaltungen 12 und 4 Und-Schaltungen 13 mit je 2 Eingängen. Die Teil-Schalt ung 18 b besteht aus 9 einfachen Flip-Flops 15 und 8 Und- Schaltungen 16 mit je 2 Eingängen und 8 Und-Schaltungen 17 mit je 2 Eingängen und der Oder-Schaltung 18 mit 5 Eingän gen. Die Teil-Schaltung 18c besteht aus der Oder-Schalt ung 21 mit 5 Eingängen und 2 Oder-Schaltungen 22 mit je 4 Eingängen und der Oder-Schaltung 23 mit 8 Eingängen und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeich nung h. Der Rückstell-Eingang hat die Bezeichnung e. Die Ausgänge sind mit den Zahlenwerten 5 2 1 1 gekennzeichnet.The circuit 18 ( Fig. 7) consists of the sub-circuits 18 a to 18 c. The sub-circuit 18 a consists of the simple flip-flop 11 and 2 negation circuits 12 and 4 AND circuits 13 , each with 2 inputs. The partial circuit ung 18 b consists of 9 simple flip-flops 15 and 8 AND circuits 16 with 2 inputs each and 8 AND circuits 17 with 2 inputs each and the OR circuit 18 with 5 inputs. The partial circuit 18 c consists of the OR circuit 21 with 5 inputs and 2 OR circuits 22 with 4 inputs each and the OR circuit 23 with 8 inputs and the associated lines. The pulse input has the designation h. The reset input has the designation e. The outputs are marked with the numerical values 5 2 1 1 .

Der Impuls-Zahler 80 (Fig. 9) besteht aus 9 einfachen Flip- Flops 1 bis 9 und 7 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Negier- Schaltung 13 und der Oder-Schaltung 14 mit 4 Eingängen und dem weiteren einfachen Flip-Flop 15 und den Und-Schaltun gen 16 und den Und-Schaltungen 17 mit je 2 Eingängen und 2 Negier-Schaltungen 18 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Schaltausgang hat die Bezeichnung z. Der Rückstell-Eingang hat die Bezeich nung r.The pulse counter 80 ( FIG. 9) consists of 9 simple flip-flops 1 to 9 and 7 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the negation circuit 13 and the OR Circuit 14 with 4 inputs and the further simple flip-flop 15 and the AND circuits 16 and the AND circuits 17 each with 2 inputs and 2 negation circuits 18 and the associated lines. The pulse input has the designation a. The switching output has the designation z. The reset input has the designation r.

Die Schaltung 36 (Fig. 9) besteht aus den beiden einfachen Flip-Flops 1 und 2 und 2 Und-Schaltungen 3 und 2 Und-Schalt ungen 4 und 2 Und-Schaltungen 5 mit je 2 Eingängen und der Negier-Schaltung 6 und den zugehörigen Leitungen. Der Im puls-Eingang hat die Bezeichnung d. Die Impuls-Ausgänge ha ben die Bezeichnungen a und b. Der Rückstell-Eingang hat die Bezeichnung r.The circuit 36 ( Fig. 9) consists of the two simple flip-flops 1 and 2 and 2 AND circuits 3 and 2 AND circuits 4 and 2 AND circuits 5 , each with 2 inputs and the negation circuit 6 and associated lines. The pulse input has the designation d. The pulse outputs have the designations a and b. The reset input has the designation r.

Der duale Voll-Addierer 43 der Tetraden-Subtrahierschaltung 11 besteht aus 4 Und-Schaltungen 1 mit je 2 Eingängen und 3 Oder-Schaltungen 2 mit je 2 Eingängen und 2 Negier-Schalt ungen 3 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen a bis c. Der Ausgang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeichnung e.The dual full adder 43 of the tetrad subtracting circuit 11 consists of 4 AND circuits 1 , each with 2 inputs and 3 OR circuits 2 , each with 2 inputs and 2 negating circuits 3 and the associated lines. The inputs have the designations a to c. The output is labeled d and the carry output is labeled e.

Die Schieberegister-Ansteuerschaltung 40 (Fig. 12) besteht aus 3 Oder-Schaltungen 11 mit je 2 Eingängen und den zuge hörigen Leitungen. Vom Ausgang 1 werden die Schieberegister 21a und 21b links-verschiebend Takt-angesteuert. Vom Aus gang 2 wird das Schieberegister 22 links-verschiebend Takt angesteuert. Vom Ausgang 3 wird das Ergebnis-Schieberegis ter 55 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 51 links-verschiebend Takt angesteuert. Vom Ausgang 5 werden die Komma-Schieberegister 50 a und 50 b links-verschiebend Takt-angesteuert. Vom Aus gang 6 werden die Komma-Schieberegister 50a und 50b rechts verschiebend Takt-angesteuert. Vom Ausgang 7 wird der Ein gang z1 der Anzeigeschaltung 45 mit H-Potential angesteu ert.The shift register drive circuit 40 ( Fig. 12) consists of 3 OR circuits 11 , each with 2 inputs and the associated lines. From the output 1 , the shift registers 21a and 21b are clock-driven, shifting to the left. From the output 2 , the shift register 22 is driven clock-shift clock. From the output 3 , the result shift register 55 is clock-shifted left-shifting. From the output 4 , the comma shift register 51 is driven clock-shifting clock. From the output 5 , the comma shift registers 50 a and 50 b are shift-controlled left-shifting. From output 6 , the comma shift registers 50 a and 50 b are shift-driven clockwise. From the output 7 , the input z1 of the display circuit 45 is driven with H potential.

Die Anzeigeschaltung 45 (Fig. 13) besteht aus einer Teil- Schaltung 1 und 6 Teil-Schaltungen 2 und einer Schluß-Teil- Schaltung 3. Eine mittlere Teil-Schaltung 2 besteht aus einer Oder-Schaltung 1 mit 4 Eingängen und einer Negier- Schaltung 2 und einer Oder-Schaltung 3 mit 2 Eingängen und 2 Dioden 4 und einer Und-Schaltung 5 mit 3 Eingängen und einer Dekodier-Schaltung 6 und den zugehörigen Leitungen. Das Komma-Schieberegister 51 hat dieselbe Länge und besteht somit aus 8 Teil-Schaltungen. Das Komma-Schieberegister 50 besteht aus den Teil-Abschnitten 50a und 50b, wovon der Teil-Abschnitt 50a in Fig. 10 dargestellt. Bei den Schieberegister-Rückstellungen wird der Komma-Index immer in der dargestellten Stellung gesetzt. Das Komma-Schiebere gister 51 wird von den Ausgängen M1 und M2 rückstell-ange steuert und bei der Gesamt-Rückstellung rückgesetzt. Das Komma-Schieberegister 50b/50a wird nur bei der Gesamt-Rück- Stellung rückstell-angesteuert. The display circuit 45 ( FIG. 13) consists of a subcircuit 1 and 6 subcircuits 2 and a final subcircuit 3 . A middle subcircuit 2 consists of an OR circuit 1 with 4 inputs and a negation circuit 2 and an OR circuit 3 with 2 inputs and 2 diodes 4 and an AND circuit 5 with 3 inputs and a decoding circuit 6 and the associated lines. The comma shift register 51 has the same length and thus consists of 8 sub-circuits. The comma shift register 50 consists of the partial sections 50 a and 50 b, of which the partial section 50 a is shown in FIG. 10. With the shift register resets, the comma index is always set in the position shown. The comma-shift register 51 is reset-controlled by the outputs M1 and M2 and is reset in the total reset. The comma shift register 50 b / 50 a is only reset-controlled in the case of the total reset.

Die Eingänge werden wie folgt angesteuert: Der Ausgang A1 steuert den Eingang a1 an. Der Ausgang A2 steuert die 32fache Tor-Schaltung zwischen dem Schieberegister 21a und der Anzeigeschaltung 45 an. Der Ausgang B1 steuert den Ein gang b1 an. Der Ausgang B2 steuert die 32fache Tor- Schaltung zwischen dem Schieberegister 22 und der Anzeige Schaltung 45 an. Der Ausgang C steuert den Eingang c der Schaltung 40 an. Der Ausgang D steuert den Eingang d der Schaltung 40 an. Der Ausgang E steuert den Eingang e der Schaltung 40 an. Der Ausgang F steuert den Eingang f der Schaltung 40 an. Der Ausgang E2 steuert den Eingang e2 der Schaltung 40 an. Der Ausgang F2 steuert den Eingang f2 der Schaltung 40 an. Der Ausgang L1 steuert die Rückstellung des Schieberegisters 21b an. Der Ausgang L2 steuert die 32fache Tor-Schaltung zwischen der Speicherreihe 25 und dem Schieberegister 21b an und somit die Einblendung des Rest- Dividenden in das Schieberegister 21b an. Der Ausgang L3 steuert die Rückstellung der Speicherreihe 25 an. Der Aus gang P steuert den Eingang p an. Der Eingang t wird mit der Takt-Frequenz angesteuert. Die Eingänge u2 liegen im Be triebszustand ständig an H-Potential. Die Eingänge r werden von Abzweigungen des Ausgangs R1 rückstell-angesteuert. Der Ausgang U steuert den Eingang u an. Die Ausgänge S steu ern die Eingänge s an. Die Ausgänge w steuern die Eingänge w an. Die Ausgänge NK steuern die Eingänge nk der Haupt- Schaltung 10 an. Die Eingänge q der Anzeigeschaltung 45 sind 3×4fach ausgebildet. Die Parallel-Eingänge q1 werden über die Tor-Schaltung 21a/45 von parallelen Leitungen an gesteuert. Die Parallel-Eingänge q2 werden über die Tor- Schaltung 22/45 von parallelen Leitungen angesteuert. Die Parallel-Eingänge q3 werden über die Tor-Schaltung 55/45 von parallelen Leitungen angesteuert. Wenn die Betriebs spannung für die Anzeigeschaltung 45 kurzzeitig unterbrochen wird, ist die Tor-Schaltung 55/45 nicht erforderlich. Der Ausgang Z1 steuert den Eingang z1 an. Der Ausgang z2 steu ert die Tor-Schaltung 55/45 an. The inputs are controlled as follows: Output A1 controls input a1. The output A2 controls the 32-fold gate circuit between the shift register 21 a and the display circuit 45 . The output B1 controls the input b1. The output B2 controls the 32-fold gate circuit between the shift register 22 and the display circuit 45 . The output C controls the input c of the circuit 40 . The output D drives the input d of the circuit 40 . The output E drives the input e of the circuit 40 . The output F controls the input f of the circuit 40 . The output E2 drives the input e2 of the circuit 40 . The output F2 drives the input f2 of the circuit 40 . The output L1 controls the resetting of the shift register 21 b. The output L2 controls the 32-fold gate circuit between the memory row 25 and the shift register 21 b and thus controls the insertion of the remaining dividend into the shift register 21 b. The output L3 controls the resetting of the memory row 25 . The output P controls the input p. The input t is driven with the clock frequency. In the operating state, the inputs u2 are constantly at H potential. The inputs r are reset-controlled by branches of the output R1. Output U controls input u. The outputs S control the inputs s. The outputs w control the inputs w. The outputs NK control the inputs nk of the main circuit 10 . The inputs q of the display circuit 45 are 3 × 4 times. The parallel inputs q1 are controlled by the gate circuit 21 a / 45 from parallel lines. The parallel inputs q2 are controlled by parallel lines via the gate circuit 22/45 . The parallel inputs q3 are controlled by the parallel 55/45 gate circuit. If the operating voltage for the display circuit 45 is briefly interrupted, the gate circuit 55/45 is not required. Output Z1 controls input z1. The output z2 controls the gate circuit 55/45 .

Mittels Antippen der Taste D wird die Eingabe des Divisors in das Schieberegister 22 vor-angesteuert. Mittels Antip pen der Taste G wird der subtraktive Divisions-Ablauf aus gelöst. Mittels Antippen der Taste R wird die gesamte Divi dier-Schaltung rückgestellt; mit dieser Gesamt-Rückstellung ist die Eingabe des Dividenden in das Schieberegister 21b vor-angesteuert.By pressing the D key, the input of the divisor into the shift register 22 is precontrolled. The subtractive division process is triggered by tapping the G button. Tapping the R button resets the entire divider circuit; with this overall default is the input of the dividend into the shift register 21 b driven upstream.

Die Wirkungsweise dieser Dividierschaltung ergibt sich wie folgt. Zunächst muß diese Dividierschaltung rückgestellt wer den, sofern sie nicht schon rückgestellt ist. Diese Rück stellung erfolgt durch Antippen der Taste R. In dieser Grund-Stellung ist die Eingabe des Dividenden vor-angesteu ert und erfolgt die Eingabe dieses Dividenden in das Schie beregister 21a, indem dessen Ziffern über die Tastatur 7 der Reihe nach in dieses Schieberegister 21a eingetippt werden. Hierbei ist über den Ausgang A1 die Tor-Schaltung 41 vor-angesteuert und über den Ausgang A2 die Tor-Schalt ung 21a/45 vor-angesteuert und kann somit die Eingabe dieses Dividenden in das Schieberegister 21a im Anzeigefeld der Anzeige-Schaltung 45 verfolgt werden. Dann wird die Taste D angetippt und damit die Eingabe des Divisors in das Schiebe register 22 vor-angesteuert. Hierbei ist über den Ausgang B1 die Tor-Schaltung 42 vor-angesteuert und über den Aus gang B2 die Tor-Schaltung 22/45 vor-angesteuert. Damit be findet sich der Dividend im Schieberegister 21a und der Divisor im Schieberegister 22 und wird mittels Antippen der Taste G der Divisions-Ablauf ausgelöst, bei dem zunächst der Ausgang C laufend H-Impulse liefert, womit der Dividend so lange nach links getaktet wird, bis der Eingang p zum ersten mal nach einem NK-Zyklus mit L-Potential angesteuert wird. Somit wird nun zum ersten mal die Teil-Schaltung 85 nicht voll durchgesteuert und liefert somit nur der Ausgang der Und-Schaltung 30 einen Aufwärts-H-Impuls für die Schalt ung 18. Falls der Divisor im Kopfstück des Dividenden 2mal enthalten ist, wird der Eingang p der Schaltung 12 auch nach dem zweiten NK-Zyklus mit L-Potential angesteuert und die Teil-Schaltung 85 auch nach diesem zweiten NK-Impuls- Zyklus nicht voll durchgesteuert und somit nur über den Aus gang der Und-Schaltung 30 der zweite Aufwärts-H-Impuls für die Schaltung 18 geliefert. Falls hierbei eine Division zum Ablauf kommt, welche als Ergebniszahl die Zahl 201 liefert, wird somit der Eingang p nach dem dritten NK-Impuls-Zyklus mit H-Potential angesteuert und somit die Teil-Schaltung 85 voll durchgesteuert. Hierbei wird vom n1-Impuls das Flip- Flop 22 in seine Links-Stellung gekippt. Damit ist die Und- Schaltung 29 vor-angesteuert, womit beim n2-Impuls der Aus gang der Und-Schaltung 29 einen H-Impuls liefert. Damit wird vom H-Impuls des Ausgangs G das Schieberegister 22 links-verschiebend Takt-angesteuert und vom H-Impuls des Ausgangs D das Ergebnis-Schieberegister 55 links-verschie bend Takt-angesteuert. Hierbei ist die Tor-Schaltung 46 der Schaltung 16 nicht vor-angesteuert. Damit wird einerseits der dritte NK-Impuls-Zyklus nicht ausgewertet und anderer seits der Divisor um eine Stelle nach links verlagert und in der Zeile 2 des Schieberegisters 55 die Ziffer 2 gespei chert. Am Ende der vierten Takt-Durchsteuerung der Teil- Schaltung 32a wird hierbei nochmals der Eingang p der Schaltung 12 mit H-Potential angesteuert und wird die Teil- Schaltung 85 wieder voll durchgesteuert und werden somit wieder die Schieberegister 22 und 55 mit je einem Links-Ver schiebetakt angesteuert und die Tor-Schaltung 46 gesperrt. Am Ende der fünften Takt-Durchsteuerung der Teil-Schaltung 32 a wird dann der Eingang p wieder mit L-Potential ange steuert und somit nur die Schaltung 18 mit einem Aufwärts- Impuls angesteuert. Am Ende der sechsten Takt-Durchsteuer ung der Schaltung 32a wird der Eingang p wieder mit H-Poten tial angesteuert, womit die Ausgänge C und D wieder je einen H-Impuls liefern. Nach diesem H-Impuls des Ausgangs D ist dann somit in Zeile a des Schieberegisters 55 die Ziffer 1 gespeichert und in Zeile b die Ziffer 0 gespeichert und in Zeile c die Ziffer 2 gespeichert und damit der wirksame Divi sions-Ablauf zu Ende. Die Abschaltung erfolgt erst dann, wenn der Ausgang v des Impuls-Zählers 80 von L-Potential auf H-Potential wechselt. Dann wird durch die Steuerwirkung der Anzeigeschaltung die Zahl 20100000 in die Zahl 201 umge wandelt, indem der Komma-Index des Komma-Schieberegisters 50b diese Rechts-Verschiebung der Ergebniszahl im Schiebe register 55 steuert. Im Anzeigefeld der Anzeigeschaltung 45 erscheint damit die Zahl "201" oder "201", und somit formal richtig die Ergebniszahl.The operation of this divider circuit is as follows. First of all, this dividing circuit must be reset if it has not already been reset. This reset is carried out by pressing the R key. In this basic position, the input of the dividend is precontrolled and this dividend is entered into the shift register 21 a, by pressing the digits on the keyboard 7 one after the other into this shift register 21 a can be typed in. Here, the gate circuit 41 is precontrolled via the output A1 and the gate circuit 21 a / 45 is precontrolled via the output A2, and thus the input of this dividend into the shift register 21 a in the display field of the display circuit 45 be followed. Then the key D is tapped and the input of the divisor into the shift register 22 is pre-activated. Here, the gate circuit 42 is pre- activated via the output B1 and the gate circuit 22/45 is pre- activated via the output B2. So that the dividend is in the shift register 21 a and the divisor in the shift register 22 and is triggered by tapping the G key of the division process, in which initially the output C continuously delivers H pulses, whereby the dividend is clocked so long to the left until input p is activated for the first time after an NK cycle with L potential. Thus, for the first time the sub-circuit 85 is not fully controlled and thus only the output of the AND circuit 30 supplies an up-H pulse for the circuit 18 . If the divisor is included in the head piece of the dividend 2 times, the input p of the circuit 12 after the second NK cycle with L-potential activated and the sub-circuit 85 not fully controlled by this second NK-pulse cycle, and thus supplied only via the output of the AND circuit 30, the second upward H pulse for the circuit 18 . If a division comes into being, which results in the number 201 as the result number, the input p is thus driven with H potential after the third NK pulse cycle and the subcircuit 85 is thus fully activated. Here, the n1 pulse flips the flip-flop 22 into its left position. Thus the And circuit is controlled before-29, which when n2 pulse of the gang from the AND circuit 29 a H pulse supplies. Thus, the H-pulse of the output G, the shift register 22 left-shift clock-driven and the H-pulse of the output D, the result shift register 55 left-shifting clock-driven. Here, the gate circuit 46 of the circuit 16 is not pre-activated. On the one hand, this means that the third NK pulse cycle is not evaluated and, on the other hand, the divisor is shifted one place to the left and the number 2 is stored in line 2 of shift register 55 . At the end of the fourth clock, by controlling the partial circuit 32 a is in this case again the input p of the circuit 12 driven with H potential and the partial circuit 85 fully turned on again and thus again the shift registers 22 and 55 each with a Links -Ver driven and the gate circuit 46 locked. At the end of the fifth cycle control of the sub-circuit 32 a, the input p is then again controlled with L potential and thus only the circuit 18 is driven with an upward pulse. At the end of the sixth cycle control of the circuit 32 a, the input p is driven again with H potential, so that the outputs C and D each again deliver an H pulse. After this H pulse of the output D, the number 1 is then stored in line a of the shift register 55 and the number 0 is stored in line b and the number 2 is stored in line c and thus the effective division process ends. The switch-off takes place only when the output v of the pulse counter 80 changes from L potential to H potential. Then, through the control effect of the display circuit, the number 20100000 is converted into the number 201 by the comma index of the comma shift register 50 b controlling this right shift of the result number in the shift register 55 . The number "201" or "201" thus appears in the display field of the display circuit 45 , and thus the correct number of results.

Falls der Dividend und der Divisor Komma-Stellen aufweisen, ergibt sich die Wirkungsweise der Verarbeitung dieser Komma- Stellen wie folgt. Zuerst werden die Komma-Stellen des Divi denden links-verschiebend in die Schieberegister 51 und 50b/50a eingetaktet. Dann wird das Schieberegister 51 rück gestellt und dann die Komma-Stellen des Divisors links -ver schiebend in das Komma-Schieberegister 51 eingetaktet und rechts-verschiebend in das Schieberegister 50b/50a eingetak tet. Dann wird wieder das Komma-Schieberegister 51 rückge stellt. Bei der Entstehung der Ergebniszahl im Schiebere gister 55 wird dann immer gleichzeitig mit dem Schiebere gister 55 das Komma-Schieberegister 50b/50a links-verschie bend Takt-angesteuert. Damit befindet sich der Komma-Index des Komma-Schieberegisters 50b/50a in bezug auf die Ergebniszahl im Schieberegister 55 genau an der richtigen Stelle. Bei der Schluß-Rechts-Verschiebung der Ergebniszahl wird dann immer der Komma-Index gleichzeitig mit nach rechts ge taktet.If the dividend and the divisor have comma digits, the processing of these comma digits works as follows. First, the decimal places of the divi end are shifted left shifting into the shift registers 51 and 50 b / 50 a. Then the shift register 51 is reset and then the decimal places of the divisor left -ver shifting clocked into the comma shift register 51 and clocked right-shifted into the shift register 50 b / 50 a tet. Then the comma shift register 51 is reset. In causing the resultant number gister in Schiebere 55 is then always at the same time point shift register 50 b / bend controlled stroke gister with the Schiebere 55 50 a left-various. The comma index of the comma shift register 50 b / 50 a is thus in exactly the right place in relation to the number of results in the shift register 55 . When the final number of results is shifted to the right, the comma index is always clocked to the right.

Das Diagramm für die Ergebniszahl "201" ist in Fig. 15 dargestellt.The diagram for the result number "201" is shown in FIG. 15.

Claims

1. Electronic dividing circuit, which forms the division result numbers in a subtractive manner and processes the two numbers in serial numbers and has as main circuit a tetrad subtracting circuit ( 11 ) which is combined with a gate circuit system and which feeds the two respective digits of the two respective digits to the tetrad subtraction circuit ( 11 ) and at the same time transfers the resulting subtraction result number to a memory row ( 25 ), characterized in that the possible right shift of the result number, which in the shift register ( 55 ) ge is stored, is ert from the display circuit (45) from gesteu and that the result number is thus clocked only after their insertion into the display circuit (45) in the position in which they show circuit with respect to the on (45) is in the correct position.

2. Electronic dividing circuit according to claim 1, characterized in that the display circuit ( 45 ) is combined with 2 comma shift registers ( 50 and ( 51 )) and that first the decimal places of the dividends are clocked into the comma shift register ( 51 ) and then after its resetting, the decimal places of the divisor are clocked into this shift register ( 51 ) (from right to left).

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that the decimal places of the dividends are simultaneously clocked into the comma shift register ( 50 b / 50 a) (also from right to left and that the comma - Place the divisor in the comma shift register ( 50 b / 50 a), but not in the left direction, but in the right direction and that this shift register ( 50 b / 50 a) is not reset in the meantime .

4. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the pulse circuit ( 32 ) in the case shown is controlled from right to left clock.

5. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the section (a) of the pulse circuit ( 32 ) from a suitable output of the section ( b) reset-is controlled and that section (b) of the pulse circuit ( 32 ) is reset-controlled by a suitable output from section (a).

6. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that the pulse circuit ( 32 ) of the circuit ( 16 ) by means a double flip-flop circuit ( 36 ) is alternately clock-controlled via two pulse lines.