DE4107774A1

DE4107774A1 - Electronic divider circuit improved by making one stage unnecessary - has decimal point control mechanism involving clocking decimal point shift register with dividend and divisor partial re-clocking numbers

Info

Publication number: DE4107774A1
Application number: DE19914107774
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-03-11
Filing date: 1991-03-11
Publication date: 1992-09-17

Abstract

An electronic divider circuit has a decimal point control mechanism. After the dividend and divisor have been clocked into their shift registers they are partially shifted to the other ends of the registers using reclocking. The partial shifting leaves equal gaps of at least one bit from the ends of the shift registers. The result is constructed parallel-subtractively and the decimal point shift register (7) is clock-controlled with both re-clocking numbers.

Description

Gegenstand der Erfindung ist die Verbesserung der Dividier schaltung nach P 41 06 469.0 in der Weise, daß eine Schalt ung 80 nicht erforderlich ist. Die Anordnung einer Schalt ung 80 wird bei der vorliegenden Dividierschaltung dadurch vermieden, daß der Dividend und der Divisor nach dem Nach lauf-Prinzip so weit nach links getaktet werden, bis nur noch ein Bit frei ist, das in dem Fall erforderlich ist, in dem zunächst der Dividend noch um eine Stelle nach links getaktet werden muß. Der Nachlauf des Dividenden wird mit dem Antippen der Taste D ausgelöst. Der Nachlauf des Divi sors wird mit dem Antippen der Taste G ausgelöst. Damit wird vermieden, daß das Komma-Schieberegister 7 gleichzei tig nach links und rechts Takt-angesteuert wird. Beim Nach lauf des Dividenden wird gleichzeitig mit denselben Takten auch das Komma-Schieberegister 7 nach links Takt-angesteu ert. Beim Nachlauf des Divisors wird gleichzeitig auch das Komma-Schieberegister 7 nach rechts Takt-angesteuert. Somit wird der Komma-Index im Komma-Schieberegister 7 um dieselbe Anzahl Bits nach links und rechts verlagert, wenn der Divi dend und der Divisor dieselbe Stellenanzahl aufweisen. Die fehlenden Einzelheiten sind der Patentanmeldung P 40 32 814.7 zu entnehmen.The invention relates to the improvement of the divider circuit according to P 41 06 469.0 in such a way that a circuit is not required 80 . The arrangement of a circuit 80 is avoided in the present dividing circuit in that the dividend and the divisor are clocked clockwise to the left until only one bit is free, which is necessary in the case in which first the dividend has to be clocked one place to the left. The follow-up of the dividend is triggered by pressing the D key. The follow-up of the divi sor is triggered by pressing the G button. This avoids that the comma shift register 7 is clock-driven simultaneously to the left and right. When the dividend runs, the comma shift register 7 is clock-controlled to the left at the same time. When the divisor runs, the comma shift register 7 is clock-controlled to the right. Thus, the comma index in the comma shift register 7 is shifted left and right by the same number of bits if the divider and the divisor have the same number of digits. The missing details can be found in patent application P 40 32 814.7.

In Fig. 1 ist die Haupt-Schaltung 1 dargestellt. In Fig. 2 ist eine Tetraden-Subtrahierschaltung 5 dargestellt, welche an Stelle der Subtrahendenziffer die Neuner-Komple mentziffer der Subtrahendeziffer verarbeitet und somit additiv subtrahiert. In Fig. 3 ist die Ziffern-Eingabe- Schaltung 10 dargestellt. In Fig. 4a und 4b ist das Haupt-Steuerwerk 20 dargestellt. In Fig. 5 ist die Start- Schaltung 12 dargestellt. In Fig. 6 ist das Komma-Steuer werk 60 dargestellt. In Fig. 7 ist das Komma-Steuerwerk 60 normal dargestellt. The main circuit 1 is shown in FIG . In Fig. 2, a tetrad subtracting circuit 5 is shown, which in place of the subtrahend digit processes the nine-digit comple ment digit of the subtrahend digit and thus additively subtracts. In Fig. 3, the digit input circuit 10 is shown. In Fig. 4a and 4b, the main control unit 20 is shown. In Fig. 5, the start circuit 12 is shown. In Fig. 6, the comma control mechanism 60 is shown. In Fig. 7, the point control unit is shown Normal 60.

Diese Dividierschaltung besteht aus der Haupt-Schaltung 1 und der Ziffern-Eingabeschaltung 10 und dem Haupt-Steiner werk 20 und dem Komma-Steuerwerk 60. Die Haupt-Schaltung 1 ist um 2 oder 3 oder 4 Teil-Schaltungen verkürzt darge stellt und hat somit 8 oder 9 oder 10 Tetraden-Subtrahier schaltungen 5. Die Schieberegister 3 und 4 sind somit ent sprechend länger. Bei dieser Dividierschaltung ist also kein Zusatz-Schieberegister 3b angeordnet. Das Schiebere gister 3 ist das Dividenden-Schieberegister und hat Paral lel-Eingabe und Links-Verschiebung um 4 bit pro Takt. Das Schieberegister 4 ist das Divisor-Schieberegister, das auch Links-Verschiebung um 4 bit pro Takt aufweist. Die ersten 4 Bit dieses Schieberegisters 4 sind als Umsetz- Schaltung ausgebildet.This dividing circuit consists of the main circuit 1 and the digit input circuit 10 and the main Steiner plant 20 and the comma control unit 60th The main circuit 1 is shortened by 2 or 3 or 4 sub-circuits Darge provides and thus has 8 or 9 or 10 tetrad subtraction circuits 5th The shift registers 3 and 4 are accordingly longer. In this dividing circuit, no additional shift register 3 b is arranged. The shift register 3 is the dividend shift register and has parallel input and left shift by 4 bits per cycle. Shift register 4 is the divisor shift register, which also has a left shift of 4 bits per cycle. The first 4 bits of this shift register 4 are designed as a conversion circuit.

Die in Fig. 2 dargestellte Tetraden-Subtrahierschaltung 5 ist eine unechte Tetraden-Subtrahierschaltung, weil sie auf additive Weise subtrahiert und somit die Subtrahenden- Ziffer Neuner-komplementiert verarbeitet. Diese in Fig. 2 dargestellte unechte Tetraden-Subtrahierschaltung 5 besteht aus 16 Und-Schaltungen 11 mit je 2 Eingängen und 10 Oder- Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Negier-Schaltungen 14 und 2 dualen Voll-Addierern 15 und 16 und den zugehörigen Leit ungen. Die Eingänge A sind die Eingänge für die Minuenden- Ziffer. Die Eingänge B sind die Eingänge für die Subtra hendenziffer. Die Ausgänge C sind die Ergebnis-Ausgänge dieser Ziffern-Subtrahierschaltung. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Be zeichnung y. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten (Ziffern 5 2 1 1) gekenn zeichnet.The tetrad subtracting circuit 5 shown in FIG. 2 is a fake tetrad subtracting circuit, because it subtracts in an additive manner and thus processes the subtrahend number complemented by nine. This fake tetrad subtraction circuit 5 shown in FIG. 2 consists of 16 AND circuits 11 with 2 inputs each and 10 OR circuits 12 with 2 inputs each and 2 OR circuits 13 with 3 inputs each and 8 negation circuits 14 and 2 dual full adders 15 and 16 and the associated lines The inputs A are the inputs for the minute end number. Inputs B are the inputs for the subtracting digit. Outputs C are the result outputs of this digit subtracting circuit. The carry input has the designation x. The carry output has the designation y. Inputs A and B and outputs C are marked with the associated numerical values (numbers 5 2 1 1).

Die Ziffern-Eingabeschaltung 10 (Fig. 3) besteht aus 11 Tipp-Schaltern N und der Oder-Schaltung 21 mit 9 Eingängen und der Oder-Schaltung 22 mit 2 Eingängen und der Oder- Schaltung 23 mit 5 Eingängen und 2 Oder-Schaltungen 24 mit je 4 Eingängen und der Oder-Schaltung 25 mit 8 Eingängen und den Tor-Schaltungen 26 und 27 mit je 4 Und-Schaltungen 28 mit je 2 Eingängen. Die Tipp-Schalter N sind mit den zugehörigen Ziffern gekennzeichnet.The digit input circuit 10 ( FIG. 3) consists of 11 tap switches N and the OR circuit 21 with 9 inputs and the OR circuit 22 with 2 inputs and the OR circuit 23 with 5 inputs and 2 OR circuits 24 with 4 inputs each and the OR circuit 25 with 8 inputs and the gate circuits 26 and 27 with 4 AND circuits 28 each with 2 inputs. The tip switches N are marked with the associated digits.

Das Haupt-Steuerwerk 20 (Fig. 4a und 4b) besteht aus der Impuls-Schaltung 11 und der Start-Schaltung 12 und dem Im puls-Zähler 13 und der Schaltung 14 und dem Quotienten- Schieberegister 15 und den Potential-Speicher-Flip-Flops 30 bis 33 und den Und-Schaltungen 34 bis 42 und 54 und 55 mit je 2 Eingängen und den Oder-Schaltungen 43 und 44 mit je 2 Eingängen und den Negier-Schaltungen 46 bis 49 und den Tipp- Schaltern 51 bis 53 und den zugehörigen Leitungen. Die Schaltung 14 besteht aus einem Impuls-Zähler, welcher seinen Zählerstand im 1-aus-10-Code liefert und einer Umcodier- Schaltung, welche die betreffende Dezimalziffer 5211-codiert lieferte. Die Start-Schaltung 12 wird erst Start-angesteuert, wenn die Taste G losgelassen wird.The main control unit 20 ( FIGS. 4a and 4b) consists of the pulse circuit 11 and the start circuit 12 and the pulse counter 13 and the circuit 14 and the quotient shift register 15 and the potential memory flip Flops 30 to 33 and the AND circuits 34 to 42 and 54 and 55 with 2 inputs each and the OR circuits 43 and 44 with 2 inputs each and the negation circuits 46 to 49 and the toggle switches 51 to 53 and the associated lines. The circuit 14 consists of a pulse counter, which supplies its counter reading in the 1-out-of-10 code, and a recoding circuit, which supplies the decimal number in question 5211-coded. The start circuit 12 is only started when the key G is released.

Das Komma-Steuerwerk 60 (Fig. 6) besteht aus den Potential- Speicher-Flip-Flops 61 bis 63 und den Und-Schaltungen 64 bis 69 und 81 und 82 mit je 2 Eingängen und den Oder-Schalt ungen 71 und 72 und 74 mit je 2 Eingängen und der Oder- Schaltung 75 mit 3 Eingängen und den Negier-Schaltungen 83 und 84 und den zugehörigen Leitungen. Das Dividenden-Schie beregister 3 und das Divisor-Schieberegister 4 und das Quotienten-Schieberegister 15 sind hier vereinfacht darge stellt.The comma control unit 60 ( FIG. 6) consists of the potential memory flip-flops 61 to 63 and the AND circuits 64 to 69 and 81 and 82 , each with 2 inputs and the OR circuits 71 and 72 and 74 with 2 inputs each and the OR circuit 75 with 3 inputs and the negation circuits 83 and 84 and the associated lines. The dividend shift register 3 and the divisor shift register 4 and the quotient shift register 15 are here simplified Darge presents.

Eine Start-Schaltung 12 (Fig. 5) besteht aus 3 Potential- Speicher-Flip-Flops 1 bis 3 und 2 Und-Schaltungen 4 und 5 mit je 2 Eingängen und der Oder-Schaltung 6 mit 2 Eingän gen und der Negier-Schaltung 7 und den zugehörigen Leitun gen. Der Eingang hat die Bezeichnung a und der Ausgang die Bezeichnung b. Der Ansteuer-Eingang hat die Bezeichnung c und der Rückstell-Eingang die Bezeichnung r. A start circuit 12 ( Fig. 5) consists of 3 potential memory flip-flops 1 to 3 and 2 AND circuits 4 and 5 with 2 inputs each and the OR circuit 6 with 2 inputs and the negation circuit 7 and the associated lines. The input is labeled a and the output is labeled b. The control input has the designation c and the reset input has the designation r.

Der Ausgang A steuert mit H-Impulsen die Parallel-Eingabe in das Dividenden-Schieberegister 3 an. Der Ausgang B steu ert den Eingang b an. Der Ausgang B2 steuert den Eingang b2 an. Der Ausgang C steuert den Eingang c an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Ein gang f an. Der Ausgang H steuert den Eingang h an. Der Ausgang K steuert den Eingang k an. Der Ausgang S1 steuert den Eingang s1 an. Der Ausgang S2 steuert den Eingang s2 an. Der Ausgang R2 steuert die Gesamt-Rückstellung der Schieberegister an; hierbei wird das Komma-bit gesetzt und somit nicht rückgestellt. Der Eingang T ist der Eingang für die Takt-Frequenz. Die Eingänge in liegen in Betriebszustand ständig an H-Potential. Die Eingänge r sind an die Gesamt- Rückstell-Leitung angeschlossen. Durch Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert und der Divi dend-Nachlauf vor-angesteuert. Durch Antippen der Taste G wird der Divisor-Nachlauf vor-angesteuert und im Anschluß über die Start-Schaltung 12 der Divisions-Ablauf ausgelöst. Durch Antippen der Taste R wird die gesamte Dividierschalt ung rückgestellt und im Komma-Schieberegister 7 das Komma- bit x entsprechend Darstellung in Fig. 6 gesetzt. Nach dem Einschalten oder an die Spannung legen muß somit immer erst die Gesamt-Rückstellung betätigt werden.Output A controls the parallel input into dividend shift register 3 with H pulses. Output B controls input b. The output B 2 controls the input b 2 . Output C controls input c. The output E controls the input e. Output F controls input f. The output H controls the input h. The output K controls the input k. The output S 1 controls the input s 1 . The output S 2 controls the input s 2 . The output R 2 controls the total reset of the shift register; the comma bit is set and is therefore not reset. The input T is the input for the clock frequency. In operation, the inputs in are constantly at H potential. The inputs r are connected to the total reset line. Pressing the D key pre-controls the input of the divisor and pre-controls the divi dend overrun. By pressing the G key, the divisor overrun is pre-activated and the division sequence is then triggered via the start circuit 12 . The entire dividing circuit is reset by tapping the R key and the comma x is set in the comma shift register 7 as shown in FIG. 6. After switching on or applying voltage, the total reset must always be activated first.

In bezug auf die Fig. 7, in der das Komma-Steuerwerk 60 normal dargestellt ist, gilt folgendes: Vom Ausgang 1 wird das Dividenden-Schieberegister 3 links-verschiebend Takt- angesteuert. Vom Ausgang 2 wird das Divisor-Schieberegister 4 links-verschiebend Takt-Angesteuert. Vom Ausgang 3 wird das Ergebnis-Schieberegister 15 (Quotientenschieberegister 15) links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 7 links-verschiebend Takt-ange steuert. Vom Ausgang 5 wird das Komma-Schieberegister 7 rechts-verschiebend Takt-angesteuert.The following applies with reference to FIG. 7, in which the comma control unit 60 is shown normally: the output 1 drives the dividend shift register 3 clock-shifting to the left. From the output 2 , the divisor shift register 4 is clock-shifted to the left. The output shift register 15 (quotient shift register 15 ) is clock-driven from output 3 , shifting to the left. From the output 4 , the comma shift register 7 is left-shifting clock-controlled. From the output 5 , the comma shift register 7 is clock-shifted to the right.

Der Eingang x der Schaltung 5a liegt im Betriebszustand ständig an H-Potential, wie die Eingänge u. The input x of the circuit 5 a is in the operating state constantly at H potential, such as the inputs u.

Die Wirkungsweise dieses Komma- und Schieberegister-Steuer werks 60 ergibt sich wie folgt: Beim Eintippen des Dividen den befindet sich das Flip-Flop 63 in seiner Rechts-Stell ung und wird somit bei jeder Ziffer des Dividenden das Schieberegister 3 mit einem Links-Verschiebetakt angesteu ert, sofern der Dividend nur aus echten Ziffern (1 bis 9) besteht. Im gegenteiligen Fall wird dieses Dividenden- Schieberegister 3 erst ab erste echte Ziffer von der Schalt ung 10 aus Takt-angesteuert, weil erst bei der Eingabe der ersten echten Ziffer das Flip-Flop 61 in seine Links-Stell ung kippt. Sofern dieser Dividend ein Komma aufweist, wird an der entsprechenden Stelle über die Taste P auch dieses Komma eingetippt und damit über den Eingang k das Flip- Flop 62 in seine Links-Stellung gekippt. Bei den restlichen Ziffern nach dem Komma wird somit auch das Komma-Schiebere gister 7 nach links Takt-angesteuert und somit bei zwei Ziffern nach dem Komma der Komma-Index x des Komma-Schiebe registers 7 um 2 Stellen nach links verlagert. Dann wird durch Antippen der Taste D die Eingabe des Divisors vor-an gesteuert, indem hierbei das Flip-Flop 63 über den Eingang h mit einem H-Impuls angesteuert wird und damit das Flip- Flop 63 in seine Links-Stellung gekippt wird. Sofern die Flip-Flops 61 und 62 zuvor nach links gekippt wurden, werden diese hierbei rückgestellt. Beim Antippen dieser Tas te D ist die Und-Schaltung 54 vor-angesteuert und wird so mit beim Antippen der Taste D auch der Dividenden-Nachlauf ausgelöst, der zu Ende ist, wenn die Negier-Schaltung 83 an ihrem Ausgang L-Potential hat. Falls der Dividend 4 Nach lauf-Takte aufweist, wird hierbei das Komma-Schieberegister 7 mit 4 Links-Verschiebe-Takten angesteuert. Damit ist im Dividenden-Schieberegister 3 nur noch das Bit m bzw. die Spalte m frei und wird der Divisor auf dieselbe Weise in das Divisor-Schieberegister 4 eingetaktet. Hierbei wird auch ein eventuelles Komma über die Taste P eingetippt, wobei auch wieder das Flip-Flop 62 in seine Links-Stellung kippt. Bei den restlichen Ziffern nach dem Komma wird somit auch das Schieberegister 7 Takt-angesteuert, aber nicht nach links, sondern nach rechts. Dann wird durch Antippen der Taste G zunächst der Divisor-Nachlauf ausgelöst, weil beim Antippen der Taste G die Und-Schaltung 55 vorangesteuert ist. Zunächst wird also beim Antippen der Taste G der Divi sor soweit nach links getaktet, daß nur noch das Bit n bzw. die Spalte n frei ist. Hierbei wird das Komma-Schieberegis ter 7 mit derselben Anzahl Rechts-Verschiebetakten ange steuert, womit bei 4 Links-Verschiebetakten und 6 Rechts- Verschiebetakten eine Komma-Index-Verschiebung um 2 Stellen nach rechts zustande kommt. Dieser subtraktive Divisions- Ablauf ist dann beendet, wenn die Negier-Schaltung 48 des Steuerwerks 20 an ihrem Ausgang von H-potential auf L-Poten tial wechselt, weil dann die Und-Schaltung 36 nicht mehr vor-angesteuert ist. Die Ergebniszahl (Quotient) ist dann 5211-codiert im Schieberegister 15 gespeichert, das in Fig. 6 als einfaches Schieberegister dargestellt ist. Die Schluß-Verarbeitung der Ergebniszahl erfolgt in einer Er gebniszahl-Verschiebeschaltung nach P 40 31 603.3 und in einer Nullen-Eingabeschaltung nach P 40 31 897.4. Damit erscheint die Ergebniszahl formal richtig im Anzeigefeld der Anzeigeschaltung, welche somit die erforderlichen Nul len hinzufügt.The operation of this comma and shift register control unit 60 results as follows: When the dividend is typed in, the flip-flop 63 is in its right position and thus the shift register 3 with each digit of the dividend is shifted to the left controlled if the dividend consists only of real digits (1 to 9). In the opposite case, this dividend shift register 3 is only clock-controlled from the first real digit by the circuit 10 , because the flip-flop 61 does not tip into its left position until the first real digit is entered. If this dividend has a comma, this comma is also typed in at the corresponding point using the P key and the flip-flop 62 is thus tilted into its left position via the input k. With the remaining digits after the decimal point, the comma shift register 7 is also clock-controlled to the left and thus, with two digits after the decimal point, the comma index x of the comma shift register 7 is shifted to the left by 2 places. Then, by pressing the button, the input D of the divisor is pre-controlled to, by this, the flip-flop 63 h via the input is driven by an H-pulse and the flip-flop 63 in its left position is tilted. If flip-flops 61 and 62 were previously tilted to the left, they are reset here. When this key D is pressed, the AND circuit 54 is pre-activated and, when the key D is pressed, the dividend lag that is ended when the negation circuit 83 has L potential at its output is triggered. If the dividend has 4 after-running clocks, the comma shift register 7 is driven with 4 left-shift clocks. This means that only the bit m or column m is free in the dividend shift register 3 and the divisor is clocked into the divisor shift register 4 in the same way. A possible comma is also typed in here using the P key, the flip-flop 62 also toppling into its left position. With the remaining digits after the decimal point, the shift register 7 is thus also clock-controlled, but not to the left, but to the right. Then, by pressing the G key, the divisor overrun is first triggered, because when the G key is pressed, the AND circuit 55 is controlled. First, when the G key is pressed, the divi sor is clocked to the left so far that only bit n or column n is free. Here, the comma shift register 7 is activated with the same number of right shift clocks, which means that with 4 left shift clocks and 6 right shift clocks, a comma index shift by 2 places to the right is achieved. This subtractive division process is ended when the negation circuit 48 of the control unit 20 changes at its output from H-potential to L-potential, because then the AND circuit 36 is no longer pre-activated. The result number (quotient) is then stored 5211-coded in the shift register 15 , which is shown in FIG. 6 as a simple shift register. The final processing of the result number takes place in a result number shift circuit according to P 40 31 603.3 and in a zero input circuit according to P 40 31 897.4. This means that the result number appears formally correct in the display field of the display, which thus adds the necessary zeros.

Claims

1. Electronic dividing circuit with comma control unit, characterized in that the dividend and the divi sor are clocked after their timing in their shift register by means of post-clocking to the other end of their shift register, but not completely, but with a distance of at least 1 bit and also with the same distance to the other end.

2. Electronic divider circuit according to claim 1, characterized in that it is a divider circuit which forms the result in a parallel-subtractive manner and that the comma shift register ( 7 ) is clock-controlled with the two post-clock numbers .

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that the comma shift register ( 7 ) with the dividend night clock in the case shown is clock-driven to the left.

4. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the comma shift register ( 7 ) is clock-driven to the right with the divisor night clocks in the case shown.

5. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the comma shift register ( 7 ) at the comma digits of the dividend in the illustrated case clock to the left -controlled.

6. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that the comma shift register ( 7 ) at the decimal places of Divisors clock-driven in the illustrated case to the right.

7. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that the Comma index at the corresponding preliminary comma Index position already in the total provision of the Dividing circuit is set or at a partial Provision and set in the total provision becomes.

8. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that the Comma control unit ( 60 ) has only 3 potential memory flip-flops ( 61 to 63 ).

9. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that at the execution B the sub-circuit ( 90 ) consisting of the potential memory flip-flop ( 61 ) and the OR circuit ( 71 ) and the AND circuits ( 66 and 67 ) is not arranged.