DE4131957A1

DE4131957A1 - Digital electronic circuit for addition and subtraction of 5211 code - has inputs handled by adder and subtractor units with outputs stored in shift registers

Info

Publication number: DE4131957A1
Application number: DE19914131957
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-09-16
Filing date: 1991-09-25
Publication date: 1993-05-27

Abstract

The circuit has inputs entered into 2 shift registers that have outputs connected to an adder circuit (4) and a pair of subtractors (5,6). The results generated by the adder/subtractor stages are received by shift registers (3a,3b). The outputs of the shift registers are combined by logic OR gates and the values entered into a result shift register that has an associated decimal point control stage. Operating signals for the registers and transfers are provided by a control circuit. ADVANTAGE - Has additional shift register to store end result.

Description

Gegenstand der Erfindung ist eine Verbesserung der Addier- Subtrahierschaltung nach P 41 30 766.6, welche mit dem Schluß-Ergebnis-Schieberegister 3c versehen wurde und außerdem mit einem anderen Impuls-Zähler versehen wurde, der nicht nur 8 Impulse freigibt, sondern 16 Impulse freigibt, womit die Ergebniszahl gleich im Anschluß in das Schluß-Ergebnis-Schieberegister 3c getaktet wird. Dieser Impuls-Zähler besteht aus dem eigentlichen Impulszähler und dem Umschalt-Impuls-Zähler, mittels dem der eigentliche Impuls-Zähler aufeinanderfolgend zwei mal durchgesteuert wird und somit in zwei Zyklen 16 Impulse liefert.The invention relates to an improvement of the add-subtract circuit according to P 41 30 766.6, which was provided with the final result shift register 3 c and was also provided with another pulse counter, which not only releases 8 pulses, but also releases 16 pulses , with which the result number is immediately clocked into the final result shift register 3 c. This pulse counter consists of the actual pulse counter and the switchover pulse counter, by means of which the actual pulse counter is successively controlled twice and thus delivers 16 pulses in two cycles.

In Fig. 14a bis 14c ist die gesamte Rechenschaltung dargestellt (ohne Ziffern-Eingabeschaltung und ohne Steuerwerk). In Fig. 2 ist das Steuerwerk 10 dargestellt. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 mit den restlichen Teilen des Steuerwerks dargestellt. In Fig. 4a und 4b ist der zwei-teilige Impuls-Zähler 17 dargestellt. In Fig. 5 ist die Schieberegister-Ansteuerschaltung 40 dargestellt. In Fig. 6 ist die Start-Schaltung 16 dargestellt. In Fig. 7 ist die Tetraden-Addierschaltung 4 dargestellt. In Fig. 8 ist die Spezial-Schaltung 18 dargestellt. In Fig. 9 ist eine unechte Tetraden-Subtrahierschaltung 5 dargestellt, welche gleich ist, wie die Tetraden-Subtrahier-Schaltung 6. In Fig. 10 und 11 sind für die Tetraden-Addierschaltung 4 die zugehörigen dualen Voll-Addierer 21 und 22 dargestellt. In Fig. 12 und 13 sind für eine Tetraden- Subtrahierschaltung 5 (unechte Tetraden-Subtrahierschaltung 5) die zugehörigen dualen Voll-Addierer 23 und 24 dargestellt, welche mit zusätzlichen Negier-Schaltungen versehen sind. In Fig. 14 ist die Nullen-Eingabeschaltung 35 um 2 Teil-Schaltungen 14 ist die Nullen-Eingabeschaltung 35 um 2 Teil-Schaltungen verkürzt dargestellt. The entire arithmetic circuit is shown in FIGS. 14a to 14c (without digit input circuit and without control unit). In FIG. 2, the control unit 10 is shown. In Fig. 3 the digit input circuit 20 is shown with the remaining parts of the control unit. The two-part pulse counter 17 is shown in FIGS. 4a and 4b. In FIG. 5, the shift register control circuit 40 is shown. In FIG. 6, the start circuit 16 is shown. In Fig. 7, the tetrads adding circuit 4 is shown. In FIG. 8, the special circuit 18 is shown. FIG. 9 shows an improper tetrad subtracting circuit 5 , which is the same as the tetrad subtracting circuit 6 . In Figs. 10 and 11 adder tetrad 4 are shown the corresponding dual full adder 21 and 22 for the. In Figs. 12 and 13 are subtractor (subtracting circuit tetrad spurious 5) shown 5 accompanying the dual full adder 23 and 24 for a Tetraden-, which are provided with additional Negier circuits. In Fig. 14, the zero-input circuit 35 by 2 sub-circuits 14, the zero-input circuit 35 is shown shortened by 2 partial circuits.

Diese serielle Addier-Subtrahierschaltung besteht aus den Eingangs-Schieberegistern 1 und 2 und den Ergebnis-Schieberegistern 3a und 3b und dem Schluß-Ergebnis-Schieberegister 3c und der Tetraden-Addierschaltung 4 und den Tetraden- Subtrahierschaltungen 5 und 6 und 3 Übertrag-Speichern 45 und den Tor-Schaltungen 7 bis 9 und dem Steuerwerk 10 und den Tor-Schaltungen 11 und 12 und dem Komma-Schieberegister 50 und der Ziffern-Eingabeschaltung 20 und der Schieberegister-Ansteuerschaltung 40.This serial adder-subtractor consists of the input shift registers 1 and 2 and the result of shift registers 3 a and 3 b and the end-result shift register 3 c and the tetrads adding circuit 4 and the Tetraden- subtraction circuits 5 and 6 and 3 carry -Storage 45 and the gate circuits 7 to 9 and the control unit 10 and the gate circuits 11 and 12 and the comma shift register 50 and the digit input circuit 20 and the shift register drive circuit 40 .

Das Steuerwerk 10 (Fig. 2) besteht aus den Potential- Speicher-Flip-Flops 13 und 14 und 4 Tipp-Schaltern 15 und der Start-Schaltung 16 und dem Impuls-Zähler 17 und der Spezial-Schaltung 18 und den Oder-Schaltungen 19 und 22 mit je 2 Eingängen und der Negier-Schaltung 23 und den zugehörigen Leitungen.The control unit 10 ( FIG. 2) consists of the potential memory flip-flops 13 and 14 and 4 tip switches 15 and the start circuit 16 and the pulse counter 17 and the special circuit 18 and the OR circuits 19 and 22 with 2 inputs each and the negation circuit 23 and the associated lines.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus der Tastatur 30 und der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Eingängen und der Oder-Schaltung 5 mit 8 Eingängen und den Tor-Schaltungen 41 und 42, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und dem Potential-Speicher-Flip-Flop 8 und 6 Und-Schaltungen 9 bis 14 mit je 2 Eingängen und der Oder-Schaltung 15 mit 2 Eingängen und den zugehörigen Leitungen.The digit input circuit 20 ( FIG. 3) consists of the keyboard 30 and the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 each 4 inputs and the OR circuit 5 with 8 inputs and the gate circuits 41 and 42 , each consisting of 4 AND circuits with 2 inputs each and the potential memory flip-flop 8 and 6 AND circuits 9 to 14 with 2 inputs each and the OR circuit 15 with 2 inputs and the associated lines.

Der Impuls-Zähler 17 (Fig. 4a und 4b) besteht aus den Teil-Schaltungen 17a und 17b. Die Teil-Schaltung 17b ist der Umsteuer-Impuls-Zähler und die Teil-Schaltung 17a der Haupt-Impuls-Zähler, der pro Addition oder pro Subtraktion zwei Zyklen durchläuft. Die Teil-Schaltung 17a (Fig. 4a) besteht aus 9 einfachen Flip-Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 4 Eingängen und dem weiteren einfachen Flip-Flop 14 und 2 Und-Schaltungen 15 und 2 Und-Schaltungen 16 mit je 2 Eingängen und 2 Negier-Schaltungen 17 und der Und-Schaltung 18 und den Negier-Schaltungen 19 und 20 und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a.The pulse counter 17 ( Fig. 4a and 4b) consists of the sub-circuits 17 a and 17 b. The sub-circuit 17 b is the reversing pulse counter and the sub-circuit 17 a is the main pulse counter, which goes through two cycles per addition or subtraction. The sub-circuit 17 a ( Fig. 4a) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 4 inputs and the further simple flip-flop 14 and 2 AND circuits 15 and 2 AND circuits 16 , each with 2 inputs and 2 negation circuits 17 and the AND circuit 18 and the negation circuits 19 and 20 and the associated lines. The pulse input has the designation a.

Die Teilschaltung 17b (Fig. 4b) besteht aus 4 einfachen Flip-Flops 21 bis 24 und 3 Um-Schaltungen 25 und 3 Und-Schaltungen 26 mit je 2 Eingängen und 2 Oder-Schaltungen 27 und 28 mit je 2 Eingängen und der Oder-Schaltung 29 und 2 Dioden 30 und dem weiteren einfachen Flip-flop 31 und 2 Und-Schaltungen 32 und 2 Und-Schaltungen 33 mit je 2 Eingängen und 4 Negierschaltungen 34 und den Und-Schaltungen 35 und 37 mit je 2 Eingängen und der Und- Schaltung 36 mit 3 Eingängen und den zugehörigen Leitungen. Der Rückstell-Eingang hat die Bezeichnung r. Der Impuls-Ausgang hat die Bezeichnung N und der Steuer-Ausgang die Bezeichnung W.The subcircuit 17 b (Fig. 4b) consists of 4 simple flip-flops 21 to 24 and 3 To circuits 25 and 3 and circuits 26 with 2 inputs and 2 OR circuits 27 and 28 with 2 inputs and or Circuit 29 and 2 diodes 30 and the further simple flip-flop 31 and 2 AND circuits 32 and 2 AND circuits 33 , each with 2 inputs and 4 negating circuits 34 and the AND circuits 35 and 37 , each with 2 inputs and the AND - Circuit 36 with 3 inputs and the associated lines. The reset input has the designation r. The pulse output has the designation N and the control output has the designation W.

Die Ansteuer-Schaltung 40 (Fig. 5) besteht aus den Oder-Schaltungen 43 und 44 und den zugehörigen Leitungen. Vom Ausgang 1 wird das Schieberegister 1 links-verschiebend Takt-angesteuert. Vom Ausgang 2 wird das Schieberegister 1 rechts-verschiebend Takt-angesteuert. Vom Ausgang 3 wird das Schieberegister 2 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Schieberegister 2 rechts-verschiebend Takt-angesteuert. Vom Ausgang 5 wird das Schieberegister 3a rechts-verschiebend Takt-angesteuert. Vom Ausgang 6 wird das Schieberegister 3b rechts-verschiebend Takt-angesteuert. Vom Ausgang 7 wird das Schieberegister 3c rechts-verschiebend Takt-angesteuert. Vom Ausgang 8 wird das Komma-Schieberegister 50 links-verschiebend Takt-angesteuert.The control circuit 40 ( FIG. 5) consists of the OR circuits 43 and 44 and the associated lines. From the output 1 , the shift register 1 is clock-shifted to the left. From the output 2 , the shift register 1 is clock-shifted to the right. From the output 3 , the shift register 2 is clock-driven, shifting to the left. From the output 4 , the shift register 2 is clock-shifted to the right. From the output 5 , the shift register 3 a is clock-shifted to the right. From the output 6 , the shift register 3 b is clock-shifted to the right. From the output 7 , the shift register 3 c is clock-shifted to the right. From the output 8 , the comma shift register 50 is clock-shifted to the left.

Die Start-Schaltung 16 (Fig. 6) besteht aus 3 einfachen Flip-Flops 1 bis 3 und den Und-Schaltungen 4 und 5 mit je 2 Eingängen und der Oder-Schaltung 6 mit 2 Eingängen und der Negier-Schaltung 7 und den zugehörigen Leitungen. Der Frequenz-Eingang hat die Bezeichnung a. Der Ausgang hat die Bezeichnung b. Der Start-Impuls-Eingang hat die Bezeichnung c. Der Rückstell-Eingang hat die Bezeichnung r. The start circuit 16 ( FIG. 6) consists of 3 simple flip-flops 1 to 3 and the AND circuits 4 and 5 with 2 inputs each and the OR circuit 6 with 2 inputs and the negation circuit 7 and the associated ones Cables. The frequency input has the designation a. The exit has the designation b. The start pulse input has the designation c. The reset input has the designation r.

Die Tetraden-Addierschaltung 4 (Fig. 7) verarbeitet die Dezimalziffern im 5211-Code und liefert die Ergebnisziffer auch in diesem 5211-Code und besteht aus 2-Und-Schaltungen 1 mit je 2 Eingängen und 2 Negier-Schaltungen 2 und 2 Oder-Schaltungen 3 und 2 Und-Schaltungen 4 mit je 2 Eingängen und der Oder-Schaltung 5 und 5 Und-Schaltungen 6 mit je 2 Eingängen und 5 Oder-Schaltungen 7 mit je 2 Eingängen und der Und-Schaltung 8 und der Oder-Schaltung 9 und 2 Und-Schaltungen 10 mit je 2 Eingängen und der Negier-Schaltung 11 und 3 Und-Schaltungen 12 und der Und-Schaltung 14 mit je 2 Eingängen und der Negier-Schaltung 13 und der Oder-Schaltung 15 mit 2 Eingängen und den Oder-Schaltungen 16 und 17 mit je 3 Eingängen und 2 dualen Voll-Addierern 21 und 22 und den zugehörigen Leitungen. Die Eingänge A und B und die Ergebnis-Ausgänge C sind mit den zugehörigen Zahlenwerten gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.The tetrad adding circuit 4 ( FIG. 7) processes the decimal digits in the 5211 code and also supplies the result digit in this 5211 code and consists of 2-and circuits 1 with 2 inputs each and 2 negation circuits 2 and 2 or- Circuits 3 and 2 AND circuits 4 , each with 2 inputs and the OR circuit 5 and 5 AND circuits 6 , each with 2 inputs and 5 OR circuits 7 , each with 2 inputs, and the AND circuit 8 and the OR circuit 9 and 2 AND circuits 10 with 2 inputs each and the negation circuit 11 and 3 AND circuits 12 and the AND circuit 14 with 2 inputs each and the negation circuit 13 and the OR circuit 15 with 2 inputs and the OR - Circuits 16 and 17 with 3 inputs each and 2 dual full adders 21 and 22 and the associated lines. Inputs A and B and result outputs C are marked with the associated numerical values. The carry input has the designation x. The carry output is called y.

Die Spezial-Schaltung 18 (Fig. 8) liefert dann an ihrem Ausgang v 3 H-Impulse, wenn der erste Summand 3 Komma-Stellen hat und der zweite Summand 6 Komma-Stellen hat oder wenn der Minuend 3 Komma-Stellen hat und der Subtrahend 6 Komma-Stellen hat. Diese Spezial-Schaltung 18 besteht aus 8 einfachen Flip-Flops 1 bis 8 und 14 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Verzögerungs-Schaltung 9 und der Und-Schaltung 19 und der Oder-Schaltung 22 mit 4 Eingängen und dem weiteren einfachen Flip-Flop 13 und 4 Und-Schaltungen 14 mit je 2 Eingängen und 2 Und-Schaltungen 15 mit je 2 Eingängen und 2 Negier-Schaltungen 16 und der Oder-Schaltung 23 und den zugehörigen Leitungen. Die Impuls-Eingänge haben die Bezeichnung a und b. Der Impuls-Ausgang hat die Bezeichnung v und der Rückstell-Eingang die Bezeichnung r.The special circuit 18 ( FIG. 8) then delivers 3 H pulses at its output v if the first summand has 3 decimal places and the second summand has 6 decimal places or if the minuend has 3 decimal places and the Subtrahend has 6 decimal places. This special circuit 18 consists of 8 simple flip-flops 1 to 8 and 14 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the delay circuit 9 and the AND circuit 19 and the OR Circuit 22 with 4 inputs and the further simple flip-flop 13 and 4 AND circuits 14 with 2 inputs and 2 AND circuits 15 each with 2 inputs and 2 negation circuits 16 and the OR circuit 23 and the associated lines . The pulse inputs are labeled a and b. The pulse output has the designation v and the reset input has the designation r.

Die Tetraden-Subtrahierschaltung 5 (Fig. 9) ist eine unechte Tetraden-Subtrahierschaltung, weil sie die Ergebnisziffer auf additive Weise bildet. Diese Tetraden-Subtrahierschaltung weist im Vergleich mit der Tetraden-Addierschaltung (Fig. 7) den Unterschied auf, daß noch zusätzlich 4 Negier-Schaltungen 25 angeordnet sind und daß nicht die dualen voll-Addierer 21 und 22 angeordnet sind, sondern die dualen Voll-Addierer 23 und 24, welche eine zusätzliche Negier-Schaltung 15 aufweisen.The tetrad subtractor 5 ( Fig. 9) is a fake tetrad subtractor because it additively forms the result digit. This tetrad subtraction circuit has the difference in comparison with the tetrad adder circuit ( FIG. 7) that 4 negation circuits 25 are additionally arranged and that it is not the dual full adders 21 and 22 but the dual full adders 21 and 22 that are arranged. Adders 23 and 24 , which have an additional negation circuit 15 .

Der duale Voll-Addierer 21 (Fig. 11) besteht aus 4 Und-Schaltungen 1 mit je 2 Eingängen und 3 Oder-Schaltungen 2 mit je 2 Eingängen und 2 Negierschaltungen 3 und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnungen a bis c. Der Ausgang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeichnung e. Die dualen Voll-Addierer 23 und 24 zusätzlich mit einer Negier-Schaltung 15 versehen, damit die Übertrag-Potentiale nicht negiert gespeichert werden.The dual full adder 21 ( FIG. 11) consists of 4 AND circuits 1 with 2 inputs each and 3 OR circuits 2 with 2 inputs each and 2 negation circuits 3 and the associated lines. The inputs have the designations a to c. The output is labeled d and the carry output is labeled e. The dual full adders 23 and 24 are additionally provided with a negation circuit 15 so that the carry potentials are not stored negated.

Der Ausgang A steuert den Eingang a an. Der Ausgang B steuert den Eingang b an. der ausgang C steuert den Eingang c an. Der Ausgang D steuert den Eingang d an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Eingang f an. Der Ausgang H steuert den Eingang h an. Der Ausgang I steuert den Eingang i an. Der Ausgang K steuert den Eingang k an. Der Ausgang L steuert den Eingang l an. Der Ausgang M steuert den Eingang m an. Der Ausgang N steuert den Eingang n an. Der Ausgang W steuert den Eingang w an. Der Eingang t ist der Eingang für die Takt-Frequenz. Die Eingänge u 2 liegen im Betriebszustand ständig an H-Potential. Der Ausgang Z liefert bei Subtraktion für Minus-Ergebniszahlen das Minus-Vorzeichen.Output A controls input a. Output B controls the entrance b. output C controls input c at. Output D controls input d. The exit E controls input e. Output F controls the input f on. The output H controls the input h. The exit I controls input i. The output K controls the Input k on. Output L controls input l. The Output M controls input m. The output N controls the input n. The output W controls the input w. The input t is the input for the clock frequency. The Inputs u 2 are constantly at H potential in the operating state. Output Z provides subtraction for minus result numbers the minus sign.

Die Nullen-Eingabeschaltung 35 (Fig. 10) besteht im mittleren Bereich aus gleichen Teil-Schaltungen. Die Teil-Schaltung 7 besteht aus der Oder-Schaltung 1 mit 4 Eingängen und der Negier-Schaltung 2 und der Negier-Schaltung 3 und der Und-Schaltung 4 mit 3 Eingängen und der Und-Schaltung 5 mit 2 Eingängen und der Dekodier-Schaltung 6. Das Komma-Schieberegister hat die Nummer 50 und das Schluß-Ergebnis- Schieberegister die Nummer 3c. The zero input circuit 35 ( FIG. 10) consists of equal subcircuits in the middle area. The subcircuit 7 consists of the OR circuit 1 with 4 inputs and the negating circuit 2 and the negating circuit 3 and the AND circuit 4 with 3 inputs and the AND circuit 5 with 2 inputs and the decoding circuit 6 . The comma shift register has the number 50 and the final result shift register has the number 3 c.

Beim Addieren ergibt sich die Wirkungsweise wie folgt: Nach dem Einschalten oder an die Spannung legen wird zunächst die Taste R (Rückstellung) angetippt, sofern diese Rückstell-Ansteuerung nicht automatisch erfolgt. Dann folgt die Eingabe des ersten Summanden in das Schieberegister 1, indem über die Tastatur 30 die Ziffern dieses ersten Summanden in dieses Schieberegister 1 eingetippt werden. Ein eventuelles Komma wird an der richtigen Stelle über die Taste P eingetippt. Beim Antippen der Taste P kippt das Flip-Flop 8 nach rechts; der Ausgang H liefert hierbei für die Komma-Stellen dieses ersten Summanden je einen Takt für die Schaltung 18. Vom Ausgang L wird hierbei über die Schaltung 40 das Komma-Schieberegister 50 mit Links-Verschiebetakten angesteuert. Das Schieberegister 1 wird hierbei über den Ausgang E links-verschiebend Takt-angesteuert. Dann wird die Taste A (Addition) angetippt und damit die Eingabe des zweiten Summanden vor-angesteuert, der in das Schieberegister 2 eingegeben wird. Damit haben in der Schaltung 10 die Ausgänge C und B H-Potential, womit bei der Eingabe des zweiten Summanden der Ausgang F das Schieberegister 2 links-verschiebend Takt-ansteuert. Die Takte für die Komma-Stellen werden hierbei vom Ausgang d geliefert; mit diesen Takten wird nur die Schaltung 18 angesteuert, die ihrerseits über ihren Ausgang I 2 Nach-Takte liefert, wenn der zweite Summand 2 Komma-Stellen mehr hat, als der erste Summand. Damit wird der erste Summand um 2 Stellen nach links getaktet und befinden sich somit beide Summanden Komma-gleich in den Schieberegistern 1 und 2. Der Additions-Ablauf wird durch Antippen der Taste G über die Start-Schaltung 16 ausgelöst. Hierbei gibt der Impuls-Zähler 17a zunächst die ersten 8 Takte frei, womit beide Summanden zusammen-addiert werden. Dann folgen die nächsten 8 Takte, mit denen die Ergebniszahl vom Schieberegister 3a in das Schieberegister 3c getaktet wird. Der Komma-Index x im Komma-Schieberegister 50 befindet sich schon nach der Eingabe beider Summanden an der richtigen Stelle. Die Tor-Schaltungen 7 und 11 werden hierbei vom Ausgang C vor-angesteuert. When adding, the mode of operation is as follows: After switching on or applying voltage, the R (reset) button is first pressed, provided that this reset control is not carried out automatically. Then the input of the first addend into shift register 1 follows by typing the numbers of this first addend into this shift register 1 via keyboard 30 . A possible comma is typed in at the right place using the P key. When the P button is pressed, the flip-flop 8 tilts to the right; the output H supplies a clock for the circuit 18 for the decimal places of this first summand. From the output L, the comma shift register 50 is driven with left shift clocks via the circuit 40 . The shift register 1 is clock-driven via the output E shifting to the left. Then the A key (addition) is tapped and the input of the second addend which is input into the shift register 2 is thus pre-activated. The outputs C and B thus have H potential in the circuit 10 , which means that when the second summand is input, the output F clock-drives the shift register 2 to the left. The clocks for the decimal places are supplied by output d; With these clocks only the circuit 18 is driven, which in turn delivers 2 post-clocks via its output I, if the second summand has 2 decimal places more than the first summand. The first summand is thus clocked to the left by 2 places and both summands are comma-like in shift registers 1 and 2 . The addition sequence is triggered by tapping the button G via the start circuit 16 . Here, the pulse counter 17 a first releases the first 8 cycles, whereby the two summands are added together. Then follow the next 8 cycles, with which the result number is shifted from shift register 3 a into shift register 3 c. The comma index x in the comma shift register 50 is already in the right place after the input of both summands. The gate circuits 7 and 11 are pre-activated by the output C.

Beim Subtrahieren ergibt sich die Wirkungsweise wie folgt: Nach dem Einschalten oder an die Spannung legen wird zunächst die Taste R (Rückstellung) angetippt, sofern diese Rückstell-Ansteuerung nicht automatisch erfolgt. Dann folgt die Eingabe des Minuenden in das Schieberegister 1, indem über die Tastatur 30 die Zioffern dieses Minuenden in dieses Schieberegister 1 eingetippt werden. Ein eventuelles Komma wird an der richtigen Stelle über die Taste P eingetippt. Beim Antippen der Taste P kippt auch das Flip-Flop 8 nach rechts; der Ausgang H liefert hierbei für die Komma-Stellen dieses Minuenden je einen Takt für die Schaltung 18. Vom Ausgang L wird hierbei über die Schaltung 40 das Komma-Schieberegister 50 mit Links-Verschiebetakten angesteuert. Das Schieberegister 1 wird hierbei über den Ausgang E links-verschiebend Takt-angesteuert. Dann wird die Taste S (Subtraktion) angetippt und damit die Eingabe des Subtrahenden vor-angesteuert, der in das Schieberegister 2 eingegeben wird. Damit haben in der Schaltung 10 die Ausgänge K und B H-Potential, womit bei der Eingabe des Subtrahenden der Ausgang F für das Schieberegister 2 die Eingabe-Takte liefert. Die Takte für die Komma-Stellen werden hierbei vom Ausgang D geliefert; mit diesen Takten wird nur die Schaltung 18 angesteuert, die ihrerseits über ihren Ausgang I zwei Nach-Takte liefert, wenn der Subtrahend 2 Komma-Stellen mehr hat, als der Minuend. Damit wird der Minuend um 2 Stellen nach links nach-getaktet und befindet sich somit der Minuend und der Subtrahend Komma-gleich in den Schieberegistern 1 und 2. Der Subtraktions-Ablauf wird durch Antippen der Taste G über die Start-Schaltung 16 ausgelöst. Hierbei gibt der Impuls-Zähler 17a zunächst die ersten 8 Takte frei, womit der Subtrahend vom Minuenden suibtrahiert wird. Dann folgen die nächsten 8 Takte, mit denen die Subtraktions-Ergebniszahl vom Schieberegister 3a in das Schieberegister 3c hineingetaktet wird. Im Schieberegister 3a bildet sich nur dann die richtige Subtraktions-Ergebniszahl, wenn der Minuend größer ist, als der Subtrahend. Falls der Minuend kleiner ist, als der Subtrahend, wird die Oder-Schaltung 48 an keinem Eingang mit H-Potential angesteuert und ist somit die Tor-Schaltung 11 nicht vor-angesteuert und andererseits die Tor-Schaltung 12 vorangesteuert und wird somit beim zweiten Impuls-Zyklus des Impuls-Zählers 17a der Inhalt des Schieberegisters 3b in das Schieberegister 3c hinein-getaktet. Damit befindet sich auch nach einer abgeschlossenen Subtraktion die richtige Ergebniszahl im Schieberegister 3c.When subtracting, the mode of operation is as follows: After switching on or applying voltage, the R (reset) button is first pressed, provided that this reset control is not carried out automatically. Then the minute end is entered into shift register 1 by typing the numerals of this minute end into shift register 1 via keyboard 30 . A possible comma is typed in at the right place using the P key. When the P button is pressed, the flip-flop 8 also tilts to the right; the output H supplies a clock for the circuit 18 for the decimal places of this minute end. From the output L, the comma shift register 50 is driven with left shift clocks via the circuit 40 . Shift register 1 is clock-driven via output E, shifting to the left. Then the key S (subtraction) is tapped and the input of the subtrahend, which is entered in the shift register 2 , is thus controlled. The outputs K and B thus have H potential in the circuit 10 , so that when the subtrahend is input, the output F for the shift register 2 supplies the input clocks. The clocks for the decimal places are supplied by output D; with these clocks only the circuit 18 is driven, which in turn supplies two post-clocks via its output I if the subtrahend has 2 decimal places more than the minuend. The minuend is then clocked 2 places to the left and the minuend and the subtrahend are comma-like in shift registers 1 and 2 . The subtraction process is triggered by tapping the button G via the start circuit 16 . Here, the pulse counter 17 a first releases the first 8 cycles, with which the subtrahend is subtracted from the minute end. Then the next 8 clocks follow, with which the subtraction result number from the shift register 3 a is clocked into the shift register 3 c. The correct subtraction result number is only formed in the shift register 3 a if the minuend is greater than the subtrahend. If the minuend is less than the subtrahend, the OR circuit 48 is not driven at any input with H potential and thus the gate circuit 11 is not pre-driven and on the other hand the gate circuit 12 is piloted and thus becomes the second pulse -Cycle of the pulse counter 17 a, the content of the shift register 3 b clocked into the shift register 3 c. This means that even after subtraction has been completed, the correct result number is in shift register 3 c.

Das Schluß-Ergebnis-Schieberegister 3 steuert direkt die Anzeigeschaltung an ebenso das Komma-Schieberegister 50. Somit erscheint die Ergebniszahl formal richtig im Anzeigefeld der Anzeigeschaltung, wenn die Anzeigeschaltung mit einer Nullen-Ergänzungs-Schaltung nach Fig. 10 kombiniert ist. Additions-Ergebniszahlen werden auf dieselbe Weise in der Anzeigeschaltung verarbeitet.The final result shift register 3 directly drives the display circuit to the comma shift register 50 . Thus, the result number appears formally correct in the display circuit of the display circuit when the display circuit is combined with a zero supplement circuit according to FIG. 10. Addition result numbers are processed in the same way in the ad serving.

Claims

1. Electronic arithmetic circuit, which can only be added and subtracted and which forms the result numbers in a numerical-serial manner and has a tetrad adding circuit ( 4 ) and two tetrad subtracting circuits ( 5 and 6 and 2 result shift registers ( 3 a and 3 b), characterized in that a final result shift register ( 3 c) is arranged.

2. Electronic arithmetic circuit according to claim 1, characterized in that the pulse counter ( 17 ) also for the transfer from the shift register ( 3 a) in the shift register ( 3 c) releases the corresponding number of pulses or for the transfer from the shift register ( 3 b) in the shift register ( 3 c) releases the corresponding number of pulses.

3. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2, characterized in that the Decimal numbers are processed 5211-encoded and that the result numbers also occur in this 5211 code.

4. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that a circuit is used as the tetrad adding circuit ( 4 ), which two dual full adders ( 21 and 22 ) and one Circuit ( 60 ) which processes the valence 2.

5. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that in the special versions A as tetrad circuits ( 5 and 6 ) fake tetrad subtraction circuits ( 5 and 6 ) are used which each have 2 dual full adders ( 23 and 24 ) and have a circuit ( 60 ) which processes the valency 2.

6. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that the pulse counter ( 17 ) is in two parts and that Pulse counter ( 17 a) delivers the pulses for the addition or subtraction sequence in two successive cycles and that the pulse counter ( 17 b) switches the pulse counter ( 17 a).

7. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that an additional potential memory flip Flop ( 43 ) is arranged and that the associated AND circuit ( 42 ) is precontrolled when the pulse counter ( 17 a) is reset.

8. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that the pulse Counter ( 17 a) is reset after the first cycle with three times the pulse length (1.5 cycles), the AND circuit ( 42 ) being pre-activated as a second function.