DE4137180A1

DE4137180A1 - Digital electronic adder and subtractor circuit of 5211 code - has adder and subtractor processing unit operated by signal generated by logic control circuit

Info

Publication number: DE4137180A1
Application number: DE19914137180
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-09-19
Filing date: 1991-11-12
Publication date: 1993-05-27

Abstract

The circuit has a pair of input registers coupled to the inputs of an adder and subtractor (5) circuit. Coupled to the adder and subtractor stages is a control circuit that generates the necessary signals for operation. Outputs in 5211 code form are provided by a further shift register. The control circuit is based upon a pair of counters (17,19) generating control pulses for both the addition and subtraction cycles. A further stage (18) provides control of the decimal point. ADVANTAGE - Reduced number of logic devices.

Description

Gegenstand der Erfindung ist eine andere Ausbildung der Addier-Subtrahierschaltung nach P 41 35 808.2 , bei wel cher eine vorherige Ergebniszahl mittels Einblendung in das Schieberegister 1 eingegeben wird. Erfindungsgemäß wird nun die vorherige Ergebniszahl mittels 8 Schieberegister-Tak ten in das Schieberegister 1 befördert und damit eine Ein blend-Schaltung mit 32 Leitungen und 32 Tor-Schaltungen eingespart. Die Übertragung der Komma-Index-Stellung in die Schaltung 18 erfolgt auch bei der vorliegenden Addier- Subtrahierschaltung mittels Einblendung, wobei nur 8 Leit ungen und nur 8 Tor-Schaltungen erforderlich sind.The invention relates to another embodiment of the add-subtract circuit according to P 41 35 808.2, in which a previous result number is entered into the shift register 1 by fade-in. According to the invention, the previous result number is now conveyed into the shift register 1 by means of 8 shift register clocks, thus saving a single blend circuit with 32 lines and 32 gate circuits. The transmission of the comma index position in the circuit 18 also takes place in the present add-subtract circuit by means of fade-in, only 8 lines and only 8 gate circuits being required.

In Fig. 1a und 1b ist die gesamte Rechenschaltung darge stellt (ohne Steuerwerk 10 und ohne Ziffern-Eingabeschalt ung 20). In Fig. 2a und 2b ist das Steuerwerk 10 darge stellt. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 mit den restlichen Teilen des Steuerwerks 10 dargestellt. In Fig. 4a und 4b ist die Schaltung 17 dargestellt. In Fig. 5 ist die Schaltung 18 dargestellt. (um 2 Teil-Schalt ungen verkürzt). In Fig. 6 ist der Impuls-Zähler 19 dar gestellt. In Fig. 7 ist die Schieberegister-Ansteuer- Schaltung 40 dargestellt. In Fig. 8 ist die Schaltung 36 dargestellt. In Fig. 9 ist die Tetraden-Addierschaltung 4 dargestellt. In Fig. 10 ist die Schaltung 35 dargestellt. In Fig. 11 und 12 sind für die Tetraden-Addierschaltung 4 die beiden dualen Voll-Addierer 21 und 22 dargestellt. In Fig. 13 und 14 sind für die Tetraden-Subtrahierschaltung 5 die beiden dualen Voll-Addierer 23 und 24 dargestellt. In Fig. 15 ist die Tetraden-Subtrahier-Schaltung 5 darge stellt, welche eine unechte Tetraden-Subtrahierschaltung ist und somit auf additive Weise subtrahiert. In Fig. 1a and 1b, the entire arithmetic circuit is Darge (without control unit 10 and without digit input circuit ung 20 ). In Fig. 2a and 2b, the control unit 10 provides Darge. In Fig. 3 the numeric input circuit 20 is shown with the remaining parts of the control engine 10. The circuit 17 is shown in FIGS. 4a and 4b. In Fig. 5, the circuit 18 is shown. (shortened by 2 partial circuits). In Fig. 6, the pulse counter 19 is provided. In Fig. 7, the shift register actuation circuit 40 is shown. The circuit 36 is shown in FIG . In Fig. 9 the nibbles adding circuit 4 is shown. The circuit 35 is shown in FIG . In Figs. 11 and 12 adder tetrad 4 are shown the two dual full adder 21 and 22 for the. In Figs. 13 and 14 are shown for the tetrads-subtracting circuit 5, the two dual full adder 23 and 24. In Fig. 15, the tetrad subtracting circuit 5 is Darge, which is a spurious tetrad subtracting circuit and thus subtracted in an additive manner.

Diese elektronische serielle Addier-Subtrahierschaltung be steht aus den Eingangs-Schieberegistern 1 und 2 und dem Er gebnis-Schieberegister 3 und der Tetraden-Addierschaltung 4 und der Tetraden-Subtrahierschaltung 5, welche eine unechte Tetraden-Subtrahierschaltung ist und somit auf additive Weise subtrahiert und dem Komma-Schieberegister 50. An wei teren Teilen besteht diese Addier-Subtrahierschaltung aus dem Steuerwerk 10 und der Ziffern-Eingabeschaltung 20 und der Schieberegister-Ansteuerschaltung 40 und dem Zusatz- Steuerwerk 80 mit sonstigen zusätzlichen Teilen. Der in Fig. 1a dargestellte Teil-Bereich dieser Addier-Subtrahier schaltung besteht an weiteren Teilen aus 2 Übertrag-Spei chern 45 und 4 Oder-Schaltungen 48 und der Und-Schaltung 47 und der Tor-Schaltung 10. Die Schaltung 80 besteht aus den Teil-Schaltungen 60 und 70. Die Teil-Schaltung 60 besteht aus den Potential-Speicher-Flip-Flops 21 und 22 und den Und-Schaltungen 23 bis 25 mit je 2 Eingängen und den Oder- Schaltungen 26 bis 29 mit je 2 Eingängen und der Oder- Schaltung 30 mit 4 Eingängen und der Schaltung 36. Die Teil- Schaltung 70 besteht aus 2 Und-Schaltungen 71 mit je 2 Ein gängen und 2 Negier-Schaltungen 72 und der Oder-Schaltung 73 mit 2 Eingängen und der Negier-Schaltung 74. An weiteren Teilen besteht der in Fig. 1b dargestellte Bereich dieser Addier-Subtrahierschaltung aus den Tor-Schaltungen 8 und 9 und 4 Oder-Schaltungen 51 mit je 2 Eingängen und der Ne gier-Schaltung 53 und 4 Oder-Schaltungen 39 mit je 2 Eingän gen und den zugehörigen Leitungen.This electronic serial adding-subtracting circuit is made up of the input shift registers 1 and 2 and the result shift register 3 and the tetrad adding circuit 4 and the tetrad subtracting circuit 5 , which is a fake tetrad subtracting circuit and is thus additively subtracted and the comma shift register 50 . On other parts, this add-subtract circuit consists of the control unit 10 and the digit input circuit 20 and the shift register drive circuit 40 and the additional control unit 80 with other additional parts. The portion shown in Fig. 1a of this add-subtract circuit consists of other parts of 2 carry memory 45 and 4 OR circuits 48 and the AND circuit 47 and the gate circuit 10th The circuit 80 consists of the subcircuits 60 and 70 . The sub-circuit 60 consists of the potential memory flip-flops 21 and 22 and the AND circuits 23 to 25 with 2 inputs each and the OR circuits 26 to 29 with 2 inputs each and the OR circuit 30 with 4 Inputs and circuit 36 . The sub-circuit 70 consists of 2 AND circuits 71 , each with 2 inputs and 2 negation circuits 72 and the OR circuit 73 with 2 inputs and the negation circuit 74 . In other parts, the area shown in Fig. 1b of this add-subtract circuit consists of the gate circuits 8 and 9 and 4 OR circuits 51 with 2 inputs each and the Ne gier circuit 53 and 4 OR circuits 39 with 2 inputs each conditions and the associated lines.

Das Steuerwerk 10 (Fig. 2a und 2b) besteht aus den Poten tial-Speicher-Flip-Flops 12 bis 14 und 4 Tipp-Schaltern 51 und den Schaltungen 17 bis 19 und den weiteren Potential- Speicher-Flip-Flops 49 und 52 und 53 und den Und-Schaltun gen 21 bis 31 mit je 2 Eingängen und der Oder-Schaltung 32 mit 3 Eingängen und der Oder-Schaltung 33 mit 2 Eingängen und den Negier-Schaltungen 34 bis 37 und den Oder-Schaltun gen 38 bis 45 mit je 2 Eingängen und 2 Und-Schaltungen 47 mit je 2 Eingängen und den zugehörigen Leitungen. The control unit 10 ( Fig. 2a and 2b) consists of the potential memory flip-flops 12 to 14 and 4 tap switches 51 and the circuits 17 to 19 and the other potential memory flip-flops 49 and 52 and 53 and the AND circuits 21 to 31 with 2 inputs each and the OR circuit 32 with 3 inputs and the OR circuit 33 with 2 inputs and the negation circuits 34 to 37 and the OR circuits 38 to 45 with 2 inputs each and 2 AND circuits 47 with 2 inputs each and the associated lines.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus der Tastatur 30 und der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Eingän gen und der Oder-Schaltung 5 mit 8 Eingängen und den Tor- Schaltungen 41 und 42, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und den Potential-Speicher-Flip-Flops 8 und 16 und 6 Und-Schaltungen 9 bis 14 mit je 2 Eingängen und der Oder-Schaltung 15 mit 2 Eingängen und den zugehöri gen Leitungen.The digit input circuit 20 ( FIG. 3) consists of the keyboard 30 and the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 each 4 inputs and the OR circuit 5 with 8 inputs and the gate circuits 41 and 42 , each consisting of 4 AND circuits with 2 inputs each and the potential memory flip-flops 8 and 16 and 6 AND circuits 9 to 14 with 2 inputs each and the OR circuit 15 with 2 inputs and the associated lines.

Die Schaltung 17 (Fig. 4a und 4b) besteht aus den Teil- Schaltungen 17a und 17b. Die Teil-Schaltung 17b ist nur eine Umsteuerschaltung für die Teil-Schaltung 17a, wel che ein echter Impuls-Zähler ist, der bei Subtraktion im Fall 2 aufeinanderfolgend zwei Zyklen durchläuft. Die Teil- Schaltung 17a (Fig. 4a) besteht aus 9 einfachen Flip- Flops 1 bis 9 und 8 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Oder- Schaltung 13 mit 4 Eingängen und dem weiteren einfachen Flip-Flop 14 und 2 Und-Schaltungen 15 und 2 Und-Schaltungen 16 mit je 2 Eingängen und 2 Negier-Schaltungen 17 und der Und-Schaltung 18 und den Negier-Schaltungen 19 und 20 und den zugehörigen Leitungen.The circuit 17 ( Fig. 4a and 4b) consists of the sub-circuits 17 a and 17 b. The sub-circuit 17 b is only a changeover circuit for the sub-circuit 17 a, which che is a real pulse counter that, in the case of subtraction in the case of 2, passes through two cycles in succession. The sub-circuit 17 a ( Fig. 4a) consists of 9 simple flip-flops 1 to 9 and 8 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 4 inputs and the further simple flip-flop 14 and 2 AND circuits 15 and 2 AND circuits 16 , each with 2 inputs and 2 negation circuits 17 and the AND circuit 18 and the negation circuits 19 and 20 and the associated lines.

Die Teil-Schaltung 17b (Fig. 4b) besteht aus 3 einfachen Flip-Flops 21 bis 23 und den Und-Schaltungen 24 und 25 mit je 2 Eingängen und 2 Und-Schaltungen 26 und 2 Und-Schalt ungen 27 mit je 2 Eingängen und den Und-Schaltungen 28 und 29 mit je 2 Eingängen und der Und-Schaltung 30 mit 4 Eingän gen und den Oder-Schaltungen 31 bis 33 mit je 2 Eingängen und den Negier-Schaltungen 34 bis 39 und der Verzögerungs- Schaltung 40 und dem weiteren einfachen Flip-Flop 42 und den zugehörigen Leitungen. Der Impuls-Eingang (für beide Teil-Schaltungen 17a und 17b) hat die Bezeichnung a. Der Rückstell-Eingang (für beide Teil-Schaltungen 17a und 17b) hat die Bezeichnung r. Bei der Ausführung B wird die Und- Schaltung 30 nicht von der Leitung e angesteuert. The sub-circuit 17 b ( Fig. 4b) consists of 3 simple flip-flops 21 to 23 and the AND circuits 24 and 25 , each with 2 inputs and 2 AND circuits 26 and 2 AND circuits 27 , each with 2 inputs and the AND circuits 28 and 29 with 2 inputs each and the AND circuit 30 with 4 inputs and the OR circuits 31 to 33 with 2 inputs each and the negation circuits 34 to 39 and the delay circuit 40 and the further simple flip-flop 42 and the associated lines. The pulse input (for both sub-circuits 17 a and 17 b) has the designation a. The reset input (for both sub-circuits 17 a and 17 b) has the designation r. In version B, the AND circuit 30 is not activated by the line e.

Die Schaltung 18 (Fig. 5) ist um 2 Teil-Schaltungen ver kürzt dargestellt. Die um 2 Teil-Schaltungen verkürzt dar gestellte Schaltung 18 besteht aus 6 einfachen Flip-Flops 1 bis 6 und 10 Und-Schaltungen 11 mit je 2 Eingängen und 3 Und-Schaltungen 12 mit je 2 Eingängen und dem weiteren einfachen Flip-Flop 13 und 4 Und-Schaltungen 14 und 2 Und- Schaltungen 15 mit je 2 Eingängen und 2 Negier-Schaltungen 16 und 2 Oder-Schaltungen 17 und der Verzögerungs-Schaltung 18 und den Und-Schaltungen 19 und 20 mit je 2 Eingängen und der Negier-Schaltung 21 und der Oder-Schaltung 22 mit 3 Eingängen und 10 Dioden 23 und den zugehörigen Leitungen. Die Impuls-Eingänge haben die Bezeichnungen a und b. Der Zu satz-Takt-Eingang hat die Bezeichnung c. Die Ausgänge haben die Bezeichnungen V und I. Der Rückstell-Eingang hat die Bezeichnung r. Die Eingänge für die Einblendung des jewei ligen Komma-Index-Standes haben die Bezeichnung dd.The circuit 18 ( FIG. 5) is shown shortened by two sub-circuits. The circuit 18 shown shortened by 2 partial circuits consists of 6 simple flip-flops 1 to 6 and 10 AND circuits 11 with 2 inputs each and 3 AND circuits 12 with 2 inputs each and the further simple flip-flop 13 and 4 AND circuits 14 and 2 AND circuits 15 , each with 2 inputs and 2 negation circuits 16 and 2 OR circuits 17 and the delay circuit 18 and the AND circuits 19 and 20 , each with 2 inputs and the negation circuit 21 and the OR circuit 22 with 3 inputs and 10 diodes 23 and the associated lines. The pulse inputs are labeled a and b. The additional clock input has the designation c. The outputs have the designations V and I. The reset input has the designation r. The inputs for the display of the respective comma index status have the designation dd.

Der Impuls-Zähler 19 (Fig. 6) besteht aus 10 einfachen Flip- Flops 1 bis 10 und 9 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und der Negier- Schaltung 13 und der Oder-Schaltung 15 mit 5 Eingängen und dem weiteren einfachen Flip-Flop 16 und 2 Und-Schaltungen 17 und 2 Und-Schaltungen 18 mit je 2 Eingängen und 2 Negier- Schaltungen 19 und den zugehörigen Leitungen. Der Ausgang für die Haupt-Funktion hat die Bezeichnung f. Die Ausgänge für die zweite Funktion haben die Bezeichnungen a bis d. Der Impuls-Eingang hat die Bezeichnung k. Der Rückstell-Eingang hat die Bezeichnung r.The pulse counter 19 ( Fig. 6) consists of 10 simple flip-flops 1 to 10 and 9 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the negation circuit 13 and the OR Circuit 15 with 5 inputs and the further simple flip-flop 16 and 2 AND circuits 17 and 2 AND circuits 18 each with 2 inputs and 2 negation circuits 19 and the associated lines. The output for the main function is called f. The outputs for the second function have the designations a to d. The pulse input is called k. The reset input has the designation r.

Die Schieberegister-Ansteuerschaltung 40 (Fig. 7) besteht aus 5 Oder-Schaltungen 1 bis 5 mit je 2 Eingängen und der Oder-Schaltung 6 mit 3 Eingängen und den zugehörigen Leit ungen. Die Ausgänge haben die Bezeichnungen 1 bis 8.The shift register drive circuit 40 ( FIG. 7) consists of 5 OR circuits 1 to 5 , each with 2 inputs and the OR circuit 6, with 3 inputs and the associated lines, and the outputs have the designations 1 to 8 .

Die Nullen-Eingabeschaltung 35 (Fig. 10) ist in dieser Fig. 10 nicht vollständig dargestellt, weil die Ergebniszahl zum Schluß so weit wie erforderlich automatisch nach rechts getaktet werden muß und daher nur in P 41 10 500.1 voll ständig dargestellt und beschrieben und hat in dieser Pa tentanmeldung die Bezeichnung "Ergebniszahl-Verschiebe schaltung". In Fig. 10 ist somit nur die Nullen-Eingabe- Schaltung dargestellt. Eine Teil-Schaltung des mittleren Bereichs besteht aus einer Oder-Schaltung 1 mit 4 Eingän gen und 2 Negier-Schaltungen 2 und 3 und der Und-Schaltung 4 mit 3 Eingängen und der Und-Schaltung 5 mit 2 Eingängen und der Dekodier-Schaltung 6.The zero input circuit 35 ( FIG. 10) is not shown completely in this FIG. 10 because the result number must be automatically clocked to the right as far as necessary at the end and therefore only shown and described fully in P 41 10 500.1 in this patent application the term "result number shift circuit". Thus, only the zero input circuit is shown in FIG. 10. A partial circuit of the middle area consists of an OR circuit 1 with 4 inputs and 2 negation circuits 2 and 3 and the AND circuit 4 with 3 inputs and the AND circuit 5 with 2 inputs and the decoding circuit 6 .

Die Tetraden-Addierschaltung 4 (Fig. 9) verarbeitet die Dezimalziffern im 5211-Code und liefert ihre Ergebniszif fer auch in diesem 5211-Code und besteht aus 2 Und-Schalt ungen 1 mit je 2 Eingängen und 2 Negier-Schaltungen 2 und 2 Oder-Schaltungen 3 und 2 Und-Schaltungen 4 mit je 2 Ein gängen und der Oder-Schaltung 5 und 5 Und-Schaltungen 6 mit je 2 Eingängen und 5 Oder-Schaltungen 7 mit je 2 Eingängen und der Und-Schaltung 8 mit 2 Eingängen und der Oder-Schalt ung 9 mit 2 Eingängen und den Negier-Schaltungen 11 und 13 und 5 Und-Schaltungen 12 mit je 2 Eingängen und der Und- Schaltung 14 mit 2 Eingängen und der Oder-Schaltung 15 mit 2 Eingängen und den Oder-Schaltungen 16 und 17 mit je 3 Ein gängen und den dualen Voll-Addieren 21 und 22 und den zu gehörigen Leitungen. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten (Ziffern 5211) gekennzeichnet. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.The tetrad adder circuit 4 ( FIG. 9) processes the decimal digits in the 5211 code and delivers their result digits in this 5211 code as well and consists of 2 AND circuits 1 with 2 inputs each and 2 negation circuits 2 and 2 OR -Circuits 3 and 2 AND circuits 4 with 2 inputs each and the OR circuit 5 and 5 AND circuits 6 with 2 inputs each and 5 OR circuits 7 with 2 inputs each and the AND circuit 8 with 2 inputs and the OR circuit 9 with 2 inputs and the Negier circuits 11 and 13 and 5 AND circuits 12 with 2 inputs each and the AND circuit 14 with 2 inputs and the OR circuit 15 with 2 inputs and the OR circuits 16 and 17 with 3 inputs each and the dual full adders 21 and 22 and the associated lines. Inputs A and B and outputs C are marked with the associated numerical values (numbers 5211). The carry input has the designation x. The carry output is called y.

Die Tetraden-Subtrahierschaltung 5 (Fig. 15) ist eine un echte Tetraden-Subtrahierschaltung, weil sie auf additive Weise subtrahiert. Diese unechte Tetraden-Subtrahierschalt ung 5 weist im Vergleich mit der Tetraden-Addierschaltung 4 (Fig. 9) nur den Unterschied auf, daß zusätzlich 4 Ne gier-Schaltungen 25 angeordnet sind und daß die dualen Voll-Addierer 23 und 24 mit je einer zusätzlichen Negier- Schaltung 15 versehen sind. Die dualen Voll-Addierer 23 und 24 sind also mit der zusätzlichen Negier-Schaltung 15 versehen (dargestellt in Fig. 13 und 14). Ohne zusätz liche Negier-Schaltung 15 besteht ein dualer Voll-Addierer aus 4 Und-Schaltungen 1 mit je 2 Eingängen und 3 Oder- Schaltungen 2 mit je 2 Eingängen und 2 Negier-Schaltungen 3. Die Eingänge haben die Bezeichnungen a bis c. Der Aus gang hat die Bezeichnung d und der Übertrag-Ausgang die Bezeichnung e.Tetrad subtracting circuit 5 ( Fig. 15) is an untrue tetrad subtracting circuit because it subtracts in an additive manner. This fake tetrad subtracting circuit 5 has in comparison with the tetrad adding circuit 4 ( FIG. 9) only the difference that in addition 4 Ne gier circuits 25 are arranged and that the dual full adders 23 and 24 each with an additional Negier circuit 15 are provided. The dual full adders 23 and 24 are thus provided with the additional negation circuit 15 (shown in FIGS. 13 and 14). Without an additional negation circuit 15 , a dual full adder consists of 4 AND circuits 1 with 2 inputs each and 3 OR circuits 2 with 2 inputs each and 2 negation circuits 3 . The inputs have the designations a to c. The output has the designation d and the carry output has the designation e.

Die Schaltung 36 (Fig. 8) besteht aus den einfachen Flip- Flops 1 und 2 und 2 Und-Schaltungen 3 und 2 Und-Schalt ungen 4 mit je 2 Eingängen und 2 Negier-Schaltungen 5 und der Oder-Schaltung 6 mit 2 Eingängen. Der Eingang hat die Bezeichnung a. Der Ausgang hat die Bezeichnung b. Der Rück stell-Eingang hat die Bezeichnung r.The circuit 36 ( Fig. 8) consists of the simple flip-flops 1 and 2 and 2 AND circuits 3 and 2 AND circuits 4 each with 2 inputs and 2 negation circuits 5 and the OR circuit 6 with 2 inputs . The entrance has the designation a. The exit has the designation b. The reset input has the designation r.

Der Ausgang A steuert den Eingang a an. Der Ausgang B1 steuert den Eingang b1 an. Der Ausgang B2 steuert den Eingang b2 an. Der Ausgang B3 steuert den Eingang b3 an. Der Ausgang C steuert den Eingang c an. Der Ausgang D steu ert den Eingang d an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Eingang f an. Der Ausgang G steuert den Eingang g an. Der Ausgang H steuert den Ein gang h an. Der Ausgang I steuert den Eingang i an. Der Aus gang K1 steuert den Eingang k1 an. Der Ausgang K2 steu ert den Eingang k2 an. Der Ausgang L steuert den Eingang l an. Der Ausgang M1 steuert den Eingang m1 an. Mittels H-Impuls vom Ausgang M2 wird das Schieberegister 3 rückge stellt. Der Ausgang N1 steuert den Eingang n1 an. Der Ausgang N2 steuert den Eingang n2 an. Der Eingang t wird mit der Takt-Frequenz angesteuert. Der Ausgang O steuert den Eingang o an. Vom Ausgang P1 wird mittels H-Impuls das Schieberegister 1 rückgestellt. Vom Ausgang P2 wird mit tels H-Impuls die Tor-Schaltung zwischen Komma-Schieberegis ter 50 der Schaltung 18 angesteuert. Vom Ausgang der Und- Schaltung 21 wird mittels H-Impuls das Flip-Flop 52 in seine Links-Stellung gekippt. Vom Ausgang d der Schaltung 19 wird das Flip-Flop 49 direkt von der Schaltung 19 aus in seine Rechts-Stellung gekippt. Der Ausgang U steuert den Eingang u an. Der Ausgang V steuert den Eingang v an. Der Ausgang Z1 steuert den Eingang z1 an. Der Ausgang Z2 liefert das H-Potential für das Minus-Zeichen der Anzeigeschaltung. Die Eingänge u2 liegen im Betriebszustand ständig an H-Po tential. Die Eingänge r werden von Abzweigungen des Aus gangs R rückgestellt.Output A controls input a. Output B1 controls input b1. Output B2 controls input b2. Output B3 controls input b3. Output C controls input c. The output D controls the input d. The output E controls the input e. Output F controls input f. The output G controls the input g. The output H controls the input h. Output I controls input i. The output K1 controls the input k1. The output K2 controls the input k2. Output L controls input l. Output M1 controls input m1. The shift register 3 is reset by means of an H pulse from output M2. Output N1 controls input n1. Output N2 controls input n2. The input t is driven with the clock frequency. Output O controls input o. Shift register 1 is reset from output P1 by means of an H pulse. From gate P2, the gate circuit between comma shift register 50 of circuit 18 is driven by means of an H pulse. From the output of the AND circuit 21 , the flip-flop 52 is flipped into its left position by means of an H pulse. From the output d of the circuit 19 , the flip-flop 49 is tilted directly from the circuit 19 into its right position. Output U controls input u. The output V controls the input v. Output Z1 controls input z1. The output Z2 supplies the H potential for the minus sign of the display circuit. In the operating state, the inputs u2 are constantly at H potential. The inputs r are reset by branches of the output R.

Die Schieberegister-Ansteuerungen ergeben sich wie folgt Vom Ausgang 1 wird das Schieberegister 1 links-verschiebend Takt-angesteuert. Vom Ausgang 2 wird das Schieberegister 1 rechts-verschiebend Takt-angesteuert. Vom Ausgang 3 wird das Schieberegister 2 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Schieberegister 2 rechts-verschieb end Takt-angesteuert. Vom Ausgang 5 wird das Ergebnis- Schieberegister 3 links-verschiebend Takt-angesteuert. Vom Ausgang 6 wird das Ergebnis-Schieberegister 3 rechts-ver schiebend Takt-angesteuert. Vom Ausgang 7 wird das Komma- Schieberegister 50 links-verschiebend Takt-angesteuert. Vom Ausgang 8 wird das Komma-Schieberegister 50 rechts verschiebend Takt-angesteuert.The shift register controls result as follows. From output 1 , shift register 1 is clock-shifted to the left. From the output 2 , the shift register 1 is clock-shifted to the right. From the output 3 , the shift register 2 is clock-driven, shifting to the left. From the output 4 , the shift register 2 is clock-shifted right-shifted. The output shift register 3 is clock-driven from the output 5 , shifting to the left. From the output 6 , the result shift register 3 is clock-driven shifting right-ver. From the output 7 , the comma shift register 50 is clock-shifted to the left. From the output 8 , the comma shift register 50 is clock-driven shifting to the right.

Beim Antippen der Taste A (Addition) wird die Eingabe des zweiten Summanden vor-angesteuert. Beim Antippen der Taste S (Subtraktion) wird die Eingabe des Subtrahenden vor-an gesteuert. Beim Antippen der Taste G wird im Normalfall der Additions-Ablauf oder der Subtraktions-Ablauf ausgelöst. Beim Antippen der Taste R (Rückstellung) wird die gesamte Rechenschaltung rückgestellt.When the A (addition) button is pressed, the input of the pre-activated second summands. When you press the button S (subtraction) precedes the input of the subtrahend controlled. When you press the G key, the Addition process or the subtraction process triggered. When you press the R (reset) button, the entire Calculation circuit reset.

Beim Antippen der Taste G im Fall WR (Verarbeitung der vor herigen Ergebniszahl als erster Summand oder als Minuend) werden die Schaltungen 19 und 17 Sonderfall-durchgesteuert, wobei die vorherige Ergebniszahl in das Schieberegister 1 getaktet wird und die Schaltung 18 Einblend-programmiert wird. When the G key is pressed in the WR case (processing of the previous result number as the first summand or as the minuend), the circuits 19 and 17 are controlled in a special case, the previous result number being clocked into the shift register 1 and the circuit 18 being fade-in programmed.

Beim Addieren ergibt sich die Wirkungsweise dieser elek tronischen Addier-Subtrahierschaltung wie folgt: Vor Beginn muß diese Rechenschaltung zunächst rückgestellt werden; diese Rückstellung erfolgt durch Antippen der Taste R. Dann folgt die Eingabe des ersten Summanden in das Schiebe register 1, indem über die Tastatur 30 die Ziffern dieses ersten Summanden aufeinanderfolgend in die Schieberegister 1 und 3 eingetippt werden. Ein eventuelles Komma wird im Verlauf der Ziffern-Eingabe an der richtigen Stelle über die Taste P eingetippt. Beim Antippen der Taste P kippt das Flip-Flop 8 nach rechts; somit liefert nach diesem Zeit punkt nicht nur der Ausgang E die Schieberegister-Takte für die Schieberegister 1 und 3, sondern auch die Ausgänge H und L Komma-Stellen-Takte. Der Ausgang L steuert hierbei das Komma-Schieberegister über die Schaltung 40 direkt an. Der Ausgang H programmiert mit seinen Impulsen die Schalt ung 18. Nach dieser Eingabe des ersten Summanden in die Schieberegister 1 und 3 wird die Taste A (Addition) an getippt und damit die Eingabe des zweiten Summanden voran gesteuert, der in die Schieberegister 2 und 3 eingetippt wird. Beim Antippen dieser Taste A wird mit einem H-Impuls vom Ausgang M2 das Schieberegister 3 wieder rückgestellt. Somit werden beide Summanden gleichzeitig auch in das Schie beregister 3 eingetippt und damit in der Anzeige sichtbar gemacht. Nach dem Antippen der Taste A (Addition) erfolgt die Eingabe des zweiten Summanden in das Schieberegister 2 und 3, wobei auch das Komma an der richtigen Stelle einge tippt wird. Die Takte für die Komma-Stellen werden hierbei vom Ausgang D geliefert und die Takte für die Schiebere gister 1 und 3 vom Ausgang F der Schaltung 20. Damit ist der erste Summand im Schieberegister 1 gespeichert und der zweite Summand im Schieberegister 2 gespeichert und folgt das Antippen der Taste G, womit der Additions-Ablauf ausge löst wird. Beim Antippen dieser Taste G muß das Schiebere gister 3 nicht rückgestellt werden, weil der zweite Summand nach 8 Takten aus diesem Schieberegister 3 hinaus-getaktet ist. Beim Antippen der Taste G wird zunächst der Impulszäh ler 19 durchgesteuert, welcher 9 Zusatz-Takte für die Schaltung 18 freigibt, damit im Fall B (zweiter Summand weniger Komma-Stellen, als erster Summand) die Schaltung 18 mit einer ausreichend großen Anzahl Zusatz-Takten beliefert wird. Dann ist die Und-Schaltung 29 der Schaltung 10b vor angesteuert und beginnt somit die Durch-Steuerung des Im puls-Zählers 17a, der nach einem Zyklus (8H-Impulsen vom Ausgang N2) die Oder-Schaltung 39 der Schaltung 10a mit H-Potential ansteuert und damit das Flip-Flop 12 in seine Rechts-Stellung kippt und somit die Takt-Ansteuerung ab schaltet. Mit diesen 8H-Impulsen werden die beiden Summan den Ziffernseriell mittels der Tetraden-Addierschaltung 4 zusammenaddiert und ist somit die Additions-Ergebniszahl nach 8 Takten im Ergebnis-Schieberegister 3 gespeichert, und die beiden Summanden vertauscht in den Schieberegistern 1 und 2 gespeichert. Das Schieberegister 3 ist mit einer Nullen-Ergänzungs-Schaltung nach Fig. 10 und einer Anzeige- Schaltung kombiniert, damit zuerst der erste Summand und dann der zweite Summand und dann die Ergebniszahl im Anzei gefeld der Anzeigeschaltung ablesbar sind. Die Ergebnis zahl wird nach ihrem Vorliegen mittels Zusatz-Schaltung so weit wie erforderlich nach rechts getaktet, damit die Ergeb niszahl keine falschen Nullen aufweist, wie die Zahl 47,300.When adding, the operation of this electronic add-subtract circuit results as follows: Before starting this arithmetic circuit must first be reset; this reset is carried out by pressing the R key. Then the first addend is entered into the shift register 1 by successively typing the digits of this first addend into the shift registers 1 and 3 via the keyboard 30 . A possible comma is typed in at the right place in the course of the digit input using the P key. When the P button is pressed, the flip-flop 8 tilts to the right; after this time, not only does output E supply the shift register clocks for shift registers 1 and 3 , but also outputs H and L decimal places. The output L drives the comma shift register directly via the circuit 40 . Output H uses its pulses to program circuit 18 . After this entry of the first addend in shift registers 1 and 3 , the A (addition) key is pressed on and thus the input of the second addend is controlled, which is typed into shift registers 2 and 3 . When this button A is pressed, the shift register 3 is reset with an H pulse from output M2. Both summands are thus simultaneously entered into the shift register 3 and thus made visible in the display. After pressing the A key (addition), the second summand is entered in shift registers 2 and 3 , whereby the comma is also typed in at the correct position. The clocks for the decimal places are supplied by the output D and the clocks for the shift registers 1 and 3 from the output F of the circuit 20th The first summand is thus stored in shift register 1 and the second summand is stored in shift register 2 and the G key is pressed, which triggers the addition process. When this button G is pressed, the shift register 3 does not have to be reset because the second summand is clocked out of this shift register 3 after 8 clocks. When the G button is pressed, the pulse counter 19 is first activated, which releases 9 additional clocks for the circuit 18 , so that in case B (second summand fewer decimal places than the first summand) the circuit 18 with a sufficiently large number of additional Clocks is supplied. Then the AND circuit 29 of the circuit 10 b is driven before and thus begins the through-control of the pulse counter 17 a, which after a cycle (8H pulses from the output N2) the OR circuit 39 of the circuit 10 a H-potential controls and thus flips the flip-flop 12 into its right position and thus switches the clock control off. With these 8H pulses, the two Summan the digits are added together in series by means of the tetrad adding circuit 4 , and thus the addition result number is stored after 8 clock cycles in the result shift register 3 , and the two summands are interchanged and stored in the shift registers 1 and 2 . The shift register 3 is combined with a zero supplementary circuit according to FIG. 10 and a display circuit so that first the first addend and then the second addend and then the result number can be read off in the display circuit. The result number is clocked to the right as necessary by means of an additional circuit so that the result number does not have false zeros like the number 47,300.

Beim Subtrahieren wird vor der Eingabe der zweiten Zahl (des Subtrahenden nicht die Taste A (Addition) angetippt, sondern die Taste S (Subtraktion angetippt. Damit hat bei Subtrak tion der Ausgang C L-Potential und wird somit der Eingang c der Schaltung 80 mit L-Potential angesteuert und ist somit die Tor-Schaltung 8 nicht vor-angesteuert und andererseits die Tor-Schaltung 9 vor-angesteuert und werden damit die Ausgabe-Ziffern der Tetraden-Subtrahierschaltung 5 aufeinan derfolgend im Schieberegister 3 gespeichert, womit nach Ab lauf von 8 Takten die Subtraktions-Ergebniszahl im Schiebe register 3 gespeichert ist. When subtracting, the A (addition) key is not touched before the second number (the subtractor is entered), but the S (subtraction) key is pressed. Thus, when the subtraction occurs, the output C has L potential and thus the input c of the circuit 80 also becomes L-potential controlled and thus the gate circuit 8 is not pre-activated and on the other hand the gate circuit 9 is pre-activated and thus the output digits of the tetrad subtracting circuit 5 are sequentially stored in the shift register 3 , which after expiration of 8 cycles the subtraction result number is stored in the shift register 3 .

Bei der Weiterverarbeitung einer vorherigen Ergebniszahl als erster Summand oder als Minuend wird nicht die Taste R (Rück stellung) angetippt, sondern die Taste A oder S sofort an getippt. Damit hat die Und-Schaltung 25 an ihrem Ausgang H- Potential und wird somit das Flip-Flop 49 in seine Links- Stellung gekippt. Damit sind die Ausgänge der Schaltung 19 WR-vor-angesteuert und somit die Ausgänge P1 bis P3 vor angesteuert. Bei der Durchsteuerung des Impuls-Zählers 19 werden somit vom Ausgang a dieses Impuls-Zählers die Schalt ungen 17 und 18 rückgestellt und vom Ausgang P1 das Schie beregister 1 rückgestellt. Dann wird vom Ausgang P2 mit einem H-Impuls die Tor-Schaltung zwischen Komma-Schiebe register 50 und Schaltung 18 angesteuert und damit die Schaltung 18 programmiert. Vom Ausgang c der Schaltung 19 wird dann das Flip-Flop 52 in seine Links-Stellung gekippt und damit der Ausgang N1 vor-angesteuert. Vom Ausgang d der Schaltung 19 wird dann das Flip-Flop 49 in seine Rechts-Stellung gekippt. Dann hat der Ausgang f der Schaltung 19 H-Potential und ist somit die Und-Schaltung 29 vor-angesteuert. Damit wird die Schaltung 17 mit der Takt- Frequenz angesteuert und liefert somit die Schaltung 17 über ihren Ausgang N1 8H-Impulse, mit denen die Schiebe register 1 und 3 rechts-verschiebend Takt-angesteuert wer den. Damit befindet sich die vorherige Ergebniszahl im Schieberegister 1 und folgt das Eintippen des zweiten Sum manden, wenn nicht die Taste S, sondern die Taste A (Addi tion) angetippt wurde. Dann wird wieder die Taste G ange tippt, wobei das Flip-Flop 49 nicht mehr in seine Links- Stellung kippt und damit die Schaltungen 19 und 17 normal durchgesteuert werden. Hierbei liefert die Schaltung 17 bei normaler Addition und bei normaler Subtraktion 8H-Impulse über den Ausgang N2, mit dem die Schieberegister 1 bis 3 rechts-verschiebend Takt-angesteuert werden. Im Subtrak tionsfall B (Subtrahend größer als Minuend) liefert hierbei die Schaltung 17 mit kurzem zeitlichen Abstand zwei mal 8 H-Impulse für die vertauschte Verarbeitung des Minuenden und des Summanden.When processing a previous result number as the first summand or as the minuend, the R (reset) key is not touched, but the A or S key is pressed immediately. The AND circuit 25 thus has H potential at its output and the flip-flop 49 is thus tilted into its left position. The outputs of the circuit 19 are thus pre-activated and thus the outputs P1 to P3 are pre-activated. When controlling the pulse counter 19 , the circuits 17 and 18 are thus reset from the output a of this pulse counter and the shift register 1 is reset from the output P1. Then the gate circuit between comma-shift register 50 and circuit 18 is driven by output P2 with an H pulse and thus circuit 18 is programmed. From the output c of the circuit 19 , the flip-flop 52 is then tilted into its left position and the output N1 is thus pre-activated. The flip-flop 49 is then tilted into its right position from the output d of the circuit 19 . Then the output f of the circuit 19 has H potential and the AND circuit 29 is thus pre-activated. Thus, the circuit 17 is driven at the clock frequency and thus provides the circuit 17 via its output N1 8H pulses, with which the shift registers 1 and 3 clock-shifted right-shifted who the. The previous result number is thus in shift register 1 and the second sum is typed in if the A key (Addi tion) has not been pressed, but the S key. Then the key G is tapped again, the flip-flop 49 no longer tipping into its left position, and the circuits 19 and 17 are thus controlled normally. In the case of normal addition and normal subtraction, the circuit 17 supplies 8H pulses via the output N2, with which the shift registers 1 to 3 are clock-controlled to be shifted to the right. In the case of subtraction B (subtrahend greater than minuend), the circuit 17 supplies two times 8 H pulses for the interchanged processing of the minuend and the summand with a short time interval.

Claims

1. Electronic arithmetic circuit, which is only suitable for adding and subtracting and which forms the result numbers in Zif remote serial manner and has two input shift registers ( 1 and 2 ), which are interchanged and fed back, characterized in that the previous result number in Wei ter processing as the first summand or as a minuend by clock control from the result shift register ( 3 ) is clocked into the shift register ( 1 ).

2. Electronic computing circuit according to claim 1, characterized in that it has a pulse counter ( 19 ) which for the circuit ( 18 ) provides a sufficiently large number of additional clocks and then for the circuit ( 17 ) the clock control free-releases.

3. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2, characterized in that the circuit ( 17 ) consists of a pulse counter used as a pulse counter ( 17 a) and a further pulse counter ( 17 b), which is only arranged as a reversing circuit for the pulse counter ( 17 a).

4. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the pulse counter ( 17 a) consecutively delivers a maximum of only 2 pulse cycles and that the second cycle is used only then if the subtrahend is greater than the minuend when subtracting.

5. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the pulse counter ( 17 a) at subtraction in case B (subtrahend greater than minuend) immediately is turned on again after its reset because its clock control is not interrupted by the output of the AND circuit ( 29 ).

6. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 since characterized in that the reversing pulse counter ( 17 b) only a reset of the pulse Counter ( 17 a) controlled, because it is only reset after the clock transfer of a previous result number to the shift register ( 1 ) and is also only reset when the total reset.

7. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that in the further processing of a previous result number as a first summand or as a minuend the circuit ( 19 ) delivers the changeover pulses and a cycle of the pulse counter ( 17 a) provides the shift clocks for the relocation of the previous result number from the shift register ( 3 ) into the shift register ( 1 ).

8. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that they has a tetrad adding circuit ( 4 ) and a tetrad subtracting circuit ( 5 ).