DE4105641A1

DE4105641A1 - Digital electronic arithmetic division circuit - with control of decimal point position for operations on multidigit decimally coded numbers

Info

Publication number: DE4105641A1
Application number: DE19914105641
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-06-05
Filing date: 1991-02-22
Publication date: 1992-09-03

Abstract

The digital electronic circuit includes a shift register based circuit (60) for controlling the decimal point when two decimally coded number are subjected to an arithmetic division. The circuit consists of a special circuit (80) together with flip-flops, AND gates and OR gates. The special circuit has two shift registers consisting of flip-flops with outputs combined by AND gates. These provide outputs to the OR gates of the control circuit (60) controlling the decimal point shift register (7). ADVANTAGE - Control of decimal point in division operations.

Description

Gegenstand der Erfindung ist eine andere Verbesserung des Komma-Steuerwerks bei der Dividierschaltung nach P 40 35 098.3, welches auch in allen erforderlichen Fällen den Komma-Index zusätzlich so verschiebt, daß er in allen Fällen in bezug auf die Ergebniszahl an der richtigen Stelle plaziert ist. Außerdem wird auch bei der vorliegenden Dividierschaltung der Komma-Index schon bei der Gesamt-Rückstellung der Schieberegister gesetzt. Bei der vorliegenden Dividierschaltung ist das Dividenden-Zusatz-Schieberegister 3b nicht erforderlich. Andererseits ist als Zusatz-Schaltung nicht nur ein einfacher Impuls-Zähler erforderlich, sondern eine Spezial-Schaltung 80, welche bei derjenigen Eingabezahl einen Nachlauf auslöst, welche weniger Stellen hat als die andere Eingabezahl. Der Divisor ist dann um 2 Stellen im Rückstand, wenn der Dividend 5 Stellen aufweist und der Divisor nur 3 Stellen aufweist. Diese Dividierschaltung ist nicht vollständig dargestellt, sondern nur teilweise, weil nur das Haupt-Steuerwerk 20 und das Komma-Schieberegister-Steuerwerk 60 verbessert wurden. Die fehlenden Einzelheiten sind somit der Patentanmeldung P 40 32 814.7 zu entnehmen.The invention relates to another improvement of the comma control unit in the divider according to P 40 35 098.3, which also shifts the comma index in all necessary cases so that it is placed in the right place in all cases with respect to the result number . In addition, the comma index is also set when the shift registers are completely reset in the present dividing circuit. In the present dividing circuit, the additional dividend shift register 3 b is not required. On the other hand, not only a simple pulse counter is required as an additional circuit, but also a special circuit 80 , which triggers a lag on the input number that has fewer digits than the other input number. The divisor is 2 places behind when the dividend has 5 places and the divisor has only 3 places. This dividing circuit is not shown in full, but only in part because only the main control unit 20 and the comma shift register control unit 60 have been improved. The missing details can thus be found in patent application P 40 32 814.7.

In Fig. 1 ist die Haupt-Schaltung 1 dargestellt. In Fig. 2 ist eine Tetraden-Subtrahierschaltung 5 dargestellt, welche an Stelle der Subtrahenden-Ziffer die Neunerkomplementziffer der Subtrahendenziffer verarbeitet und somit additiv subtrahiert. In Fig. 3 ist die Ziffern-Eingabeschaltung 10 dargestellt. In Fig. 4a und 4b ist das Haupt-Steuerwerk 20 dargestellt. In Fig. 5 ist die Start-Schaltung 12 dargestellt, welche 2fach erforderlich ist. In Fig. 6 ist das Komma-Steuerwerk 60 dargestellt. In Fig. 7 ist verkürzt die Schaltung 80 dargestellt. In Fig. 8 ist das Komma-Steuerwerk 60 normal dargestellt. The main circuit 1 is shown in FIG . In Fig. 2 is a tetrad subtractor 5 is shown, which instead of the subtrahend point processes the Neunerkomplementziffer the subtrahend and thus additive subtracted. In Fig. 3 the numeric input circuit 10 is illustrated. In Fig. 4a and 4b, the main control unit 20 is shown. In FIG. 5, the start circuit 12 is shown, which is 2-fold required. In FIG. 6, the point control unit 60 is shown. The circuit 80 is shown shortened in FIG . In FIG. 8, the point control unit is shown Normal 60.

Diese Dividierschaltung besteht aus der Haupt-Schaltung 1 und der Ziffern-Eingabeschaltung 10 und dem Haupt-Steuerwerk 20 und dem Komma-Steuerwerk 60. Die Haupt-Schaltung 1 ist um 2 oder 3 oder 4 Teil-Schaltungen verkürzt dargestellt und hat somit 8 oder 9 oder 10 Tetraden-Subtrahierschaltungen 5. Die Schieberegister 3 und 4 sind somit entsprechend länger. Bei dieser Dividierschaltung ist also kein Zusatz-Schieberegister 3b angeordnet. Das Schieberegister 3 ist das Dividenden-Schieberegister und hat Parallel-Eingabe und Links-Verschiebung um 4 bit pro Takt. Das Schieberegister 4 ist das Divisor-Schieberegister, das auch Links-Verschiebung um 4 bit pro Takt aufweist. Die ersten 4 bit dieses Schieberegisters 4 sind als Umsetz-Schaltung ausgebildet.This dividing circuit consists of the main circuit 1 and the digit input circuit 10 and the main control unit 20 and the comma control unit 60 . The main circuit 1 is shown shortened by 2 or 3 or 4 sub-circuits and thus has 8 or 9 or 10 tetrad subtraction circuits 5 . The shift registers 3 and 4 are accordingly longer. In this dividing circuit, no additional shift register 3 b is arranged. Shift register 3 is the dividend shift register and has parallel input and left shift by 4 bits per cycle. Shift register 4 is the divisor shift register, which also has a left shift of 4 bits per cycle. The first 4 bits of this shift register 4 are designed as a conversion circuit.

Die in Fig. 2 dargestellte Tetraden-Subtrahierschaltung 5 ist eine unechte Tetraden-Subtrahierschaltung, weil sie auf additive Weise subtrahiert und somit die Subtrahenden-Ziffer Neuner-komplementiert verarbeitet. Diese in Fig. 2 dargestellte unechte Tetraden-Subtrahierschaltung 5 besteht aus 16 Und-Schaltungen 11 mit je 2 Eingängen und 10 Oder-Schaltungen 12 mit je 2 Eingängen und 2 Oder-Schaltungen 13 mit je 3 Eingängen und 8 Negier-Schaltungen 14 und 2 dualen Voll-Addierern 15 und 16 und den zugehörigen Leitungen. Die Eingänge A sind die Eingänge für die Minuenden-Ziffer. Die Eingänge B sind die Eingänge für die Subtrahendenziffer. Die Ausgänge C sind die Ergebnis-Ausgänge dieser Ziffern-Subtrahierschaltung. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y. Die Eingänge A und B und die Ausgänge C sind mit den zugehörigen Zahlenwerten (Ziffern 5 2 1 1) gekennzeichnet.The tetrad subtracting circuit 5 shown in FIG. 2 is a fake tetrad subtracting circuit, because it subtracts in an additive manner and thus processes the subtrahend digit 9's complemented. This fake tetrad subtraction circuit 5 shown in FIG. 2 consists of 16 AND circuits 11 with 2 inputs each and 10 OR circuits 12 with 2 inputs each and 2 OR circuits 13 with 3 inputs each and 8 negation circuits 14 and 2 dual full adders 15 and 16 and the associated lines. Inputs A are the inputs for the minute end digit. Inputs B are the inputs for the subtrahend digit. Outputs C are the result outputs of this digit subtracting circuit. The carry input has the designation x. The carry output is called y. Inputs A and B and outputs C are marked with the associated numerical values (numbers 5 2 1 1).

Die Ziffern-Eingabeschaltung 10 (Fig. 3) besteht aus 11 Tipp-Schaltern N und der Oder-Schaltung 21 mit 9 Eingängen und der Oder-Schaltung 22 mit 2 Eingängen und der Oder-Schaltung 23 mit 5 Eingängen und 2 Oder-Schaltungen 24 mit je 4 Eingängen und der Oder-Schaltung 25 mit 8 Eingängen und den Tor-Schaltungen 26 und 27 mit je 4 Und-Schaltungen 28 mit je 2 Eingängen. Die Tipp-Schalter N sind mit den zugehörigen Ziffern gekennzeichnet.The digit input circuit 10 ( FIG. 3) consists of 11 tap switches N and the OR circuit 21 with 9 inputs and the OR circuit 22 with 2 inputs and the OR circuit 23 with 5 inputs and 2 OR circuits 24 with 4 inputs each and the OR circuit 25 with 8 inputs and the gate circuits 26 and 27 with 4 AND circuits 28 each with 2 inputs. The tip switches N are marked with the associated digits.

Das Haupt-Steuerwerk 20 (Fig. 4a und 4b) besteht aus der Impuls-Schaltung 11 und den Start-Schaltungen 12a und 12b und dem Impuls-Zähler 13 und der Schaltung 14 und dem Quotienten-Schieberegister 15 und den Potential-Speicher-Flip-Flops 31 und 33 und den Und-Schaltungen 34 bis 42 mit je 2 Eingängen und den Oder-Schaltungen 43 und 44 mit je 2 Eingängen und den Negier-Schaltungen 46 bis 48 und den Tipp-Schaltern 51 bis 53 und der Oder-Schaltung 54 mit 2 Eingängen und der Negier-Schaltung 55 und den zugehörigen Leitungen. Die Schaltung 14 besteht aus einem Impulszähler, welcher seinen Zählerstand im 1-aus-10-Code liefert und einer Umcodier-Schaltung, welche die betreffende Dezimalziffer 5211-codiert liefert. Die Start-Schaltungen 12a und 12b sind parallel geschaltet. Die Start-Schaltung 12b ist zunächst gesperrt.The main control unit 20 ( Fig. 4a and 4b) consists of the pulse circuit 11 and the start circuits 12 a and 12 b and the pulse counter 13 and the circuit 14 and the quotient shift register 15 and the potential memory -Flip-Flops 31 and 33 and the AND circuits 34 to 42 with 2 inputs each and the OR circuits 43 and 44 with 2 inputs each and the negation circuits 46 to 48 and the tip switches 51 to 53 and the OR Circuit 54 with 2 inputs and the negation circuit 55 and the associated lines. The circuit 14 consists of a pulse counter, which delivers its counter reading in the 1-out-of-10 code, and a recoding circuit, which delivers the relevant decimal number 5211-coded. The start circuits 12 a and 12 b are connected in parallel. The start circuit 12 b is initially blocked.

Das Komma-Steuerwerk 60 (Fig. 6) besteht aus der Spezial-Schaltung 80 und den Potential-Speicher-Flip-Flops 61 bis 63 und den Und-Schaltungen 64 bis 69 und 76 und 77 mit je 2 Eingängen und den Oder-Schaltungen 71 und 72 und 74 mit je 2 Eingängen und der Oder-Schaltung 75 mit 3 Eingängen und den zugehörigen Leitungen. Die Schieberegister 3 und 4 und 15 sind hier vereinfacht dargestellt.The comma control unit 60 ( FIG. 6) consists of the special circuit 80 and the potential memory flip-flops 61 to 63 and the AND circuits 64 to 69 and 76 and 77 , each with 2 inputs and the OR circuits 71 and 72 and 74 with 2 inputs each and the OR circuit 75 with 3 inputs and the associated lines. The shift registers 3 and 4 and 15 are shown here in simplified form.

Eine Start-Schaltung 12 (Fig. 5) besteht aus 3 Potential-Speicher-Flip-Flops 1 bis 3 und 2 Und-Schaltungen 4 und 5 mit je 2 Eingängen und der Oder-Schaltung 6 mit 2 Eingängen und der Negier-Schaltung 7 und den zugehörigen Leitungen. Der Eingang hat die Bezeichnung a und der Ausgang die Bezeichnung b. Der Ansteuer-Eingang hat die Bezeichnung c und der Rückstell-Eingang die Bezeichnung r. A start circuit 12 ( FIG. 5) consists of 3 potential memory flip-flops 1 to 3 and 2 AND circuits 4 and 5 with 2 inputs each and the OR circuit 6 with 2 inputs and the negation circuit 7 and the associated lines. The input is labeled a and the output is labeled b. The control input has the designation c and the reset input has the designation r.

Die Schaltung 80 (Fig. 7) besteht aus den Spezial-Schieberegistern 61 und 62 und der Schaltung 63. Eine Teil-Schaltung des Schieberegisters 62 (und 63) besteht aus einem Doppel-Flip-Flop 60 und einer Und-Schaltung 64 mit 2 Eingängen und einer Negier-Schaltung 65. Eine Teil-Schaltung der Schaltung 63 besteht aus 2 Und-Schaltungen 66 und 2 Dioden 67. Falls die Schaltung 1 zehn Teil-Schaltungen aufweist, haben die Schieberegister 61 und 62 je 10 Teil-Schaltungen und die Schaltung 63 neun Teil-Schaltungen.Circuit 80 ( FIG. 7) consists of special shift registers 61 and 62 and circuit 63 . A partial circuit of the shift register 62 (and 63 ) consists of a double flip-flop 60 and an AND circuit 64 with 2 inputs and a negation circuit 65 . A partial circuit of circuit 63 consists of 2 AND circuits 66 and 2 diodes 67 . If the circuit 1 has ten sub-circuits, the shift registers 61 and 62 each have 10 sub-circuits and the circuit 63 has nine sub-circuits.

Der Ausgang A steuert mit H-Impulsen die Parallel-Eingabe in das Schieberegister 3 an. Der Ausgang B steuert den Eingang b an. Der Ausgang B2 steuert den Eingang b2 an. Der Ausgang steuert den Eingang c an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Eingang f an. Der Ausgang H steuert den Eingang h an. Der Ausgang I steuert den Eingang i an. Der Ausgang K steuert den Eingang k an. Der Ausgang M steuert den Eingang m an. Der Ausgang V steuert den Eingang v an. Der Ausgang W steuert den Eingang w an. Der Ausgang R2 steuert die Gesamt-Rückstellung der Schieberegister an. Der Eingang T ist der Eingang für die Takt-Frequenz. Die Eingänge u liegen im Betriebszustand ständig an H-Potential. Durch Antippen der Taste D wird die Eingabe des Divisors vorangesteuert. Durch Antippen der Taste G wird zunächst mittels der Schaltung 80 der Nachlauf ausgelöst, sofern die beiden Eingabezahlen an ihrem vorderen Ende nicht gleichauf stehen. Durch Antippen der Taste R wird die gesamte Dividierschaltung rückgestellt und das Komma-bit im Komma-Schieberegister 7 gesetzt. Nach dem Einschalten muß somit immer erst die Rückstellung betätigt werden. Output A controls the parallel input into shift register 3 with H pulses. Output B controls input b. Output B2 controls input b2. The output controls input c. The output E controls the input e. Output F controls input f. The output H controls the input h. Output I controls input i. The output K controls the input k. The output M controls the input m. The output V controls the input v. The output W controls the input w. Output R2 controls the total resetting of the shift registers. The input T is the input for the clock frequency. In the operating state, the inputs u are constantly at H potential. Press the D key to advance the input of the divisor. By tapping the button G, the overrun is first triggered by means of the circuit 80 , provided that the two input numbers at their front end are not the same. By pressing the R key, the entire divider circuit is reset and the comma bit in the comma shift register 7 is set. After switching on, the reset must always be activated first.

Die Wirkungsweise dieses Komma- und Schieberegister-Steuerwerks 60 ergibt sich wie folgt: Beim Eintippen des Dividenden befindet sich das Flip-Flop 63 in seiner Rechts-Stellung und wird somit bei jeder Ziffer des Dividenden das Schieberegister 3 mit einem Links-Verschiebetakt angesteuert und damit eine Ziffer nach der andern im Dividenden-Schieberegister 3 gespeichert. Bei der ersten echten Ziffer (1 bis 9) kippt das Flip-Flop 61 in seine Links-Stellung, weil hierbei der Eingang q mit H-Potential angesteuert wird, und wird somit von da ab vom Ausgang der Und-Schaltung 67 auch die Schaltung 62 der Schaltung 80 mit H-Impulsen angesteuert. Sofern dieser Dividend ein Komma aufweist, wird an der entsprechenden Stelle über die Taste P auch dieses Komma eingetippt und damit das Flip-Flop 72 in seine Links-Stellung gekippt. Bei den restlichen Ziffern nach dem Komma wird somit auch das Komma-Schieberegister 7 nach rechts taktangesteuert und somit bei zwei Ziffern nach dem Komma der Komma-Index x um 2 Stellen nach links verlagert. Dann wird durch Antippen der Taste D die Eingabe des Divisors vorangesteuert, weil hierbei das Flip-Flop 63 in seine Links-Stellung kippt. Hierbei kippen die Flip-Flops 61 und 62 wieder in ihre Rechts-Stellung, womit der Divisor auf dieselbe Art und Weise eingetippt werden kann, der dann zum Schluß im Schieberegister 4 gespeichert ist. Hierbei wird ab der ersten echten Ziffer (1 bis 9) die Schaltung 61 mit Takt-Impulsen angesteuert und nach einem eventuellen Komma das Komma-Schieberegister 7 nach rechts taktangesteuert und somit bei zwei Ziffern nach dem Komma der Komma-Index x um zwei Stellen nach rechts verlagert. Damit ist der Dividend im Schieberegister 3 gespeichert und der Divisor im Schieberegister 4 gespeichert und folgt beim Antippen der Taste G zunächst die Nach-Taktung derjenigen Eingabezahl, welche weniger Stellen aufweist als die andere. Falls der Dividend 5 Stellen aufweist und der Divisor 3 Stellen aufweist, wird somit mittels der Schaltung 80 der Divisor mittels 2 Takten um 2 Stellen nach links verlagert und damit die linksseitige Gleichauf-Stellung dieser beiden Zahlen herbeigeführt. Hierbei wird nicht nur der Divisor um 2 Stellen nach links getaktet, sondern auch der Komma-Index x im Komma-Schieberegister 7 um 2 Stellen nach rechts getaktet. Nach diesen zwei Takten hat auch der Ausgang W L-Potential und somit die Negier-Schaltung 55 an ihrem Ausgang H-Potential und wird somit die Start-Schaltung 12b an ihrem Steuer-Eingang mit H-Potential angesteuert und damit der Ablauf der Division ausgelöst. Beim Antippen der Taste G wird also zunächst diejenige Eingabezahl, welche sich im Rückstand befindet, nachgetaktet und dann im Anschluß der Ablauf der Division ausgelöst. Dieser subtraktive Divisions-Ablauf ist dann beendet, wenn die Negier-Schaltung 48 des Steuerwerks 20 an ihrem Ausgang von H-Potential auf L-Potential wechselt, weil dann die Und-Schaltung 38 nicht mehr vorangesteuert ist. Die Ergebniszahl (Quotient) ist dann 5211-codiert im Schieberegister 15 gespeichert, das ein vierfaches Schieberegister ist und in Fig. 6 als einfaches Schieberegister dargestellt ist. Die Schluß-Verarbeitung der Ergebniszahl erfolgt in einer Ergebniszahl-Verschiebeschaltung nach P 40 31 603.3 und in einer Nullen-Eingabeschaltung nach P 40 31 897.4. Damit erscheint die Ergebniszahl formal richtig im Anzeigefeld der Anzeigeschaltung. In der Nullen-Eingabeschaltung wird somit die Zahl 35 in die Zahl 3500 verwandelt und die Zahl 86 in die Zahl 0,0086 verwandelt.The operation of this comma and shift register control unit 60 results as follows: When the dividend is typed in, the flip-flop 63 is in its right position and the shift register 3 is thus actuated with a left shift clock and therefore with each digit of the dividend one digit after the other is stored in the dividend shift register 3 . At the first real digit (1 to 9), the flip-flop 61 tilts to its left position, because the input q is driven with H potential, and from then on the output of the AND circuit 67 also becomes the circuit 62 of the circuit 80 driven with H pulses. If this dividend has a comma, then this comma is also typed in at the corresponding point and the flip-flop 72 is thus tilted into its left position. With the remaining digits after the decimal point, the comma shift register 7 is also clock-controlled to the right, and thus with two digits after the decimal point, the comma index x is shifted 2 places to the left. Then the input of the divisor is precontrolled by touching the key D because the flip-flop 63 tilts into its left position. Here, the flip-flops 61 and 62 tilt back into their right position, so that the divisor can be typed in in the same way, which is then finally stored in the shift register 4 . Here, from the first real digit (1 to 9), the circuit 61 is driven with clock pulses and, after a possible comma, the comma shift register 7 is clocked to the right, and thus with two digits after the comma, the comma index x is adjusted by two digits shifted to the right. The dividend is thus stored in the shift register 3 and the divisor is stored in the shift register 4 and when the G key is pressed, the numbering of the input number which has fewer digits than the other follows first. If the dividend has 5 digits and the divisor has 3 digits, the divisor is thus shifted to the left by 2 digits by means of the circuit 80 by means of 2 clocks, and the left-hand parallel position of these two numbers is brought about. Not only is the divisor clocked by 2 digits to the left, but also the comma index x in the comma shift register 7 is clocked by 2 digits to the right. After these two bars and the output W has L potential and thus the Negier circuit 55 controlled at its output H potential and thus the start circuit 12 b at its control input with H potential and thus the flow of the Division triggered. When the G key is pressed, the input number that is in arrears is then re-clocked and then the division process is triggered. This subtractive division process is ended when the negation circuit 48 of the control unit 20 changes from H potential to L potential at its output, because then the AND circuit 38 is no longer controlled. The result number (quotient) is then stored 5211-coded in the shift register 15 , which is a fourfold shift register and is shown in FIG. 6 as a simple shift register. The final processing of the result number takes place in a result number shifting circuit according to P 40 31 603.3 and in a zero input circuit according to P 40 31 897.4. This means that the result number appears correctly in the display field of the ad placement. In the zeros input circuit, the number 35 is thus converted into the number 3500 and the number 86 is converted into the number 0.0086.

Der Eingang x der Schaltung 5a liegt im Betriebszustand ständig an H-Potential wie die Eingänge u.The input x of the circuit 5 a is in the operating state constantly at H potential as the inputs u.

In bezug auf die Fig. 8 gilt folgendes: Vom Ausgang 1 wird das Schieberegister 3 linksverschiebend taktangesteuert. Vom Ausgang 2 wird das Schieberegister 4 linksverschiebend taktangesteuert. Vom Ausgang 3 wird das Ergebnis-Schieberegister 15 linksverschiebend taktangesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 7 linksverschiebend taktangesteuert. Vom Ausgang 5 wird das Komma-Schieberegister 7 rechtsverschiebend taktangesteuert.The following applies with reference to FIG. 8: the shift register 3 is clock-driven from the output 1 , shifting to the left. From the output 2 , the shift register 4 is clock-driven to the left. The output shift register 15 is clock-driven from the output 3 , shifting to the left. From the output 4 , the comma shift register 7 is clock-driven to the left. From the output 5 , the comma shift register 7 is clock-driven to the right.

Claims

1. Electronic dividing circuit according to P 40 25 468.2, characterized in that it has no additional dividend shift register ( 3 b).

2. Electronic dividing circuit according to claim 1, characterized in that it has a follow-up circuit ( 80 ), by means of which that input number (dividend or divisor) is re-clocked until the high-quality ends of both numbers are on the same level.

3. Electronic dividing circuit according to claim 1 or according to claim 1 and 2, characterized in that in the post-clocking of the divisor, the comma shift register ( 7 ) is driven in the illustrated case with the same number of right shift clocks.

4. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that in the post-clocking of the dividend, the comma shift register ( 7 ) in the illustrated case with the same number of left shift clocks is controlled.

5. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the circuit ( 80 ) consists of 2 shift registers ( 61 and 62 ) and the circuit ( 63 ) .

6. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that simplified shift registers are used as shift registers ( 61 and 62 ).

7. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that the additional shift registers ( 61 and 62 ) of the circuit ( 80 ) can only be clocked from the first real digit (1 to 9).

8. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that the comma -Index of the comma shift register ( 7 ) is set when the shift register is reset.

9. Electronic dividing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that in the special versions, the circuit ( 80 ) from 2 pulse counters and the circuit ( 63 ) consists.

10. Electronic divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 4 or according to claim 1 to 6 or according to claim 1 to 8 or according to claim 1 to 9, characterized in that 2 start circuits ( 12 a and 12 b) for use, come wherein a is) driven, the circuit (80) from the output of the start circuit (12 and start circuit (12 is triggered vb) of the division process from the output.