DE4306991A1

DE4306991A1 - Multiplication-division circuit

Info

Publication number: DE4306991A1
Application number: DE19934306991
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-02-01
Filing date: 1993-03-05
Publication date: 1994-10-13

Abstract

The arithmetic circuit according to the subject of the invention differs from the previous arithmetic circuits of this type in that numbers are transported in the conducting ring (LN) in one direction only. <IMAGE>

Description

Gegenstand der Erfindung ist die weitere Ausbildung der Type B der Rechenschaltung nach P 43 02 710.5 , welche in 3 vorherigen Zusatz-Patentanmeldungen schon mehrfach ver bessert wurde und deren Haupt-Schieberegister-Anzahl in P 43 04 885.4 bereits von 5 auf 3 gesenkt wurde. Diese Rechenschaltung wurde nun in der Beziehung weiter verbes sert, daß im Bereich des Schieberegisters 12b mittels ei nes Ring-Leitungs-Systems vermieden wird, daß der Parallel- Zahlen-Transport in zwei gegenläufigen Richtungen erfolgt.The invention relates to the further development of type B of the arithmetic circuit according to P 43 02 710.5, which has been improved several times in 3 previous additional patent applications and the number of main shift registers in P 43 04 885.4 has already been reduced from 5 to 3. This arithmetic circuit has now been further improved in the relationship that in the area of the shift register 12 b by means of a ring line system it is avoided that the parallel number transport takes place in two opposite directions.

In der vorliegenden Patentanmeldung sind nur diejenigen Schaltungen dargestellt, welche die Haupt-Patentanmeldung (P 43 02 710.5) noch nicht aufweist oder welche verbessert oder weiterentwickelt wurde.In the present patent application only those are Circuits shown which are the main patent application (P 43 02 710.5) does not yet have or which improves or has been developed.

In Fig. 1a bis 1c ist die Haupt-Schaltung 10 dargestellt, welche aus den Teil-Schaltungen 10a bis 10c besteht. In Fig. 2a bis 2c ist das Steuerwerk 15 dargestellt, wel ches aus den Teil-Schaltungen 15a bis 15c besteht. In Fig. 2d ist eine Zusatz-Schaltung dargestellt. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 dargestellt. In Fig. 4 ist das Schieberegister- und Komma-Steuerwerk 15/2 darge stellt. In Fig. 5 ist die Impuls-Schaltung 27 dargestellt. In Fig. 6 ist die Anzeigeschaltung 45 dargestellt. In Fig. 7a und 7b ist die Gesamt-Darstellung dargestellt. In Fig. 8 ist die Schaltung 35 dargestellt. Die Speicher reihe 62 der Haupt-Schaltung 10 ist nun hinter dem Schiebe register 12b angeordnet. Aus diesem Grund ist in der vor liegenden Patentanmeldung auch nochmals die Haupt-Schalt ung 10 dargestellt. In Figs. 1a to 1c, the main circuit 10 is shown, which consists of the sub-circuits 10 a to 10 c. In Fig. 2a to 2c, the control unit 15 is shown, wel ches consists of the sub-circuits 15 a to 15 c. An additional circuit is shown in FIG. 2d. In Fig. 3 the numeric input circuit 20 is shown. In Fig. 4, the shift register and comma control unit 15/2 is Darge. In FIG. 5, the pulse circuit 27 is shown. In FIG. 6, the display circuit 45 is shown. The overall representation is shown in FIGS. 7a and 7b. The circuit 35 is shown in FIG . The memory row 62 of the main circuit 10 is now arranged behind the sliding register 12 b. For this reason, the main circuit 10 is shown again in the patent application.

Das Steuerwerk 15 (Fig. 2a bis 2c), besteht aus den Teil- Schaltungen 15a bis 15c und somit aus den Schaltungen 16 und 27 und 35 und 4 Tipp-Schaltern 10 und den Flip-Flops 11 bis 13 und 17 bis 21 und den Und-Schaltungen 26 und 28 und 29 und 31 bis 34 und 47 und 57 mit je 2 Eingängen und der Und-Schaltung 25 mit 3 Eingängen und der Und-Schaltung 44 mit 4 Eingängen und den Oder-Schaltungen 24 und 36 und 38 bis 40 und 43 und 45 und 46 und 49 mit je 2 Eingängen und der Oder-Schaltung 51 mit 3 Eingängen und 4 Und-Schaltungen 48 und den zugehörigen Leitungen.The control unit 15 ( FIGS. 2a to 2c) consists of the subcircuits 15 a to 15 c and thus of the circuits 16 and 27 and 35 and 4 tip switches 10 and the flip-flops 11 to 13 and 17 to 21 and the AND circuits 26 and 28 and 29 and 31 to 34 and 47 and 57 with 2 inputs each and the AND circuit 25 with 3 inputs and the AND circuit 44 with 4 inputs and the OR circuits 24 and 36 and 38 to 40 and 43 and 45 and 46 and 49 with 2 inputs each and the OR circuit 51 with 3 inputs and 4 AND circuits 48 and the associated lines.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus 11 Tipp-Schaltern 26 und der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schalt ung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Ein gängen und der Oder-Schaltung 5 mit 8 Eingängen und den Tor- Schaltungen 6 und 7, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und der Negier-Schaltung 9 und 2 Oder-Schalt ungen 10 und 11 mit je 2 Eingängen und der Und-Schaltung 12 mit 2 Eingängen und den zugehörigen Leitungen.The digit input circuit 20 ( Fig. 3) consists of 11 tap switches 26 and the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 with 4 inputs each and the OR circuit 5 with 8 inputs and the gate circuits 6 and 7 , consisting of 4 AND circuits each with 2 inputs and the Negier circuit 9 and 2 OR circuits 10 and 11 with 2 inputs each and the AND circuit 12 with 2 inputs and the associated lines.

Das Schieberegister- und Komma-Steuerwerk 15/2 (Fig. 4) be steht aus den Flip-Flops 11 und 13 und 14 und den Und- Schaltungen 17 bis 20 mit je 2 Eingängen und den Oder-Schalt ungen 21 und 22 mit je 2 Eingängen und der Oder-Schaltung 23 mit 3 Eingängen und den zugehörigen Leitungen. In dieser Fig. 4 ist das Ergebnis-Schieberegister 22 nur vereinfacht dargestellt (als einfaches Schieberegister). Die Komma-Schie beregister haben die Nummern 40a bis 40c.The shift register and comma control unit 15/2 ( Fig. 4) be consists of the flip-flops 11 and 13 and 14 and the AND circuits 17 to 20 with 2 inputs each and the OR circuits 21 and 22 with each 2 inputs and the OR circuit 23 with 3 inputs and the associated lines. In this Fig. 4 shows the result shift register 22 is shown only in simplified form (as a simple shift register). The comma shift registers have the numbers 40 a to 40 c.

Die Schaltung 35 (Fig. 8) besteht aus der Impuls-Schaltung 32, welche rundum Takt-durchgesteuert wird und der Impuls- Wechsel-Schaltung 36 und den Flip-Flops 49 und 61 und 62 und der Oder-Schaltung 51 und der Negier-Schaltung 63 und den Und-Schaltungen 64 und 65 mit je 2 Eingängen und den zuge hörigen Leitungen. The circuit 35 ( Fig. 8) consists of the pulse circuit 32 , which is clock-controlled all round and the pulse change circuit 36 and the flip-flops 49 and 61 and 62 and the OR circuit 51 and the negation Circuit 63 and the AND circuits 64 and 65 , each with 2 inputs and the associated lines.

Der Ausgang A steuert den Eingang a an. Der Ausgang B steuert den Eingang b an. Der Ausgang A2 steuert mit einem H-Impuls die Einblendung des Multiplikanden A vom Schieberegister 12 b in die Speicherreihe 62 an. Der Ausgang A3 steuert mit ei nem H-Impuls die Rückstellung des Komma-Schieberegisters 40b an. Der Ausgang S steuert mit einem (oder mehreren) H- Impulsen die Rückstellung des Schieberegisters 12b an, wo bei gleichzeitig in diesem Schieberegister 12b der Dividend "1" gesetzt wird. Der Ausgang B3 steuert den Eingang b3 der Anzeigeschaltung 45 an. Der Ausgang N steuert die Rück stellung des Schieberegisters 22 an. Der Ausgang E steuert die Rückstellung des Schieberegisters 12c an. Der Ausgang F steuert die Tor-Schaltung 52 an und somit die Einblendung der vorherigen Zwischen-Ergebniszahl von der Speicherreihe 25 in das Schieberegister 12c an. Der Ausgang H steuert die Rückstellung der Speicherreihe 25 an. Der Ausgang K steuert den Eingang k an. Der Ausgang P steuert den Eingang p an. Der Ausgang U steuert den Eingang u an. Der Ausgang E2 steu ert den Eingang e2 an. Der Ausgang V steuert den Eingang v an. Der Ausgang W steuert den Eingang w an. Die Eingänge t1 bis t3 werden mit der Takt-Frequenz angesteuert. Der Aus gang D steuert mit einem H-Impuls den Eingang d an und somit die Tor-Schaltung 53 in Richtung vom Schieberegister 22 zur Speicherreihe 64 an. Der Ausgang C steuert mit einem H-Impuls die Rückstellung der Schieberegister 12b und 12c an. Der Ausgang D2 steuert die Tor-Schaltung 56 an und somit die Einblendung des Multiplikanden A von der Speicherreihe 62 in das Schieberegister 12b an. Der Ausgang D3 steuert mit ei nem H-Impuls die Einblendung des Komma-Index n2 in das Komma-Schieberegister 40b an. Der Ausgang L steuert mit ei nem H-Impuls die Rückstellung der Impuls-Schaltung 32 an. Die Ausgänge S1 steuern über eine vierfache Verzweigung die Schieberegister 12b und 22 an. Die Ausgänge S2 steu ern nur das Schieberegister 22 an. Die Ausgänge NK steuern die Eingänge nk der Haupt-Schaltung 10 an.Output A controls input a. Output B controls input b. The output of A2 controlled by an H pulse, the insertion of the multiplicand A from the shift register 12 b in the memory 62 to row. The output A3 controls the resetting of the comma shift register 40 b with a H pulse. The output S controls the reset of the shift register 12 b with one (or more) H pulses, where the dividend "1" is set in this shift register 12 b at the same time. The output B3 controls the input b3 of the display circuit 45 . The output N controls the reset position of the shift register 22 . The output E controls the reset of the shift register 12 c. The output F controls the gate circuit 52 and thus the insertion of the previous intermediate result number from the memory row 25 into the shift register 12 c. The output H controls the resetting of the memory row 25 . The output K controls the input k. The output P controls the input p. Output U controls input u. Output E2 controls input e2. The output V controls the input v. The output W controls the input w. The inputs t1 to t3 are controlled with the clock frequency. The output D controls the input d with an H pulse and thus the gate circuit 53 in the direction from the shift register 22 to the memory array 64 . The output C controlled by an H pulse, the reset of the shift register 12 b and 12 c on. The output D2 controls the gate circuit 56 and thus the insertion of the multiplicand A from the storage array 62 to the shift register 12 to b. The output D3 controls the insertion of the comma index n2 into the comma shift register 40 b with an H pulse. The output L controls the resetting of the pulse circuit 32 with an H pulse. The outputs S1 controlled by a four-way branch, the shift registers 12 b and 22. The outputs S2 control only the shift register 22 . The outputs NK control the inputs nk of the main circuit 10 .

Der Ausgang B5 wird bei der vorliegenden Rechenschaltung nicht gebraucht. The output B5 is in the present arithmetic circuit not needed.

Die Ausgänge 1 bis 7 der Schaltung 15/2 steuern die Schiebe register wie folgt an: Vom Ausgang 1 wird das Schieberegis ter 12 (12b und 12c) links-verschiebend Takt-angesteuert. Vom Ausgang 2 wird das Komma-Schieberegister 40c links- verschiebend Takt-angesteuert. Vom Ausgang 3 wird das Komma- Schieberegister 40b links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Komma-Schieberegister 40b rechts- verschiebend Takt-angesteuert. Vom Ausgang 5 wird das Schie beregister 22 links-verschiebend Takt-angesteuert. Vom Aus gang 6 wird das Komma-Schieberegister 40a rechts-verschie bend Takt-angesteuert. Vom Ausgang 7 wird das Schieberegis ter 22 rechts-verschiebend Takt-angesteuert.The outputs 1 to 7 of the circuit 15/2 control the shift register as follows: From the output 1 , the shift register 12 ( 12 b and 12 c) is left-shift-clock-controlled. From the output 2 , the comma shift register 40 c is clock-shifted to the left. From the output 3 , the comma shift register 40 b is clock-shifted to the left. From the output 4 , the comma shift register 40 b is clock-shifted to the right. From the output 5 , the shift register 22 is clock-driven, shifting to the left. From the output 6 , the comma shift register 40 a clock-right shifting bend-driven. From the output 7 , the shift register 22 is clock-shifted right-shifting.

Mittels Antippen der Taste M wird die Eingabe des zweiten Multiplikanden vor-angesteuert. Mittels Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Mittels Antippen der Taste G wird der Divisions-Ablauf ausgelöst oder der Multiplikations-Ablauf ausgelöst, welcher mittels zwei Divisionen erfolgt. Mittels Antippen der Taste R wird die gesamte Rechenschaltung rückgestellt.By pressing the M key, the second is entered Multiplicands pre-triggered. By pressing the button D the input of the divisor is pre-activated. Means Tapping the G button initiates the division process or the multiplication process, which is triggered by two divisions. By pressing the R key the entire arithmetic circuit reset.

Bei den Ausführungen B wird das Schieberegister 12b nicht mittels einem oder mehreren H-Impulsen des Ausgangs S der Schaltung 20 rückstell-angesteuert, sondern mittels H-Impuls vom Ausgang D5 der Schaltung 15c. Die Setzung des Divi denden "1" erfolgt bei diesen Ausführungen B mittels H-Im puls vom Ausgang D6.In the embodiments B, the shift register 12 is not b or by means of a circuit 20 resiliently-driven multiple H-pulses of the output S, but by means of H-pulse from the output D5 of the circuit 15 c. The setting of the dividing end "1" takes place in these versions B by means of an H pulse in the output D6.

Bei den Ausführungen C besteht im Vergleich mit den Aus führungen B der Unterschied, daß der Dividend "1" gleich zeitig mit der Rückstellung des Schieberegisters 12b in diesem Schieberegister 12b gesetzt wird. In diesem Fall genügt der Ausgang D5 und ist somit der Ausgang D6 gar nicht erforderlich.In versions C, compared to the B versions, the difference is that the dividend "1" is set simultaneously with the resetting of the shift register 12 b in this shift register 12 b. In this case, output D5 is sufficient and output D6 is therefore not necessary at all.

Das Schieberegister 12b darf beim Divisions-Ablauf nicht ge meinsam mit dem Schieberegister 12c rückgestellt werden. The shift register 12 b must not be reset together with the shift register 12 c during the division process.

Beim Dividieren ergibt sich die Wirkungsweise wie folgt: Zunächst muß diese Rechenschaltung mittels Antippen der Tas te R rückgestellt werden, sofern sie nicht schon rückgestellt ist. Nach dieser Gesamt-Rückstellung befinden sich die Komma-Indexe n1 und n2 und m in der in Fig. 4 dargestell ten Stellung und wird über die Tastatur 26 der Dividend in die Schieberegister 12b und 22 eingetippt, weil vom Ausgang der Negier-Schaltung 9 die Tor-Schaltung 7 vor-angesteuert ist. Nun wird die Taste D (Division) angetippt, womit vom Ausgang B über den Eingang b die Tor-Schaltung 6 vor-ange steuert ist und somit nur die Eingabe des Divisors in das Schieberegister 22 vor-angesteuert ist. Beim Antippen der Taste D wird außerdem mittels H-Impuls vom Ausgang N das Schieberegister 22 wieder rückgestellt. Nun wird über die Tastatur 26 der Divisor in das Schieberegister 22 eingetippt. Dann folgt das Antippen der Taste G wodurch zunächst die Impuls-Schaltung 27 FA-Takt-durchgesteuert wird, weil sich das Flip-Flop 18 noch in seiner Rechts-Stellung befindet. Hierbei steuert der Ausgang D den Eingang d mit einem H-Im puls an, womit über die Tor-Schaltung 53 der Divisor in die Speicherreihe 64 eingeblendet wird. Dann wird über die Und- Schaltung 48b und den Ausgang N mittels H-Impuls das Schie beregister 22 rückgestellt. Nun wird über die Leitung e mit tels H-Impuls das Flip-Flop 19 in seine Rechts-Stellung ge kippt und damit der Divisions-Ablauf ausgelöst, weil nun die Impuls-Schaltung 32 der Schaltung 35 rundum Takt-durchge steuert wird. Hierbei wird der Divisor von links nach rechts so lange vom Dividenden beziehungsweise Rest-Dividenden sub trahiert, bis der Dividend aufgearbeitet ist und die Ergeb niszahl im Schieberegister 22 gespeichert ist. Hierbei wird somit in jeder Relativ-Stellung der beiden Eingabezahlen der Dividend so lange vom betreffenden Kopf-Stück des Divi denden subtrahiert, bis die Schaltung 10 an ihrem Übertrag- Ausgang P H-Potential hat und dann die Subtraktionen-An zahl als Ergebnisziffer in das Schieberegister 22 eingetak tet. Dann wird der Dividend und das bereits vorhandene Teil stück der Ergebniszahl so lange nach links weiter-getaktet, bis der Übertrag-Ausgang P der Schaltung 10a während der Impulszeit wieder L-Potential hat. Dann folgt die nächste Subtraktions-Serie, welche auch dann zu Ende ist, wenn der Übertrag-Ausgang P während der Impulszeit wieder H-Potential hat. Die Ausschaltung dieses Divisions-Ablaufs erfolgt von der letzten Zeile des Schieberegisters 22 über die Oder- Schaltung 43 und die Und-Schaltung 28 der Schaltung 15a, indem hierbei über die Oder-Schaltung 38 das Flip-Flop 19 in seine Links-Stellung gekippt wird. Hierbei kippt gleich zeitig auch das Flip-Flop 17 in seine Rechts-Stellung und damit über die Oder-Schaltung 36 das Flip-Flop 11 in seine Rechts-Stellung, weil bei Division die Und-Schaltung 26 vom Ausgang des Flip-Flops 12 über die Oder-Schaltung 45 vor angesteuert ist. Damit ist der Divisions-Ablauf ausgeschal tet, bei dem in der Haupt-Schaltung 10 mittels Divisions- Subtraktionen die Divisions-Ergebniszahl erzeugt wurde und befindet sich die Ergebniszahl im Schieberegister 22. Die automatische Nach-Rechts-Taktung der Ergebniszahl wird dann damit ausgelöst, daß der Ausgang W von L-Potential auf H- Potential wechselt. Entsprechend Fig. 2d sind damit die Und-Schaltungen 61 und 62 vor-angesteuert und ist somit die automatische Nach-Rechts-Taktung der Ergebniszahl im Schie beregister 22 angesteuert, weil auch der Eingang t3 mit der Takt-Frequenz angesteuert wird. Hierbei liegt der Eingang b3 der Anzeigeschaltung 45 an H-Potential und wird die Er gebniszahl nur bis zur ersten rechts-seitigen Ziffer nach rechts getaktet, weil dann der Ausgang F der Schaltung 45 von H-Potential auf L-Potential wechselt. Falls eine Zahl nach dem Muster 594300 als Ergebniszahl vorliegt, wird diese bis zum Komma nach rechts getaktet, weil diese Zahl als Kom mazahl (594300,) gespeichert ist. Somit erscheinen die Er gebniszahlen mittels der automatischen Nach-Rechts-Taktung formal richtig im Anzeigefeld der Anzeigeschaltung.When dividing, the mode of operation is as follows: First, this arithmetic circuit must be reset by pressing the R key, unless it has already been reset. After this total provision are the point indexes n1 and n2 and m as shown in FIG. 4 dargestell th position and is typed on the keyboard 26, the dividend into the shift registers 12 b and 22 because the output of the Negier circuit 9 the gate circuit 7 is pre-activated. Now the key D (division) is tapped, which controls the gate circuit 6 from output B via input b and thus only controls the input of the divisor into shift register 22 . When the D key is pressed, the shift register 22 is also reset by the output N by means of an H pulse. Now the divisor is typed into the shift register 22 via the keyboard 26 . Then the button G is pressed, whereby the pulse circuit 27 is first controlled by the FA clock because the flip-flop 18 is still in its right position. In this case, the output D controls the input d with an H pulse, with the divisor being faded into the memory row 64 via the gate circuit 53 . Then the AND circuit 48 b and the output N by H pulse beregister the slide 22 reset. Now the flip-flop 19 is tilted to its right position via line e using an H pulse and thus the division process is triggered because now the pulse circuit 32 of the circuit 35 is controlled clock-wise all round. Here, the divisor is subtracted from left to right from the dividends or residual dividends until the dividend is processed and the result number is stored in the shift register 22 . Here, in each relative position of the two input numbers, the dividend is subtracted from the relevant header of the dividend until the circuit 10 has P H potential at its carry output and then the subtraction number as a result number in that Shift register 22 is switched in. Then, the dividend and the pre-existing part of the piece count number so long on to the left-clocked until the carry output P of the circuit 10 a pulse during the time again has L potential. Then the next subtraction series follows, which is also ended when the carry output P has H potential again during the pulse time. This division sequence is switched off from the last line of the shift register 22 via the OR circuit 43 and the AND circuit 28 of the circuit 15 a, by flipping the flip-flop 19 into its left position via the OR circuit 38 becomes. Here, the flip-flop 17 also tilts into its right position and thus via the OR circuit 36 the flip-flop 11 into its right position, because when the AND circuit 26 is divided by the output of the flip-flop 12 the OR circuit 45 is driven before. The division process in which the division result number was generated in the main circuit 10 by means of division subtractions is thus switched off and the result number is located in the shift register 22 . The automatic clockwise clocking of the result number is then triggered by the output W changing from L potential to H potential. According to FIG. 2d, the AND circuits 61 and 62 are thus pre-activated and the automatic clocking to the right of the result number in the shift register 22 is activated because the input t3 is also activated with the clock frequency. Here, input b3 of display circuit 45 is at H potential and the result number is only clocked to the right up to the first right-hand digit, because then output F of circuit 45 changes from H potential to L potential. If a number according to the pattern 594300 is available as the result number, it is clocked to the right up to the comma, because this number is stored as a comma number (594300,). Thus, the result numbers appear formally correct in the display field of the display by means of the automatic right clocking.

Falls die Eingabezahlen (der Dividend und der Divisor) Kom ma-Stellen aufweisen, wird zunächst bei den Komma-Stellen des Dividenden der Komma-Index n1 um diese Komma-Stellen- Anzahl nach links getaktet. Beim anschließenden Eintippen des Divisors wird dann dieser Komma-Index n1 bei jeder Komma-Stelle um ein bit weiter nach rechts getaktet. Dann wird dieser Komma-Index n1 gemeinsam mit dem Dividenden beziehungsweise Rest-Dividenden und der Ergebniszahl nach links getaktet und dann nur noch bei der automatischen Nach- Rechts-Taktung der Ergebniszahl gemeinsam mit dieser Ergeb niszahl nach rechts getaktet, wenn der Ausgang W H-Poten tial hat.If the input numbers (dividend and divisor) are com have ma digits, is first with the comma digits of the dividend of the comma index n1 around these decimal places- Number clocked to the left. When typing in afterwards the divisor then becomes this comma index n1 for each Decimal place clocked one bit to the right. Then this comma index will be n1 together with the dividend or remaining dividends and the earnings figure clocked on the left and then only with the automatic Right timing of the result number together with this result number clocked to the right when the output W H-poten tial has.

Falls eine Multiplikation zur Ausführung kommt, wird auch die erste Zahl, in diesem Fall somit der Multiplikand A, über die Tastatur 26 in die Schieberegister 12b und 22 ein getippt. Dann wird die Taste M (Multiplikation) angetippt, womit nur noch die Tor-Schaltung 6 vor-angesteuert ist. Bei diesem Antippen der Taste M wird vom Ausgang A2 der Eingang a2 mit einem H-Impuls angesteuert und somit der Multipli kand A vom Schieberegister 12b in die Speicherreihe 62 ein geblendet. Mit dem H-Impuls des Ausgangs A3 wird das Komma- Schieberegister 40b so rückgestellt, daß sich der Komma- Index n1 wieder in der dargestellten Stellung befindet. Beim Antippen der Taste M wird außerdem das Schieberegister 22 mittels H-Impuls vom Ausgang N rückgestellt. Bei dem nun folgenden Eintippen des Multiplikanden B in das Schieberegis ter 22 wird das Schieberegister 12b mittels einem oder mehr eren H-Impulsen vom Ausgang S in der Weise rückgestellt, daß gleichzeitig im diesem Schieberegister 12b der Dividend "1" gesetzt wird. Dann folgt das Antippen der Taste G, wobei zunächst die Impuls-Schaltung 27 FA-Takt-durchgesteuert wird, weil sich hierbei das Flip-Flop 18 noch in seiner Rechts- Stellung befindet. Hierbei steuert zunächst der Ausgang D mit einem H-Impuls den Eingang d an, womit über die Tor- Schaltung 53 der Multiplikand B vom Schieberegister 22 in die Speicherreihe 64 eingeblendet wird. Dann wird über die Und-Schaltung 48b und den Ausgang N mittels H-Impuls das Schieberegister 22 rückgestellt. Nun wird über die Leitung e das Flip-Flop 19 in seine Rechts-Stellung gekippt und damit der erste Mul-Divisions-Ablauf ausgelöst, indem nun die Im puls-Schaltung 32 rundum Takt-durchgesteuert wird und damit die Haupt-Schaltung 10 rundum Takt-durchgesteuert wird. Hier bei wird die Zahl 1 durch den Multiplikanden B geteilt. Die Komma-Stellen dieser ersten Hilfs-Ergebniszahl werden vom Ausgang 6 geliefert und rechts-verschiebend in das Komma- Schieberegister 40a eingetaktet. Wenn diese erste Mul-Divi sion zu Ende geht ist die Und-Schaltung 44 vor-angesteuert; somit ist schon beim Eintreffen der ersten Ziffer in Zeile 7 die Und-Schaltung 28 vor-angesteuert und wird beim entspre chenden Impuls der Schaltung 35 das Flip-Flop 18 in seine Links-Stellung gekippt. Somit wird nun über die Leitung l die FB-Takt-Durchsteuerung der Impuls-Schaltung 27 ausgelöst, bei der zunächst der H-Impuls des Ausgangs C das Schiebere gister 12 (12b und 12c) normal rückstell-ansteuert und der H-Impuls des Ausgangs D über den Eingang d die Tor-Schaltung 53 ansteuert und damit die Einblendung des ersten Quotienten vom Schieberegister 22 in die Speicherreihe 64 bewirkt. Dann folgt der H-Impuls des Ausgangs D 2, mittels dessen über den Eingang d2 die Tor-Schaltung 56 angesteuert wird und damit der Multiplikand A von der Speicherreihe 62 über die Tor- Schaltung 56 in das Schieberegister 12b eingeblendet wird. Mit dem H-Impuls des Ausgangs D3 wird der Komma-Index n2 in das Komma-Schieberegister 40b eingeblendet und mit dem H- Impuls des Ausgangs L die Impuls-Schaltung 32 rückgestellt. Der H-Impuls des Ausgangs N steuert hierbei auch die Rück stellung des Schieberegisters 22 an. Dann wird mittels H-Im puls über die Leitung e das Flip-Flop 19 zum zweiten Mal in seine Rechts-Stellung gekippt und damit die zweite Mul-Divi sion ausgelöst, bei der auch die Impuls-Schaltung 32 und die Haupt-Schaltung 10 rundum Takt-durchgesteuert werden. Somit ist nun die zweite Mul-Division im Gang, bei welcher der Multiplikand A durch den ersten Quotienten geteilt wird. Diese Division wird erst dann ausgeschaltet, wenn der Quo tient eine Länge von 8 Stellen aufweist. Damit wird vom Aus gang der Und-Schaltung 28 über die Oder-Schaltung 38 zum zweiten Mal der Divisions-Ablauf ausgeschaltet, indem das Flip-Flop 19 zum zweiten Mal in seine Links-Stellung gekippt wird. Im Verlauf dieser zweiten Mul-Division wurde die Im puls-Schaltung 27 nicht rückgestellt, weil die Schaltung 35 mit der Zusatz-Schaltung 80 versehen ist. Somit ist nun die Impuls-Schaltung 27 nicht rückgestellt und damit ein wei terer Divisions-Ablauf nicht möglich und somit der Ablauf dieser Divisions-Multiplikation ausgeschaltet. Im Schiebe register 22 ist nun der zweite Quotient gespeichert, welcher die Multiplikations-Ergebniszahl der beiden Multiplikanden A und B ist. Auch in diesem Fall wird die automatische Nach- Rechts-Taktung der Ergebniszahl damit ausgelöst, daß der Ausgang W von L-Potential auf H-Potential wechselt. Ent sprechend Fig. 2d sind nun die Und-Schaltungen 61 und 62 vor-angesteuert und wird somit der Eingang z der Schaltung 15/2 mit der Takt-Frequenz angesteuert. Somit wird nun die Ergebniszahl so lange nach rechts getaktet bis der Ausgang F der Anzeigeschaltung 45 vom H-Potential auf L-Potential wechselt. Bei dieser Divisions-Multiplikation liegt der Ein gang b3 der Anzeigeschaltung 45 an L-Potential; somit wird diese Multiplikations-Ergebniszahl so lange nach rechts ge taktet, bis sich das Komma der Ergebniszahl im Bereich der Teil-Schaltung 1 der Anzeigeschaltung 45 befindet. Falls die Zahl 48 mit der Zahl 24 multipliziert wurde, wird damit die Überschuß-Ergebniszahl 1152,0018 auf die Zahl 1152 gekürzt und damit richtig-gestellt.If a multiplication takes for execution, the first number, in this case, therefore, the multiplicand A, via the keyboard 26 into the shift register 12 b and 22 a being typed. Then the key M (multiplication) is tapped, with which only the gate circuit 6 is pre-activated. In this pressing the M key of the input is driven a2 with a H-level pulse from the output of A2 and thus the Multipli kand A from the shift register 12 b in the memory 62 a series blinded. With the H pulse of output A3, the comma shift register 40 b is reset so that the comma index n1 is again in the position shown. When the M button is pressed, the shift register 22 is also reset by the N output by means of an H pulse. When the multiplicand B is now typed into the shift register 22 , the shift register 12 b is reset by means of one or more H pulses from the output S in such a way that the dividend "1" is simultaneously set in this shift register 12 b. Then the G key is pressed, the pulse circuit 27 being controlled by the FA clock first because the flip-flop 18 is still in its right position. Here, output D first drives input d with an H pulse, which causes multiplicand B of shift register 22 to be faded into memory row 64 via gate circuit 53 . Then the shift register 22 is reset via the AND circuit 48 b and the output N by means of an H pulse. Now flip-flop 19 is tilted into its right position via line e, and thus the first Mul-Divisions-sequence is triggered, in that pulse circuit 32 is now clock-controlled and thus main circuit 10 clock-wise - is controlled. Here the number 1 is divided by the multiplicand B. The decimal places of this first auxiliary result number are supplied by output 6 and clocked shifting to the right in the comma shift register 40 a. When this first Mul-Divi sion comes to an end, the AND circuit 44 is pre-activated; thus, the AND circuit 28 is already activated when the first digit in line 7 arrives and the flip-flop 18 is tilted into its left position when the circuit 35 receives the appropriate pulse. Thus, the FB-cycle control of the pulse circuit 27 is now triggered via the line l, in which the H pulse of the output C, the shift register 12 ( 12 b and 12 c) is normally reset and the H pulse of the output D controls the gate circuit 53 via the input d and thus causes the first quotient from the shift register 22 to be faded into the memory row 64 . Then follows the H pulse of the output D 2, by means of which the gate circuit 56 is controlled via the input d2 and thus the multiplicand A is faded in from the memory row 62 via the gate circuit 56 into the shift register 12 b. With the H-level pulse of the output D3 of the point index n2 appears in the decimal point shift register 40 b and the H pulse of the output L reset, the pulse circuit 32nd The H pulse of the output N also controls the reset position of the shift register 22 . Then the flip-flop 19 is tilted into its right-hand position for the second time by means of the H-pulse via line e and thus triggers the second mul-division, in which the pulse circuit 32 and the main circuit 10 all around Clock-controlled. The second Mul division is now in progress, in which the multiplicand A is divided by the first quotient. This division is only switched off when the quotient has a length of 8 digits. Thus, from the output of the AND circuit 28 via the OR circuit 38 the division process is switched off for the second time by flipping the flip-flop 19 into its left position for the second time. In the course of this second Mul division, the pulse circuit 27 was not reset because the circuit 35 is provided with the additional circuit 80 . Thus, the pulse circuit 27 is not reset and thus a further division process is not possible and thus the process of this division multiplication is switched off. The second quotient, which is the multiplication result number of the two multiplicands A and B, is now stored in the shift register 22 . In this case too, the automatic clockwise clocking of the result number is triggered by the output W changing from L potential to H potential. Accordingly Fig. 2d are now driven on-the AND circuits 61 and 62 and thus the input of the circuit for controlled 15/2 with the clock frequency. The result number is thus clocked to the right until the output F of the display circuit 45 changes from H potential to L potential. With this division multiplication, the input b3 of the display circuit 45 is at L potential; thus this multiplication result number is clocked to the right until the comma of the result number is in the area of sub-circuit 1 of display circuit 45 . If the number 48 has been multiplied by the number 24, the excess result number 1152.0018 will be reduced to the number 1152 and corrected.

Wann der Multiplikand A und der Multiplikand B Komma-Stellen aufweisen, werden diese Komma-Stellen effektiv wirksam nur in das Komma-Schieberegister 40c eingetippt, weil das Kom ma-Schieberegister 40b zwischenzeitlich rückgestellt wird. Somit sind diese Komma-Stellen additiv im Komma-Schiebere gister 40c gespeichert und kommen damit auf ganz einfache Weise zur Verarbeitung, daß die Einblendung dieser Komma- Stelle erst nach der automatischen Nach-Rechts-Taktung der Ergebniszahl erfolgt. Die Einblendung dieser Komma-Stelle des Komma-Schieberegisters 40a in die Anzeigeschaltung 45 erfolgt mittels H-Potential vom Ausgang F2. Die Rückstell ung des Schieberegisters 40b erfolgt vom Ausgang F3. Die Ausgänge F2 und F3 sind nur bei Multiplikation über eine entsprechende Und-Schaltung vor-angesteuert.When the multiplicand A and the multiplicand B have comma digits, these comma digits are effectively only typed into the comma shift register 40 c because the comma shift register 40 b is reset in the meantime. Thus, these decimal places are additively stored in the comma-shift register 40 c and are thus processed in a very simple manner that the display of this decimal place only takes place after the automatic right-clocking of the result number. This point of the comma shift register 40 a is faded into the display circuit 45 by means of H potential from the output F2. The shift register 40 b is reset by the output F3. The outputs F2 and F3 are only pre-activated when they are multiplied by a corresponding AND circuit.

Claims

1. Electronic multiplier-divider circuit, which generates the quotient numbers in a real way and generates the product numbers (multiplication result numbers) by means of two divisions and generates these result numbers by means of numerical-serial division subtractions and a tetrad subtraction circuit and a Direct drive line system with gate circuits, which is clock-controlled by means of a pulse circuit ( 32 ) and which is designed such that it can also process comma digits and in which the first number is typed in two shift registers and which has only 3 main sliding registers ( 12 b and 12 c and 22 ), characterized in that the parallel transport of the numbers in the line ring LN takes place only in one direction.

2. Electronic multiplier-divider circuit according to claim 1, characterized in that the first number is typed into the shift register ( 12 b) and into the shift register ( 22 ).

3. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2, characterized in that the pulse circuit ( 27 ) is clocked by division only once.

4. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 3, characterized in that the pulse circuit ( 27 ) with multiplication (multiplication by means of two successive divisions) is controlled twice clock.

5. Electronic multiplier-divider circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the pulse circuit ( 27 ) by means of the additional circuit ( 80 ) only is once again reset.

6. Electronic multiplier-divider circuit according to claim 1 or claim 1 and 2 or claim 1 to 3 or claim 1 to 4 or claim 1 to 5, characterized in that the executions (B), the shift register ( 12th b) is not reset by the output (S) of the circuit ( 20 ), but with the H pulse of the output (D5).

7. Electronic multiplier-divider circuit according to An saying 6, characterized in that the settlement of the Dividends "1" with the output H pulse (D6) follows.

8. Electronic multiplier-divider circuit according to claim 6 or according to claim 6 and 7, characterized in that in the versions (C) with the H pulse of the output (D5) the shift register ( 12 b) is reset and at the same time the Dividend "1" is set.