DE4215486A1

DE4215486A1 - Speichereinrichtung

Info

Publication number: DE4215486A1
Application number: DE19924215486
Authority: DE
Inventors: Yoshihiko Ide
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-05-13
Filing date: 1992-05-12
Publication date: 1992-12-24
Also published as: JPH04336347A; GB2255843A; GB9210225D0

Description

Die Erfindung betrifft eine Speichereinrichtung nach dem Oberbegriff des Anspruchs 1 und betrifft insbesondere eine Speichereinrichtung von Laserdrucker-Steuerfeldern, von Mikro computern u.ä., wobei die Speichereinrichtung als ein Erwei terungsspeicher vorgesehen und als ein Zusatzspeicher für diese Geräte u.ä. verwendet wird.

Speichereinrichtungen sind mit Einbau- bzw. Steckplätzen (slots) versehen, welche Verbindungsstecker und Buchsen zum Einsetzen des Speichermediums, wie RAM-Elementen u.ä. in die Einrichtung aufweisen, und werden als Zusatzspeicher verwen det. Wenn die Kapazität des Hauptspeichers in dem Mikrocom puter unzureichend war, greift eine Zentraleinheit (CPU) des Mikrocomputers auf den Zusatzspeicher zu und macht dadurch die nicht ausreichende Speicherkapazität wett.

Die Speicherkapazität von Zusatzspeichern solcher Computer geräte ist auf entweder 1M Bytes oder 4M Bytes vorherbestimmt. Die Speicherkapazität kann gemäß dem vorerwähnten Zugreifen durch die Zentraleinheit (CPU) vergrößert werden, wenn eine neue Anwendung eingerichtet wird. Jedoch ist die Speicherka pazität von Zusatzeinrichtungen vorherbestimmt, und folglich ist die Speicherkapazität noch unzureichend, wenn eine neue Anwendung die erweiterte Speicherkapazität überschreitet. In Fällen wie diesen kann die Zentraleinheit des Mikrocomputers nicht imstande sein, die neu eingerichtete Anwendung zu be nutzen oder es kann nötig sein, den Speicher der Hauptplatine im Innern des Computers umzubauen.

Gemäß der Erfindung soll daher unter Beseitigung der Schwie rigkeiten bei der herkömmlichen Technologie eine wirksame Speichereinrichtung geschaffen werden, bei welcher eine An wendung durch eine einzige Zusatzspeichererweiterung selbst in Fällen benutzt werden kann, wenn viel Speicherkapazität benötigt wird. Gemäß der Erfindung ist dies bei einer Spei chereinrichtung nach dem Oberbegriff des Anspruchs 1 durch die Merkmale in dessen kennzeichnenden Teil erreicht. Vor teilhafte Weiterbildungen sind Gegenstand der auf den Anspruch 1 unmittelbar oder mittelbar rückbezogenen Ansprüche.

Nachfolgend wird die Erfindung anhand von bevorzugten Ausfüh rungsformen unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer Zusammenstellung einer Ausführungsform einer Speichereinrichtung gemäß der Erfindung;

Fig. 2 ein Blockdiagramm einer Zusammenstellung eines Einbauplatzes einer Ausführungsform einer Speicher einrichtung gemäß der Erfindung;

Fig. 3 ein Blockdiagramm einer Zusammenstellung einer DRAM-Steuerung einer Ausführungsform einer Spei chereinrichtung gemäß der Erfindung;

Fig. 4 eine Tabelle, welche den Inhalt von gesetzten Zustandssignalen einer Ausführungsform gemäß der Erfindung wiedergibt;

Fig. 5 eine Tabelle für einen Fall, wenn der Zusatzspei cher in einen Einbauplatz eingesetzt wird;

Fig. 6 eine Speicherabbildungs-Ergebnistabelle, und

Fig. 7 eine Tabelle von Abbildungsergebnissen einer an deren Ausführungsform gemäß der Erfindung.

In Fig. 1 ist eine Anordnung eines Hauptteils einer Zusatz speichereinrichtung gemäß einer Ausführungsform der Erfindung dargestellt. Die Zusatzspeichereinrichtung gemäß der Erfin dung weist einen Teil beispielsweise eines Gehäuses eines Mikrocomputers auf, welcher mit einem Teil versehen ist, der einen Zusatzspeicher aufweist. In Fig. 1 ist der Fall darge stellt, daß ein dynamischer RAM (DRAM) als ein Zusatzspei cher in dem vorerwähnten Teil verwendet wird. Folglich wird die Zentraleinheit (CPU) des Mikrocomputers selbst nicht im einzelnen beschrieben.

Der Hauptteil der Zusatzspeichereinrichtung der erfindungsge mäßen Ausführungsform weist einen Multiplexer 1, eine DRAM- Steuereinheit 2, einen residenten bzw. systemeignen RAM 3 und Einbauplätze 4 bis 7 für zusätzliche Einrichtungen auf.

Der Multiplexer 1 wählt die von dem CPU-Signal aus eingegebene Adresseninformation aus und liefert eines der Zeilen- und Spaltenadressensignale an den DRAM, der an den Einbauplätzen 4 bis 7 verfügbar ist; er liefert dem Multiplexer 1 auch das Adressenschaltsignal (MUX), das von der DRAM-Steuereinheit 3 abgegeben worden ist. Die DRAM-Steuereinheit erzeugt Steuer signale mit Hilfe der Signale, welche von den Einbauplätzen 4 bis 7 und der (in Fig. 1 nicht dargestellten) Zentraleinheit (CPU) abgegeben worden sind, um so den DRAM an den Einbau plätzen 4 bis 7 zu steuern. Der residente bzw. systemeigene RAM 3 ist in der Einrichtung immer vorgesehen, selbst wenn kein DRAM an den Einbauplätzen 4 bis 7 vorgesehen ist.

Das Adressenschaltsignal MUX von der DRAM-Steuereinheit 2 und die Adresseninformation A1 bis A20 von der Zentralein heit (CPU) werden in den Multiplexer 1 eingegeben. Der Multi plexer 1 gibt basierend auf dem empfangenen Signal entweder das Zeilen- oder das Spalten-Adressensignal ab. Ferner wer den die Signale DRAM 0 bis 9 von dem Multiplexer 1 an den residenten RAM 3 und den DRAM abgegeben, welcher an den Ein bauplätzen 4 bis 7 vorgesehen ist.

Die DRAM-Steuereinheit 2 erzeugt die Steuersignale RAS 0 bis 9, CAS, OA, WR und das Adressenschaltsignal MUX, um den DRAM mit Hilfe des Steuersignals R/W (Lesen/Schreiben) zu steuern, das AS-(Adressierimpuls-)Signal und ein DS-Ausgangssignal ab, welche Signale von der Zentraleinheit (CPU) des Mikrocompu ters abgegeben werden.

In Fig. 2 ist ein Einbauplatz (slot) dargestellt. Wie in Fig. 2 dargestellt, können die Einbauplätze 4 bis 7 für den wahl freien bzw. zusätzlichen RAM (DRAM) jeweils einen wahlfreien bzw. zusätzlichen RAM speichern, welcher jeweils die Block paare 21 und 22 aufweist. Die Blöcke 21 bzw. 22 weisen vier DRAM-Elemente auf. Die Kapazität des zusätzlichen Speichers beträgt 0,5 M Byte, wenn ein 1M Byte-DRAM an einem der Einbau plätze 4 bis 7 gespeichert ist, und nur ein Block verwendet wird; die Kapazität des zusätzlichen Speichers beträgt 1M Byte, wenn zwei Blöcke verwendet werden. Die Lage entspricht dem Fall, wenn 4M Byte-DRAM verwendet werden, wobei die Kapazität des zusätzlichen Speichers 2M Byte, wenn ein Block verwendet wird, und 4M Byte ist, wenn zwei Blöcke verwendet werden.

Die Identifizierungssignale, die von den Einbauplätzen 4 bis 7 an die DRAM-Steuereinheit 2 geliefert werden, sind das SLOT-Signal, das 1M/4M-Signal und das BLOCK-Signal. Der zu sätzliche RAM ist in Fig. 2 nicht dargestellt. Die Signale DRAM 0 bis 9 von dem Multiplexer 1 und die DRAM-Steuersignale von der DRAM-Steuereinheit 2 werden an die Einbauplätze einge geben.

Das SLOT-Signal zeigt an, ob ein DRAM in zumindest einen der Einbauplätze 4 bis 7 eingesetzt ist oder nicht. Wenn bei dieser Ausführungsform das SLOT-Signal einen hohen Pegel hat, zeigt es an, daß kein DRAM an irgendeinem Einbauplatz vorhan den ist. Wenn das SLOT-Signal niedrig ist, zeigt dies an, daß ein DRAM zumindest an einem Einbauplatz vorhanden ist, da, wie in Fig. 2 dargestellt, die SLOT-Leitung mit Erde verbunden ist und an der Seite der Haupteinrichtung "hochgezogen" ist, so daß es hoch wird, wenn kein zusätzlicher RAM an einem Ein bauplatz vorgesehen ist. Beispielsweise gibt das SLOT-Signal ein niedrigpeliges Signal von dem Einbauplatz 5 ab, wenn ein DRAM in dem Einbauplatz 5 eingesetzt ist.

Das 1M/4M-Signal zeigt an, ob die Kapazität des DRAM 1M Byte oder 4M Byte ist. Das 1M/4M-Signal ist hoch, wenn die Kapa zität eines zumindest in einen der Einbauplätze 4 bis 7 ein gesetzten DRAM 1M Byte ist, und ist niedrig, wenn die Kapa zität eines in irgendeinen der Einbauplätze 4 bis 7 einge setzten DRAM 4M Byte ist. Beispielsweise ist das 1M/4M-Signal ein niedrigpeliges Signal von dem Einbauplatz 6, wenn das 4M Byte DRAM in den Einbauplatz 6 eingesetzt ist.

Das BLOCK-Signal 1/2 zeigt die Anzahl verwendeter Blöcke an, um DRAM an jedem Einbauplatz vorzusehen. Wenn die Anzahl an DRAM-Blöcken, die in einem Einbauplatz eingesetzt sind, eins ist, hat das BLOCK-Signal 1/2 einen hohen Pegel. Wenn die An zahl an DRAM-Blöcken, die in den Einbauplatz eingesetzt sind, zwei ist, hat das BLOCK-Signal 1/2 einen niedrigen Pegel. Beispielsweise gibt das BLOCK-Signal 1/2 ein niedrigpeliges Signal von dem Einbauplatz 7 ab, wenn der an dem Einbauplatz 7 vorgesehene DRAM zwei (2) Blöcke verwendet.

Insbesondere wenn ein DRAM eine Kapazität von 4M Byte hat und beide Blöcke 21 und 22 verwendet werden, ist ein Rangier (jumper)Anschlußstift angeschaltet, und das BLOCK-Signal 1/2 und das 1M/4M-Signal werden niedrig. Wenn außerdem eine 1M Byte DRAM-Kapazität vorgesehen ist und nur einer der Blöcke 21 und 22 verwendet wird, ist der Rangier-Anschlußstift ausgeschal tet, und das BLOCK 1/2-Signal und das 1M/4M-Signal werden hoch. Auf diese Weise ist die Kapazität 1 eines an jedem Einbauplatz eingesetzten DRAM ein Maximum von 4M Byte, wenn das 4M Byte DRAM zwei Blöcke benützt. Folglich wird die maximale Kapazität des gesamten Systems 17M Byte, wenn 4DRAMs mit jeweils 4M Byte zwei Blöcke an jedem der Einbauplätze 4 bis 7 verwenden.

Die Einbauplätze 4 bis 7 geben unmittelbar die SLOT-Signale A bis D, die 1M/4M-Signale A bis D und die BLOCK-Signale 1/2 A bis D an die DRAM-Steuereinheit 2 ab.

Wie in Fig. 3 dargestellt, hat die DRAM-Steuereinheit 2 einen Decodierer 31, eine Zeitablauf-Steuereinheit 32 und einen RAS-Decodierer 33. In den Decodierer 31 werden Adressensig nale von der Zentraleinheit (CPU) eingegeben. Der Decodierer 31 decodiert die Adressensignale A19 bis A24, welche von der Zentraleinheit des Mikrocomputers eingegeben worden sind, und erzeugt 64 Bereiche von jeweils 0,5M Byte.

Diese Ausführungsform hat ein Maximum von 17M Byte,und so gibt es nur 24 Bereiche; es sind Signalbereiche 0 bis 33. Das heißt, der Decodierer 31 ordnet die decodierten Adressen signale dem Zusatzspeicher der Einbauplätze 4 bis 7 zu. Der Decodierer 31 gibt das Signal AREA 0 bis 33 an den RAS- Decodierer 33 ab.

Die Signale AS, DS, R/W und REF von der Zentraleinheit des Mikrocomputers werden in die Zeitablauf-Steuereinheit 32 eingegeben, welche die Signale CAS, OE und WR an den RAS- Decodierer abgibt, um entsprechend einem vorherbestimmten Zeitablauf auf den DRAM zuzugreifen. Außerdem werden Signale AS, DS und R/W, welche DRAM-Steuersignale aufweisen, von der Zentraleinheit des Mikrocomputers abgegeben. Signale RAS, CAS, OA und WR, welche DRAM-Steuersignale aufweisen, werden von der Zeitablaufsteuereinheit 32 der DRAM-Steuereinheit 2 abgegeben.

Der RAS-Decodierer 33 nimmt Bezug auf die SLOT-Signale A bis D, BLOCK-Signale 1/2 A bis D und die 1M/4M-Signale A bis D, welche von der Einbauplatzseite abgegeben worden sind, und be urteilt die Kapazität von DRAM, welcher an den Einbauplätzen 4 bis 7 zu verwenden ist. Der RAS-Decodierer 33 empfängt Ein bauplatzsignale, welche durch die SLOT-Signale A bis D, die 1M/4M-Signale A bis D und die Blocksignale 1/2A bis D erhal ten worden sind. Die Einbauplatzsignale stellen Information hinsichtlich DRAM dar, welche an den Einbauplätzen vorgesehen sind. Der RAS-Codierer 33 ordnet dann die Einbauplatzdaten dem Signalbereich zu, welcher durch den Decodierer 31 gebildet worden ist. Dieser Prozeß wird "Abbildung" (mapping) bezeichnet. Dementsprechend erzeugt der RAS-Decodierer 33 in dieser Ausführungsform eine Tabelle, wie sie nachstehend wie dergegeben ist.

Die AREA-Signale 0 bis 33, welche von dem Decodierer 31 ab gegeben werden und die RAS-Signale, welche von der Zeitab lauf-Steuereinheit 32 abgegeben worden sind, werden in den RAS-Decodierer 33 eingegeben, welcher dann die Signale RAS 0 bis RAS 9 erzeugt, welche DRAM-Steuersignale sind, und gibt sie an den Einbauplatz ab.

Signal-RAS
Signal-Bereich (AREA)
RAS 4
Bereich 0∼3
RAS 5	Bereich 4∼7
RAS 6	Bereich 8∼11
RAS 8	Bereich 12∼18
RAS 9	Bereich 14∼15
RAS 0	Bereich 16∼17
RAS 1	Bereich 18∼19

Eine Tabelle in Fig. 4 zeigt den Inhalt von Identifikations signalen einer Ausführungsform gemäß der Erfindung. Wenn das SLOT-Signal hoch ist, ist kein DRAM in den entsprechenden Einbauplatz eingesetzt. Wenn das SLOT-Signal niedrig ist, ist ein DRAM in den jeweiligen Einbauplatz eingesetzt. Folglich ist in Fig. 4 kein DRAM an dem Einbauplatz 3 eingesetzt. An dem Einbauplatz 3 ist ein residenter RAM eingesetzt; die Ein bauplätze 4 bis 7 sind mit DRAMs versehen.

Wenn das 1M bis 4M-Signal hoch ist, zeigt dies an, daß ein 1M Byte DRAM in den jeweiligen Einbauplatz eingesetzt ist. Wenn das 1M/4M-Signal niedrig ist, zeigt es an, daß ein 4M Byte-DRAM an dem entsprechenden Einbauplatz eingesetzt ist. Folglich zeigt Fig. 4, daß 1M Byte-DRAMs an Einbauplätzen 4 und 5 eingesetzt sind, und daß 4M Byte-DRAM an den Ein bauplätzen 6 und 7 eingesetzt sind.

Wenn das BLOCK-Signal 1/2 hoch ist, zeigt dies an, daß ein an einem Einbauplatz eingesetzter DRAM einen Block verwendet. Wenn das BLOCK-Signal 1/2 niedrig ist, zeigt dies an, daß ein an dem Einbauplatz eingesetzter DRAM zwei Blöcke benutzt. Folglich gibt es in Fig. 4 einen DRAM-Block (1 Block=0,5M Byte), welcher in jeden der Einbauplätze 4 und 6 eingesetzt ist.

Im folgenden wird die Arbeitsweise einer Speichereinrichtung mit der vorstehend beschriebenen Struktur beschrieben. Es wird eine erste Ausführungsform mit der vorstehend beschrie benen Struktur beschrieben, in welcher das SLOT-Signal, das 1M/4M-Signal und das BLOCK-Signal 1/2 von jedem der Einbau plätze aus abgegeben wird.

In diesem Fall werden DRAMs mit jeweils zwei Blöcken in Einbauplätzen 5 und 7 gesetzt, und ein DRAM mit einem Block wird in den Einbauplatz 6 gesetzt. Folglich werden am Einbau platz 5 4M Byte-DRAM, am Einbauplatz 6 ein 4M Byte-DRAM (mit einem Block) und am Einbauplatz 7 ein 1M Byte-DRAM gesetzt und es wird das residente DRAM 3 vorgesehen, welches ein RAM von 1M Byte ist. In diesem Fall ist die DRAM-Gesamtkapazität 8M Byte.

In Fig. 5 sind die Pegel jedes der SLOT-Signale, das 1M/4M- Signal und das BLOCK-Signal 1/2 dargestellt, welche von jedem Einbauplatz aus abgegeben worden sind. Zu diesem Zeitpunkt hat der Einbauplatz 4 kein in ihm vorgesehenes DRAM, und somit ist der Pegel aller Signale hoch. Jedes SLOT-, 1M/4M- und BLOCK 1/2-Signal wird direkt von der Einbau platzseite an die DRAM-Steuereinheit 2 abgegeben. Die DRAM- Steuereinheit 2 benutzt jedes dieser Ausgangssignale als Basis für die sogenannte "Abbildung".

Fig. 6 ist eine Tabelle, welche die "Abbildungs"-Ergebnisse wiedergibt. Die "Abbildung" wird mittels des RAS-Decodierers der DRAM-Steuereinheit 2 durchgeführt. Die linksseitigen Adressen in der Tabelle der Fig. 6 geben Adressen an, welche dem Decodierer 31 zugeordnet sind. Die rechtsseitigen Blöcke in der Tabelle der Fig. 6 zeigen das Ergebnis der mittels des RAS-Decodierers 31 durchgeführten "Abbildung" an. Die "Aus gangs-RAS"-Spalte in der Tabelle ist das DRAM-Steuersignal, das von dem RAS-Decodierer 33 abgegeben worden ist. Diese Information der Tabelle in Fig. 6 wird so zugeordnet wie in der "Abbildung" des RAS-Decodierers 33 der DRAM-Steuereinheit 2 dargestellt ist. Folglich steht der DRAM-Steuereinheit 2 kontinuierlich 8M Byte eines kontinuierlichen RAM in einem Bereich mit Adressen "0" bis "7FFFFF" zur Verfügung. Folglich hat die DRAM-Steuereinheit 2 Zugriff zu 8M Byte des konti nierlichen RAM in einem Bereich mit einer Adresse von 0 bis 7FFFFF.

Nachstehend wird eine zweite Ausführungsform für den Fall beschrieben, daß, nachdem eine Abbildung von den Identifizie rungssignalen gemacht worden ist, eine DRAM-Zustandsänderung in einen anderen Zustand erfolgt. Eine Bestätigung des vor stehenden Signals ergibt dann den laufenden DRAM-Zustand, und es wird eine neue "Abbildung" vorgenommen. Das SLOT-, das 1M/4M- und das BLOCK 1/2-Signal, die von jedem der Einbau plätze abgegeben worden sind, werden mittels einer Software verwaltet. Diese Signale werden dann indirekt an die DRAM- Steuereinheit 2 abgegeben.

Zuerst setzt die DRAM-Steuereinheit 2 die SLOT-, die 1M/4M- und die BLOCK 1/2-Signale A bis D von dem DRAM auf den nie drigen Pegel. Folglich wählt die DRAM-Steuereinheit 2 17M Byte als die maximale Kapazität aus, welche in dem System verfügbar ist.

Fig. 7 zeigt die anfänglichen Abbildungsergebnisse, wenn die maximale Kapazität gewählt ist. Das heißt, die Einbauplatz- Daten, welche den Identifizierungssignalen entsprechen, wel che von der Einbauplatzseite in dem Anfangszustand abgegeben worden sind, werden "abgebildet". Nach der anfänglichen "Abbildung" werden die Einbauplatzdaten von dem DRAM, welche mittels der DRAM-Steuereinheit 2 abgebildet worden sind, mittels der Software bestätigt. Folglich kann die DRAM-Steuer einheit 2 die Kapazität eines DRAM bestätigen, welche in einen der Einbauplätze 4 bis 7 eingesetzt ist.

Insbesondere werden die Inhalte der SLOT-, der 1M/4M- und der BLOCK-Signale durch die Software verifiziert. Die Soft ware stellt dann die Werte der Identifizierungssignale von dem DRAM auf der Basis der Ergebnisse der vorstehend ange führten Bestätigung ein.

Beispielsweise wird in dem Anfangszustand ein 1M Byte DRAM am Einbauplatz 5 gesetzt; bei dem nächsten Zustand wird ein 4M Byte-DRAM statt des 1M Byte-DRAM am Einbauplatz 5 gesetzt. Das SLOT-Signal zeigt an, daß an dem Einbauplatz eine DRAM- Karte (board) an dem Einbauplatz eingesetzt ist; das 1M/4M- Signal zeigt an, daß ein 4M Byte-DRAM in den Einbauplatz eingesetzt ist. Die Identifizierungssignale, die mittels der Software eingestellt worden sind, werden an die DRAM-Steuer einheit 2 abgegeben. Die DRAM-Steuereinheit 4 benutzt die eingestellten Identifizierungssignale, um wieder einmal eine "Abbildung" durchzuführen und um den kontinuierlichen RAM festzulegen, welcher als DRAM verfügbar ist. Außerdem ist es in diesem Fall, wenn es zu einem Ausfall des RAM kommt, ein Fehler, wenn eine Bestätigung in diesen Bereichen durch geführt wird; folglich wird dieser Bereich während einer Be stätigung übergangen, und durch Durchführen einer "Abbildung" kann ein kontinuierlicher RAM-Bereich erhalten werden.

Durch die Methoden bei der ersten Ausführungsform gemäß der Erfindung kann ein kontinuierlicher Speicherbereich erhalten werden, ohne daß eine Operator-Kenntnis von Kapazitäten, Po sitionen oder einer Reihenfolge des Einsetzens eines Zusatz speichers, wie eines DRAM u.ä., der beliebig in Einbauplätze eingesetzt worden ist, erforderlich ist.

Außerdem kann bei einer zweiten Ausführungsform eine DRAM- Steuereinheit alle Bereiche bestätigen, in welchen ein DRAM eingebracht werden kann, und kann mittels einer Software die Identifizierungssignale (SLOT-, die 1M/4M- und die BLOCK 1/2-Signale A bis D u.ä.) einstellen, so daß die DRAM-Steuer einheit 2 keinen Block auswählt, wenn ein DRAM eingesetzt ist, und die DRAM-Steuereinheit 2 kann den ständig verfüg baren Speicherbereich mittels einer "Abbildung" festsetzen.

Claims

1. Speichereinrichtung, die zusätzlich in einen Hauptspei cher einsetzbar ist, und welche zumindest eine einer Anzahl von Speichereinrichtungen in einem solchen Zustand aufweist, daß die eine Speichereinrichtung einsetzbar und auswechsel bar ist, gekennzeichnet durch
einen Identifizierungssignal-Abgabeteil (4 bis 7), um Identi fizierungssignale auf der Basis von Typen und Kapazitäten von zumindest einer eine Anzahl der Speichereinrichtungen abzugeben, welche in entsprechende Teile der Speichereinrich tung eingesetzt worden ist, und
einen Detektionsteil (3), um Typen und Kapazitäten einer oder einer Anzahl der Speichereinrichtungen festzustellen, wobei das Feststellen auf der Basis der Identifizierungssignale vor genommen wird, welche von dem Identifizierungssignal-Abgabe teil (4 bis 7) abgegeben worden sind.

2. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der Detektionsteil eine Zuordnungsein richtung (31), um einen kontinierlichen Bereich der Speicher einrichtung zuzuordnen, und eine erste Abbildungseinrichtung (33) aufweist, um einen Bereich, welcher durch die Zuordnungs einrichtung (32) zugeordnet ist, entsprechend den Identifi zierungssignalen abzubilden, die an die Abbildungseinrichtung (33) von dem Identifizierungssignal-Abgabeteil (4 bis 7) abgegeben worden sind, und um an den Identifizierungssignal- Abgabeteil (4 bis 7) Zugriffinformationen abzugeben, um ent sprechend Ergebnissen der Abbildung auf die Speichereinrich tung Zugriff zu haben.

3. Speichereinrichtung nach Anspruch 2, dadurch gekenn zeichnet, daß die Zuordnungseinrichtung (31) Adressen signale decodiert, die von der Hauptspeichereinrichtung ein gegeben worden sind, und von der Speichereinrichtung aus, welche in den Identifizierungssignal-Abgabeteil (4 bis 7) einsetzbar ist, einen Bereich erzeugt, welcher eine geforderte Anzahl Bytes als eine Maximalkapazität aufweist.

4. Speichereinrichtung nach Anspruch 2, dadurch gekenn zeichnet, daß die erste Abbildungseinrichtung (33) eine Abbildungs-Zuweisung eines Bereichs, welcher durch die Zuordnungseinrichtung (31) zugeordnet worden ist, entspre chend einem Pegel der Identifizierungssignale durchführt.

5. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der Detektionsteil (2) eine zweite Ab bildungseinrichtung aufweist, welche zu dem abgebildeten Bereich Bezug hat und die Identifizierungssignale einstellt, welche von dem Identifizierungssignal-Abgabeteil (4 bis 7) eingegeben worden sind, wenn eine Speichereinrichtung ein ver wendbarer Bereich ist, und das eingestellte Identifizierungs signal verwendet, um Zugriffsinformation abzugeben, damit die Speichereinrichtung Zugriff zu dem Informationssignal- Abgabeteil (4 bis 7) hat.

6. Speichereinrichtung nach Anspruch 5, dadurch gekenn zeichnet, daß die zweite Abbildungseinrichtung (2) eine Abbildung eines Bereichs entsprechend einer maximalen Kapazität der zusätzlichen Speichereinrichtung durchführt, was von den Identifizierungssignalen aus festgelegt worden ist, Inhalte der Identifizierungssignale, welche dem Bereich entsprechen, schreibt, die geschriebenen Signale liest und auf die Daten verweist, um die Identifizierungssignale ein zustellen.

7. Speichereinrichtung nach Anspruch 5, dadurch gekenn zeichnet, daß die zweite Abbildungseinrichtung (2) in der Abbildung eingestellte Werte, die aus den Identifi zierungssignalen erhalten worden sind, mittels Software zuteilt.

8. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß das Identifizierungssignal von dem Identifizierungssignal-Abgabeteil (4 bis 7) ein gesetztes Bestätigungssignal enthält, welches anzeigt, ob die Spei chereinrichtung in dem Identifizierungssignal-Ausgangsteil (4 bis 7) gesetzt ist oder nicht.

9. Speichereinrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß das gesetzte Bestätigungssignal niedrig wird, wenn die Speichereinrichtung in dem Identifizierungs signal-Abgabeteil (4 bis 7) gesetzt ist und hoch wird, wenn die Speichereinrichtung in dem Identifizierungssignal-Abgabe teil (4 bis 7) nicht gesetzt ist.

10. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß das Identifizierungssignal ein Kapa zitäts-Bestätigungssignal enthält, das von dem Identifizie rungssignal-Abgabeteil (4 bis 7) abgegeben worden ist, wel cher eine Kapazität der Speichereinrichtung anzeigt, welche in dem Identifizierungssignal-Abgabeteil (4 bis 7) gesetzt ist.

11. Speichereinrichtung nach Anspruch 10, dadurch gekenn zeichnet, daß das Kapazitäts-Bestätigungssignal hoch wird, wenn eine Kapazität der Speichereinrichtung 1M Byte ist, und niedrig wird, wenn eine Kapazität der Speicherein richtung 4M Byte ist.

12. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß das Identifizierungssignal, das von dem Identifizierungssignal-Abgabeteil (4 bis 7) abgegeben worden ist, ein Blockbestätigungssignal aufweist, welches eine Anzahl Blöcke anzeigt, welche durch die Speichereinrichtung umfaßt sind, die durch den Identifizierungssignal-Abgabeteil (4 bis 7) gesetzt ist.

13. Speichereinrichtung nach Anspruch 12, dadurch gekenn zeichnet, daß das Blockbestätigungssignal hoch wird, wenn die Speichereinrichtung einen Block verwendet, und nie drig wird, wenn die Speichereinrichtung zwei Blöcke verwen det.

14. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Speichereinrichtung eine Anzahl RAM- Elemente enthält.

15. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Speichereinrichtung eine Anzahl RAM- Module enhtält.

16. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Speichereinrichtung eine Anzahl RAM- Platten bzw. -Karten enthält.

17. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Speichereinrichtung eine Kombination aus den RAM-Elementen, den RAM-Modulen und den RAM-Karten enthält.

18. Speichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der Identifizierungssignal-Abgabeteil (4 bis 7) Einbauplätze aufweist, welche eine Verbindungsein richtung zum Setzen der Speichereinrichtung haben.