DE4204148A1 - Schaltungsanordnung fuer eine schnittstelle zum anschluss eines computers an ein peripheriegeraet - Google Patents

Schaltungsanordnung fuer eine schnittstelle zum anschluss eines computers an ein peripheriegeraet

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Description

Die Erfindung betrifft eine Schaltungsanordnung für Com­ puter-Bus-Schnittstellen. Insbesondere betrifft die Erfin­ dung eine Schnittstelle zwischen einen aus mehreren unter­ schiedlichen Computer-Datenbussen ausgewählten Datenbus und dem Datenbus einer Kleinrechnerschnittstelle (SCSI). Die Schaltung eignet sich besonders zur Anordnung in einem ein­ zigen Chip. Duale First In, First Out (FIFO) Puffer sind vorgesehen um asynchrone und synchrone Betriebsweisen zu ermöglichen. Die Schnittstelle in einem Kleinrechnersystem (SCSI) ist ein parallel input/output Datenbus, der oft dazu benutzt wird, um Speicherantriebe, CD-ROMs, Bandantriebe und andere periphere Geräte an einen Datenbus des Computers anzuschließen. Der SCSI-Datenbus ist bidirektional und kann Kommunikationen auf viele CPUs und periphere Geräte auf tei­ len. Wegen seiner vielseitigen Verwendbarkeit gewinnt der SCSI-Datenbus für Mikrocomputer zunehmende Bedeutung.
Heutzutage sind mehrere populäre Mikrocomputersysteme in Gebrauch, die jedoch größtenteils nicht kompatibel sind. Beispielsweise benutzen der IBM PC XT and AT sowie die so­ genannten kompatiblen Computer einen Datenbus, den man Industry Standard Architecture (ISA) nennt. Neuerdings be­ nutzten mehrere IBM Mikrocomputer der PS/2 Familie einen anderen Datenbus, nämlich Michrochannel Architecture (MCA). MCA ist für gewöhnlich mit dem älteren ISA nicht stecker­ kompatibel. Dies führt zu Problemen der Hersteller von peripheren Geräten, da ihre Produkte unterschiedliche Schaltungen für beide Systeme aufweisen müssen. Dies erhöht die Kosten.
Für den Fachmann, der eine SCSI Schnittstelle zur Verwen­ dung in der IBM Mikrocomputerfamilie entwickelt, stellen sich erhebliche Probleme. ISA und MCA sind jedenfalls so unterschiedlich, daß es bisher nicht möglich war, ein Pro­ dukt zur Verwendung in beiden Systemen zu entwickeln. Da lange Entwicklungszeiten erforderlich sind, spiegelt sich dies in den Produktkosten wieder. So ist bisher eine ein­ fache und preiswerte Steuerschaltung für Schnittstellen von Kleinrechnersystem nicht erhältlich, die ohne weiteres so umgebaut werden kann, daß sie entweder ISA oder MCA genügt.
Die vorliegende Erfindung schafft einen derartigen SCSI Chip für ISA und MCA. Der Erfindungsgedanke ermöglicht es auch, die Schaltung für weitere Systeme zu verwenden, bei­ spielsweise für Extended Industry Standard Architecture (EISA). In der bevorzugten Ausführungsform sind die einzi­ gen externen Anforderungen für das Decodieren der Adressen bei den Adressenbits des Speichers hoher Ordnung, ein Oszillator und ein externer statischer RAM. Der statische RAM ist vorzugsweise ein 8K·8 statischer RAM als Bauteil für die FIFO Schaltung des SCSI. Unter Verwendung der jetzt verfügbaren Technologie kann der externe Haupt-FIFO wirt­ schaftlicher als getrennte Komponente hergestellt werden, ist also nicht mit dem übrigen CSI Chip integriert. Bei fortgeschrittener Herstellungstechnologie und bei entspre­ chendem Bedarf kann jedoch der SCSI Chip zusammen mit der FIFO Schaltung in einem einzigen Chip hergestellt werden.
Die SCSI der Erfindung genügt asynchronen und synchronen Protokollen entsprechend der SCSI Spezifikation von Seiten des American National Standard Institute (ANSI) und ist in X3·131-198x; X3 Project 503-D beschrieben. Diese Beschrei­ bung stammt vom Technical Committee X3T9.
Die Schaltungsanordnung weist eine logische Schaltung zum Erkennen der Betriebsart der SCSI Datenschiene auf, sowie eine automatische Erzeugung von Erkennungssignalen, sowie zum Unterbrechen bei SCSI Steuer-/Datensignalen, bei SCSI Auswahlsignalen, bei kompletten Erkennungssignalen und bei SCSI Rückstellsignalen. Die Schaltung ermöglicht auch das FIFO Puffern von Daten und das Einleiten einer Unterbre­ chung bei vollem FIFO Puffer.
Die Schaltung weist ferner einen Adressengenerator und eine Taktsteuerung für den 8K·8 externen statischen RAM auf, der für den Haupt-FIFO Verwendung findet, der synchrone und asynchrone SCSI Operationen hoher Geschwindigkeit ermög­ licht. Der FIFO Datenpfad ist über die Eingänge und Ausgän­ ge an den 16 Bit Datenbus des Hauptcomputers angeschlossen. Dies ermöglicht den Datenaustausch mit zwischen dem Daten­ bus des Computers und dem FIFO mit hoher Geschwindigkeit. Die SCSI Befehlsinformationen, Chipstatus, Einstellparameter und Datenpfade sind ebenfalls über die Ein/Ausgänge angeschlossen. Die vorzugsweise Ausführungsform des Chips beinhaltet einen ROM BIOS mit 7936 (decimal), 1FOO (hex) Bytes. Die eingebaute Chiplogik ist fähig, ein EPROM zu bedienen und weist eine Datenpufferung und Verriegelungs­ möglichkeiten auf. Ein interner Speicher mit 256·8 Bytes ist zur Verwendung von ROM BIOS Software zum variablen Speichern und zum Notizblockspeichern usw. vorgesehen.
Die vorliegende Erfindung bezieht sich auf eine Schnitt­ stelle zur Verbindung von einem Eingang/Ausgang SCSI Daten­ bus mit einem aus mindestens zwei unterschiedlichen Haupt­ computersystemen ausgewählten System. Die Schnittstelle ist erfindungsgemäß brauchbar zum Anschluß eines Hauptcomputers an ein peripheres Gerät. Die Schaltungsanordnung besteht aus einem internen Datenbus, einer ersten Schnittstelle zum Anschluß des SCSI Datenbusses an den internen Datenbus und einer zweiten Schnittstelle zum Anschluß des Hauptcomputers an den internen Datenbus. Logische Torschaltungen sind vor­ gesehen, um zwischen dem SCSI Datenbus und der ersten Schnittstelle ausgetauschte Daten auf den internen Datenbus zu führen. Diese Torschaltungen dienen auch zum Übertragen von Daten, die zwischen dem Datenbus des Computers und der zweiten Schnittstelle ausgetauscht werden, auf den internen Datenbus.
Eine Logikschaltung zum Erzeugen von Steuersignalen ist für den Anschluß an den Datenbus des Hauptcomputers vorgesehen. Diese Logikschaltung hat einen ersten Bauteil zum Erzeugen von Steuersignalen der Type I auf entsprechend einem Haupt­ computer der Type I. Die Logikschaltung weist ferner ein zweites Bauteil zum Erzeugen von Steuersignalen der Type II entsprechend einem Hauptcomputer der Type II auf. Eine Ein­ stellung ist für den Benutzer vorgesehen, um entweder den einen oder den anderen Teil der Logikschaltung zu aktivie­ ren.
Vorzugsweise definiert diese Einstellung mindestens einen ersten und einen zweiten Zustand, der jeweils den unter­ schiedlichen Typ des Datenbusses für den Hauptcomputer entspricht. Die Umstellung kann wahlweise durch eine vor­ bestimmte Hardware-Anordnung in den einen oder anderen Zu­ stand versetzt werden. In der bevorzugten Ausführungsform ist zu diesem Zweck ein externer Anschluß bzw. Leiter vor­ gesehen. In einem ersten logischen Zustand dieses Anschlus­ ses ist der SCSI Typ kompatibel mit ISA, während mit dem Anschluß auf einem zweiten logischen Zustand der Typ mit MCA kompatibel ist.
Ferner schafft die Erfindung eine Schnittstelle in einem Computersystem für die Verbindung zwischen einem vorbe­ stimmten Datenbus des Hauptcomputers und dem Eingang/Aus­ gang des SCSI Datenbus, so daß ein Computer an eine peri­ phere Einheit angeschlossen werden kann. Die Anordnung weist einen internen Datenbus auf, an den ein Haupt FIFO Puffer angeschlossen ist. Eine erste Schnittstelle ist vor­ gesehen, um den SCSI Datenbus an den internen Datenbus an­ zuschließen und eine zweite Schnittstelle ist vorgesehen, um den Datenbus des Hauptcomputers an den internen Datenbus anzuschließen. Logische Torschaltungen sind vorgesehen, um zwischen dem SCSI Bus und der ersten Schnittstelle ausge­ tauschte Daten auf den internen Datenbus zu übertragen und von diesem in den Haupt FIFO Puffer. Eine Überwachung ist vorgesehen, um die Menge der Daten im Haupt FIFO Puffer zu überwachen und eine Information auf dem Datenbus des Haupt­ computers zu erzeugen, die anzeigt, daß der Haupt FIFO Puffer voll ist.
Die Überwachung erzeugt vorzugsweise Zähldaten, die die Datenmenge anzeigen, die im Haupt FIFO Puffer gespeichert ist. Ferner weist sie eine Schaltung zum Erzeugen eines Unterbrechungssignals für den Datenbus des Hauptcomputers auf, für den Fall, daß die im Haupt FIFO Puffer gespeicher­ te Datenmenge eine bestimmte Größe erreicht. Auf diese Wei­ se hat im Hauptcomputer abgearbeitete Software Zugang zu den Zähldaten, um die korrekte Datenblockgröße zum Senden oder Empfangen zu bestätigen. Das Unterbrechungssignal kann auch als automatische Markierung dienen, um den Hauptcompu­ ter darauf aufmerksam zu machen, daß der Haupt FIFO Puffer im Zustand einer großen oder kleinen Datenmenge ist.
In einer bevorzugten Ausführungsform besteht die erste Schnittstelle aus einem Ein/Aus FIFO Puffer mit eigenen Mitteln zum Überwachen des Speicherinhalts. Entsprechend der vom Benutzer getroffenen Auswahl der Betriebsweise kann der Datenaustausch zwischen dem Datenbus der Hauptcomputers und dem SCSI Datenbus über den Haupt FIFO Puffer oder den Ein/Aus FIFO Puffer erfolgen, nur über den Haupt FIFO Puf­ fer oder über keinen Puffer.
Die SCSI Steuerschaltung ist deshalb erfindungsgemäß sehr flexibel und kann vielfach für SCSI Zwecke finden. Die Aus­ wahl von Seiten des Benutzers vereinfacht die Schaltung der Schnittstelle, da man nun sowohl ISA als auch MCA periphere Einheiten entwickeln kann, die beide von dem SCSI Chip mit Multifunktion Gebrauch machen. Der Aufbau der Hardware ist erleichtert, da man die beim Entwickeln der ISA Schnitt­ stelle gewonnenen Kenntnisse zum Entwickeln einer MCA- Schnittstelle und umgekehrt verwenden kann. Auch das Soft­ wareprogramm ist erleichtert, da der Multifunktionschip eine verhältnismäßig transparente Hardware/Softwareschnitt­ stelle ermöglicht. Die Aufgabe des Programmierers ist damit wesentlich erleichtert, und kann mit wenig Rücksicht darauf geschrieben werden, welcher Computeraufbau Verwendung fin­ det.
Die Erfindung ist nachstehend anhand der Zeichnungen näher erläutert. Es zeigt:
Fig. 1 ein Blockschaltbild mit einer Übersicht der erfindungsgemäßen Schaltung,
Fig. 2 ein Blockschaltbild mit mehr Einzelheiten,
Fig. 3 eine Darstellung des erfindungsgemäßen Chips mit den Pin-Bezeichnungen.
In Fig. 1 ist die SCSI Steuerschaltung in einem funktionel­ len Blockschaltbild dargestellt, das zum Verständnis der folgenden schematischen Darstellungen nützlich ist. Die SCSI Steuerschaltung 102 dient zur Verbindung des Haupt­ rechnerbus 104 und des SCSI Bus 106. Der Bus des Hauptcom­ puters ist in folgende Bestandteile zerlegt: Hauptdatenbus 108, Hauptsteuerbus 110 und Hauptunterbrecher 112. Entspre­ chend weist der SCSI Bus einen SCSI Datenbus 114 und SCSI Steuerbus 116 auf. Die Steuerschaltung 102 selbst weist einen internen Datenbus 118 auf.
Der Hauptdatenbus 108 ist an den internen Datenbus 118 über einen Datenbuspuffer 120 angeschlossen. Der SCSI Datenbus 114 ist ebenfalls mit einem SCSI Datenpuffer 122 versehen. Dieser ist an den internen Bus 118 über zwei wahlweise Pfa­ de angeschlossen, nämlich einen SCSI Datenkanal 124 und einen Ein/Aus first in/out Puffer bzw. I/O FIFO Puffer 126. Dieser Puffer ist von der Datensteuerlogik 128 angesteuert. Die Datensteuerlogik ist wiederum von der SCSI Steuerlogik 130 angesteuert, die auf Signale am SCSI Steuerbus 116 anspricht. Bei dem bevorzugten Ausführungsbeispiel ist der I/O FIFO Puffer 126 ein 16 Byte FIFO, um einen Versatz oder eine Verzögerung zu überbrücken, die bei synchroner Daten­ übermittlung auftreten kann. In der synchronen Betriebswei­ se gibt es eine Phase, die vor der Datenübertragung erfolgt und während der die Übertragungsgeschwindigkeit und der Versatz eingerichtet werden. Ein Versatz von 16 erlaubt eine Warteschlange von bis zu 16 Datenanforderungen ohne Erfordernis zur Erkennung. Die Größe des I/O FIFO 126 muß den maximalen zulässigen Versatz aufnehmen können. Obwohl in der beschriebenen Ausführungsform ein 16 Byte I/O FIFO Verwendung findet, können auch andere FIFO Größen verwendet werden.
Die SCSI Steuerschaltung weist ferner einen Haupt FIFO 132 auf, der über eine FIFO Stütz- und Steuerschaltung 134 an den internen Datenbus angeschlossen ist. Als Haupt FIFO wird ein 8K·8 Bit benutzt, der als statischer RAM ge­ schaltet ist. Wie aus folgendem noch hervorgeht, kann der größere Teil der Steuerschaltung in der Form eines einzigen Mikrochips hergestellt werden. In der bevorzugten Ausfüh­ rungsform wird der Haupt FIFO 132 getrennt von der übrigen Mikrochipschaltung untergebracht, um Kosten zu verringern. 8K·8 Bit RAM Chips sind nämlich leicht erhältlich und deshalb billiger als die Herstellung einer Steuerschaltung mit RAM in einem einzigen Chip.
Die Schaltung weist ferner einen FIFO Datenzähler 136 auf, der an die Datenflußsteuerlogik 128 und den internen Datenbus 118 angeschlossen ist. Der FIFO Datenzähler überwacht den Speicherinhalt des Haupt FIFO 132 und liefert einen numerischen Wert, der vollen Speicher anzeigt, zu dem der Hauptrechner Zugang hat, um die richtige Blockgröße für die Datenübermittlung zu bestimmen. Der FIFO Datenzähler ist an eine Unterbrechungslogik 138 angeschlossen und kann deshalb ein Unterbrechungssignal an den Hauptrechner über den Hauptunterbrechungsbus schicken.
Die Unterbrechungslogik ist sowohl für MCA als auch für ISA Unterbrecherprotokolle geeignet. Diese Fähigkeit ist im Diagramm durch die Bezugszeichen 138a und 138b dargestellt. Eine Steuerlogik 140 ist an den internen Datenbus und an den Steuerbus 110 angeschlossen. Auch die Steuerlogik weist einen Abschnitt 140a als Schnittstelle für MCA und einen zweiten Abschnitt 140b als Schnittstelle für ISA auf.
Zur Auswahl der Betriebsart MCA oder ISA ist ein vom Benutzer zu betätigender Anschluß 142 vorgesehen, der an die Unterbrecherlogik 138 und die Steuerlogik 140 ange­ schlossen ist. Der multifunktionelle SCSI Chip der bevor­ zugten Ausführungsform kommuniziert mit SCSI Komponenten, wobei ein SCSI Schnittstellenprotokoll benutzt wird und Entscheidungen, Abschalten/Auswahl und asynchrone, synchro­ ne und schnelle synchrone Datenverarbeitung ermöglichen. Die folgenden Speicher- und I/O Funktionen können von dem Chip ausgeführt werden:
Red ROM
Read/Write Internal System Ram
Input/Output Main FIFO
Input/Output SCSI Data Port (8 Bit)
Output SCSI Control Information (8 Bit)
Output Interrupt Information (8 Bit)
Output SCSI Synchronous Control (8 Bit)
Output Adaptor Control (8 Bit)
Input/Output Loopback Register (8 Bit)
Input SCSI Bus Status (8 Bit)
Input Main FIFO Count (16 Bit)
Input Adaptor ID, LSB (8 Bit)
Input Adaptor ID, MSB (8 Bit)
Input Interrupt Mask (8 Bit)
Input Option Select (8 Bit).
Um die Verwendungsmöglichkeit zu vergrößern, kann die Aus­ führung des Chips für den Benutzer angepaßt werden, um un­ terschiedlichen Ein/Ausgängen und Speicheradressen gerecht zu werden. In Fig. 3 sind vier Pins SW0-SW3 vorgesehen, um die I/O und Speicheradressen auszuwählen. In einer Ausfüh­ rung als Mikrokanal entsprechen diese vier Pins den Mikro­ kanal POS Bits 4-7. Die I/O Basisadresse ist in der unten stehenden Tabelle I angegeben und die Speicherbasisadresse zeigt Tabelle II. In den Tabellen entspricht eine 1 einem geerdeten SW0-SW3 Pin und eine 0 einem offenen Pin. Adres­ senbits 17 und höhere werden von einer Logik decodiert, die extern vom Chip angeordnet ist.
Tabelle I
Tabelle II
Die 7936 Bites (1FOO h) Bytes des ROM BIOS bzw. EPROM wer­ den dem Hauptrechnerbus zugeordnet, sind also über program­ mierbare Leitungen verbindbar, wobei man mit der Basisspei­ cheradresse beginnt, die entsprechend den obigen Tabellen ausgewählt wird. Dieser Speicherinhalt wird über den 8 Bit Rechnerbusverbinder ausgelesen und unterstützt die dem Speicher zugeordneten EPROM Operationen. Der SCSI Chip weist ferner einen 256·8 statischen RAM Speicher auf, der anhand der Fig. 2 näher erläutert wird. Dieser RAM Speicher wird für system-veränderliche Speicher- und Notizblock-Ope­ rationen verwendet. Sein Anschluß erfolgt mit einem Versatz von 1FOO h gegenüber der Speicherbasisadresse. Abgesehen von den ROM BIOS Ausleseoperationen und den 256·8 RAM Auslese/Schreib-Operationen, die über Speicherverbindungen erfolgen, erfolgt der Anschluß für die verbleibenden Funk­ tionen der Schaltungsanordnung über I/O Verbindungen.
Der Hauptspeicher 132 (FIFO), der 8K·8 externe statische RAM, der zum Zwischenspeichern von Daten am SCSI Datenan­ schluß benützt wird, wird unter Verwendung einer 8 Bit oder 16 Bit I/O Operation, geladen oder ausgelesen. Der Haupt­ speicheranschluß beginnt bei einem Versatz von OCh gegen­ über der I/O Basisadresse. Somit hat der Hauptrechner Zu­ gang zum Haupt FIFO Pufferspeicher, in dem eine I/O Opera­ tion zu dem I/O Anschluß durchgeführt wird, der um OCh gegenüber von der ausgewählten I/O Basisadresse versetzt ist.
Erfindungsgemäß sind mehrere 8 Bit Status- und Steuerre­ gister für verschiedene Steuersignale, Statussignale und SCSI Dateneingänge vorgesehen. Wie der FIFO Hauptspeicher, sind auch die Verbindungen für die Register gegenüber der I/O Basisadresse verschoben angeordnet. Einige Register er­ möglichen sowohl Lese- und Schreibfunktionen, andere jedoch nur Lesefunktionen und wieder andere nur Schreibfunktionen. In der Tabelle III sind alle Status- und Steuerregister aufgelistet und ist auch jeweils der Versatz gegenüber der I/O Basisadresse angegeben. Die Tabelle zeigt auch den Ver­ satz OCh für den Haupt FIFO Speichereingang. Nach der Tabelle folgt eine kurze Beschreibung jeder Funktion, die aufgerufen wird, wenn der bestimmte I/O Versatz vom Haupt­ rechner während eines Lese- und/oder Schreibvorgangs adres­ siert wird. In der folgenden Tabelle III ist der jeweilige Versatz der Verbindungen mit Offset, das Einlesen mit write und das Auslesen mit read bezeichnet. Die Tabelle ist nach­ stehend dann näher erläutert.
Tabelle III
Versatz 0 Ein/Auslesen, SCSI Dateneingang. Dies ist ein direktes Auslesen oder Einlesen am 8 Bit SCSI Dateneingang. Wird der SCSI Request aufgerufen, so wird automatisch eine SCSI Erkennung erzeugt (ACK generation). Nur asynchrone Transfers erfolgen an diesem Eingang.
Versatz 1, Auslesen, SCSI Bus. Dies ist ein direktes Ausle­ sen der Strompegel der SCSI Steuersignale. In der nachfol­ genden Liste steht 1 für bejaht und 0 für verneint.
Bit 0 - SCSI Busy
Bit 1 - SCSI Message
Bit 2 - SCSI Input/Output
Bit 3 - SCSI Command/Data
Bit 4 - SCSI Request and Not Acknowledge
Bit 5 - SCSI Select
Bit 6 - SCSI Acknowledge
Bit 7 - SCSI Attention
Versatz 1, Einlesen, SCSI Steueraktionen. Bits 0-6 steu­ ern die SCSI Steuersignale. Mit 1 ist das Signal wirksam, mit 0 wird es gelöscht.
Bit 0 - SCSI Busy Reset
Bit 1 - SCSI Select
Bit 2 - SCSI Busy
Bit 3 - SCSI Attention
Bit 4 - SCSI Input/Output
Bit 5 - SCSI Command/Data
Bit 6 - SCSI Message
Bit 7 - Enable SCSI Bus
Bit 7 muß immer dann gesetzt werden, wenn der Adapter benutzt wird, um den SCSI Bus anzusteuern (außer in der Auswahl-Entscheidungsphase).
Versatz 2, Auslesen, Adapterstatus. Bit 0 zeigt an, ob irgendeine freigegebene Unterbrechungsquelle aktiv ist, gleichgültig ob ein Freigabe-Unterbrechungs-Bit im Einlese­ register 4 gesetzt ist. Bit 1 zeigt an, daß der Adapter die Steuerung des SCSI Bus übernommen hat. Es wird gelöscht, indem man in das Einleseregister 4 - 0 ein Initiate Bus Arbitration setzt. Bit 2 zeigt an, daß ein Paritätsfehler in den aus dem SCSI Bus ausgelesenen Daten aufgetreten ist. Er wird gelöscht durch Einschreiben einer 1 in die Einlese­ register 4 - 0. Bit 3 zeigt den Strompegel SCSI Rückstell­ signals an (1 für bejaht, 0 für verneint).
Bit 0 - Interrupt
Bit 1 - Arbitration Complete
Bit 2 - SCSI Bus Parity Error
Bit 3 - SCSI Reset
Bit 4 - FIFO Direction (Write Register 4 bit 6)
Bit 5 - Enable FIFO (Write Register 4 bit 7)
Bit 6 - Enable SCSI Parity (Write Register 4 bit 3)
Bit 7 - Enable SCSI Bus (Write Register 1 bit 7)
Versatz 2, Einlesen, Unterbrechungssteuerung. Bits 4-7 rufen die entsprechenden Unterbrechungsquellen auf, wenn sie auf 1 gesetzt sind. Für die Bits 0-3 wird eine Unter­ brechung erzeugt, wenn der FIFO Speicher diesen Wert·512 erreicht. Der Wert 0 steht für einen vollen FIFO Speicher, wenn Daten aus dem SCSI ausgelesen werden und steht für einen leeren Speicher, wenn die Daten in den SCSI einge­ schrieben werden, wohingegen 1 für 512 Bytes, 2 für 1024 usw. gelten.
Bits 0-3 - FIFO Interrupt Count
Bit 4 - Interrupt on FIFO Count
Bit 5 - Interrupt on Arbitration Complete
Bit 6 - Interrupt on SCSI Select
Bit 7 - Interrupt on SCSI C/D and Request
Versatz 3, Einlesen, SCSI Synchronkontrolle. Die Erken­ nungs-Impulsrate kann für eine synchrone Operation gesteu­ ert werden. Die Steuerperiode für den Adapter beträgt 50 Nanosekunden, die Basisperiode beträgt 200 Nanosekunden, d. h. wenn dieses Feld auf 0 gesetzt ist. Ist das Feld auf 1 gesetzt, so dauert die Periode 150 Nanosekunden, wenn auf 2 gesetzt, dauert sie 300 Nanosekunden usw. bis zu 950 Nano­ sekunden. Die Periode bestimmt sich entweder nach dem fest­ gestellten Wert oder ist höher, was der Fall sein kann, wenn eine Synchronisation mit dem FIFO Speicher erforder­ lich ist. Die Erkennung ist immer auf 100 Nanosekunden ge­ setzt, wobei die verbleibende Zeit in den nicht belegten Stand fällt. Der schnelle Synchronmodus wird durch die Bits 6 - 1 freigegeben. Dieser Modus ignoriert die Erkennungspe­ riode und benützt immer einen 100 Nanosekundenzyklus, wobei die Erkennung 50 Nanosekunden lang aktiviert und 50 Nanose­ kunden deaktiviert ist. Bit 6 muß zusammen mit der Freigabe eines synchronen Bits freigegeben werden. Bit 7 ermöglicht den Synchronmodus, wenn auf 1 gesetzt.
Bits 0-3 - Acknowledge Period
Bit 4 - Reserved, Should Always Be Written As Zero
Bit 5 - Reserved, Should Always Be Written As Zero
Bit 6 - Enable Fast Synchronous
Bit 7 - Enable Synchronous
Versatz 4, Einlesen, Hauptspeicher FIFO Steuerung. Steht eine 1 auf Bit 0, so werden alle Daten aus dem FIFO Spei­ cher gelöscht, wird die SCSI Paritätsfehlermarke zurückge­ setzt und die SCSI Rückstellunterbrechung gelöscht. Dies ist ein momentaner Impuls und diese Daten werden nicht auf­ gehoben. Bit 2 ermöglicht eine SCSI Busentscheidung. Bit 3 ermöglicht die Erzeugung von SCSI Datenparität. Die Bit 4 befähigt einen externen Treiber zu Unterbrechungen und zu einer SCSI Rückstellunterbrechungssperre. In Bit 4 bedeutet eine 0 Auslesen und eine 1 Einlesen. Das Auslesen erfolgt aus dem SCSI in den Hauptbus und das Einlesen erfolgt vom Hauptbus in den SCSI. Bit 7 befähigt den Haupt FIFO Spei­ cher zu Datenphasenoperationen. Der Operationsmodus, ob asynchron, synchron oder schnellsynchron wird von dem Syn­ chronsteuerregister bestimmt. Ist der Hauptspeicher nicht aktiviert, so können die Daten jeweils als Byte jedesmal aus dem SCSI Eingang über PIO ausgelesen werden.
Bit 0 - Clear FIFO and SCSI Parity Error Status
Bit 1 - Reserved, Should Always Be Written As Zero
Bit 2 - Initiate Bus Arbitration
Bit 3 - Enable SCSI Parity
Bit 4 - Enable Interrupts
Bit 5 - Reserved, Should Always Be Written As Zero
Bit 6 - FIFO Direction
Bit 7 - Enable FIFO
Es ist wichtig zu bemerken, daß die SCSI Rücksetzleitung auch für eine Unterbrechung benutzt werden kann, wenn Unterbrechungen freigegeben werden. Eine Unterbrechung wird bei jedem Transit der SCSI Rückstelleitung erzeugt. Wenn die SCSI Rückstelleitung aktiviert ist, wird eine Unterbre­ chung erzeugt und wenn sie deaktiviert ist, wird eine Unterbrechung erzeugt. Dies kann für die Programmierung benutzt werden, um eine Änderung im Status der SCSI Unter­ brechungsleitung festzustellen. Diese Eigenschaft ist nur im Zielmodus der Operation erforderlich.
Versatz 5, Auslesen, ID Code (LSB). Die unteren 8 Bits des ID Code werden ausgelesen. Dies ist der Mikrokanal ID, der zugeteilt werden würde. Dieses ID wird ausgelesen, ob der Chip im AD Modus oder Mikrokanalmodus ist. Wenn der ALTADR Pin offen ist, der ID auf 60E9 zurückgekehrt und geerdet ist, so ist ID gleich 6127. Dies ermöglicht das Identifi­ zieren zweier getrennter Steuerungen, wenn man zwei ge­ trennte Adapter verwenden will. Dieses Register dient als Hilfe, um die Karte in dem mit dem Speicher verbundenen System aufzufinden oder zum Identifizieren, daß der erste oder zweite Adapter angesprochen wird.
Versatz 6, Auslesen, ID Code (MSB). Hierfür werden die oberen 8 Bits des ID Code ausgelesen.
Versatz 7, Ein- und Auslesen, Echoregister. Diese ist ein Aus- und Einleseregister. Es kann zum Setzen von Signalzei­ chen benutzt werden oder für andere Formen von Zeichenaus­ tausch zwischen mehreren Benutzern oder Treibern für den Adapter. Was in den Eingang eingelesen hat, wird auch aus demselben Eingang ausgelesen.
Versatz 8, Ein- und Auslesen. Dieser Versatz ist dergleiche wie der Versatz 0, mit der Ausnahme, daß eine SCSI Erken­ nung nicht erzeugt wird. Dies ermöglicht, das Prüfen eines Nachrichteneingangsbytes ohne Erkennung, so daß eine Zu­ rückweisung erfolgen kann. Wird die Nachricht nicht zurück­ gewiesen, so erzeugt ein nachfolgendes Auslesen am Versatz 0 die Erkennung.
Versatz 9, Auslesen, Unterbrechungsmaske.
Bits 2-0 - Reserved
Bit 3 - Interrupt Enable (Write Register 4 bit 4)
Bit 7-4 - Interrupt Mask (Write Register 2 bits 7-4)
Versatz A, Auslesen, Optionsauswahl. Dies ist ein direktes Auslesen aus dem Mikrokanal POS Optionsauswahlregister. Im AT Modus werden die Adressen- und Unterbrechungsfelder durch bestimmte Eingangsbrücken bestimmt. Das Kartenbefähi­ gungsfeld wird ebenfalls hier ausgelesen, ist aber nicht relevant, da der Zugang zu diesem Register unterstellt, daß die Karte aufgerufen ist (im AT Modus ist die Karte immer aufgerufen).
Versatz E, Auslesen, FIFO Zählung. Dieses 16 Bit Register enthält die Zählung der Anzahl von Bytes, die gegenwärtig im FIFO Hauptspeicher sind.
Weitere Einzelheiten der Erfindung sind aus Fig. 2 ersicht­ lich. Soweit möglich sind die Bezugszeichen der Bauteile in den Fig. 1 und 2 gleich. Fig. 2 zeigt den Hauptrechner­ adressenbus 144, der an die Schaltung 146 für die Adressen­ puffer und Decodierung angeschlossen ist. Wie erinnerlich, decodiert die Schaltung die Adressenbits 0-16 und über­ läßt die Adressenbits ab 17 zur Decodierung einer externen Logik.
Um mit MCA kompatibel zu sein, besitzt die Schaltung eine Mikrokanal-Schaltung 148 für eine programmierbare Options­ auswahl (POS). Das Merkmal einer programmierbaren Options­ auswahl findet sich nicht in ISA. Für dieses Merkmal bedarf es programmierbarer Schalter anstelle von mechanischen Schaltern zum Aktivieren von Hardwareoptionen wie I/O und Speicherbasisadressen.
Weitere Einzelheiten der Stütz- und Steuerschaltung 134 für den Hauptspeicher (Fig. 1) sind in Fig. 2 dargestellt, wo­ bei eine Steuerlogik 150, ein Adressengenerator 152 und ein Datenbuspuffer 154 vorgesehen sind. Der Adressengenerator und Datenpuffer kommunizieren mit dem Adressenbus und dem Datenbus des Hauptpufferspeichers 132 (nicht dargestellt). Die Steuerlogik 150 liefert Auswahl- und Aus-/Einlesesigna­ le auf der Leitung 156 für den FIFO Hauptspeicherchip. Der Datenpuffer 154 kommuniziert mit dem internen Datenbus 118. Mit diesem kommuniziert auch der 256·8 statische RAM Speicher 158. Dieser Speicher wird als veränderlicher Spei­ cher und Notizblockspeicher benutzt. Der Hauptrechner hat über den Hauptdatenbus, den Datenbuspuffer 120 und den internen Datenbus 118 Zugriff zum RAM Speicher 158.
Einzelheiten des I/O FIFO 126 sind in Fig. 2 dargestellt, in der ein 16·8 Ausgangs FIFO 160 und ein 16·8 Eingangs FIFO 162 vorgesehen sind. Beide FIFOs sind an den internen Datenbus für den Datenaustausch in den dargestellten Rich­ tungen angeschlossen. Die Steuerlogik 128 für den Datenaus­ tausch steuert beide FIFOs 160 und 162 über eine Leitung 164 für den Eingang/Ausgang FIFO zum Laden/Entladen. Der Zustand der beiden FIFOs wird der Steuerlogik für den Datenaustausch über die Eingang/Ausgang FIFO Zustandslei­ tung 166 mitgeteilt. Der Zustand des Hauptspeichers FIFO wird der Steuerlogik über die Hauptspeicher FIFO Zustands­ leitung 168 mitgeteilt.
Die Steuerlogik für den Datenaustausch ist für das Koordi­ nieren eingehender SCSI Anforderungen mit ausgehenden SCSI Erkennungssignalen verantwortlich. Die logische Schaltung 170 für SCSI Anforderungen empfängt Requestsignale (REQ) von dem SCSI Steuerbus 116 und liefert eine diesbezügliche Anzeige an die Steuerlogik 128. Abhängig von dem ausgewähl­ ten Modus für die Kommunikation kann die Steuerlogik 128 die SCSI Erkennungslogik 172 anweisen, den SCSI Steuerbus 116 mit einer Erkennung (ACK) zu belegen. Um Zustände zu meistern, in denen mehr als eine SCSI Einrichtung gleich­ zeitig Zugang zum Bus erhalten will, ist für die Schaltung eine SCSI Entscheidungslogik 174 vorgesehen. Die Entschei­ dungslogik spricht auf den Zustand der SCSI Datenpuffer 122 an.
Da es sich um eine Schaltung mit Belegung der Ein- und Aus­ gänge handelt, sind erfindungsgemäß mehrere Steuereingänge und Zustandseingänge vorgesehen, die für den Hauptrechner zum Ausführen bestimmter Funktionen und zum Abfragen be­ stimmter Informationen zugänglich sind. In der Tabelle III sind die Steuer- und Zustandseingänge des bevorzugten Aus­ führungsbeispiels dargestellt. In Fig. 2 sind die Steuer­ eingänge mit dem Bezugszeichen 176 und die Zustandseingänge mit dem Bezugszeichen 178 bezeichnet.
Die Stiftbelegung des bevorzugten Ausführungsbeispiels mit einem einzigen Chip ist in Fig. 3 dargestellt. Insbesondere handelt es sich bei der Darstellung in Fig. 3 um eine Aus­ führungsform mit einem einzigen Chip 180, dessen Pins mit den entsprechenden Signalen bezeichnet ist. Eine Auflistung dieser Signale sowie anderer interner Signale ist nachste­ hend in Tabelle IV angegeben. Eine Reihe von in Fig. 3 dar­ gestellten Signalleitungen sind gruppenweise mit gemeinsa­ men Bezugszeichen versehen. So handelt es sich bei der Lei­ tung 182 um den Eingang für einen 40 MHz Taktgenerator. Die Leitungen 184 bilden die DIO-7 Datenleitungen der ROM/Haupt­ speicher-Schnittstelle. Die Leitungen 186 dienen als RA Adressenleitungen für die Bits 0-12 der ROM/Hauptspei­ cher-Schnittstelle. Die Leitungen 188 führen Unterbre­ chungssignale zur Verbindung mit dem Hauptunterbrechungsbus und die Leitungen 190, 192 sind an den DB Datenbus ange­ schlossen. An die Leitungen 194 ist der SCSI Datenbus ange­ schlossen und die SCSI Steuerleitungen führen an die Pins 196.
TABLE IV
Signal
Meaning
RESET-
Reset signal (low true)
ICLK40 40 MHz clock input
CLK0 Internal 20 MHz clock
CLK1 Internal 20 MHz clock
T1 Clock phase 1
T2 Clock phase 2
T3 Clock phase 3
T4 Clock phase 4
T123 Clock phases 1-3
DECCLK Clock phases 1-2
ARBCLK- Clock phases 2-3
DECCLK- Clock phases 3-4
ARBCLK Clock phases 4-1
IAxx Internal buffered address lines
IBHE Internal bus high byte enable
GACSA, ICSGA, LCSGA Internal decode of chip select
MEMCY, MEMCYL Internal decode of memory cycle
IOSELECT, PORTI, PORTIM Internal decode of I/O cycle
PORTL, PORTLO Internal decode of I/O cycle (ports 0-7)
PORTH, PORTHI Internal decode of I/O cycle (ports 8-15)
IMEMW Internal decode of host wirte cycle
IMEMR Internal decode of host read cycle
IMRW Internal decode of host read or wirte cycle
ACMD MCA command phase
FIFOB First byte of 16 bit FIFO access cycle
PTRQ Request for data cycle for host bus
PTGNT Host bus cycle grant
SCSIRQ Request for data cycle for SCSI path
SCGNT SCSI cycle grant
FIFOCLR-, CTRCLR- FIFO and counter reset signals (low true)
FIFOENA Enabel main FIFO transfers to/from SCSI
FIFODIR FIFO direction is to SCSI output
FIFODIR- FIFO direction is from SCSI input
SCSYNC Synchronous SCSI data mode
SYNCFAST Fast synchronous SCSI data mode
ASY<3 : 0< Synchronous SCSI Ackowledge period
BOT512- FIFO contains less than 512 bytes (low true)
FCNT12, . . ., FCNT09 FIFO data count most significant four bits
FIFINT- FIFO interrupt (low true)
BEMPTY- Main FIFO empty (low true)
BFULL- Main FIFO full (low true)
IEMPTY- Input FIFO empty (low true)
OFULL- Output FIFO full (low true)
OEMPTY- Output FIFO empty (low true)
ISREQ SCSI Request and not SCSI Acknowledge
REQCNT Positive count of unserviced synchronous SCSI Requests
SYNACK- Synchronous SCSI Acknowledge (low true)
SACK SCSI Acknowlege
BIGWT Write asynchronous SCSI data to main FIFO
BIGRD Read main FIFO data to asynchronous SCSI
SCSIRQA- Asynchronous SCSI data request
ACKHOLD Holdoff of SCSI input cycle during synchronous Acknowledge
OLDCK Output FIFO load clock
OUNCK Output FIFO unload clock
LITFIFR Input FIFO read cycle
S240OE- Enable ISC bus onto IB bus
SC245G- Enable D bus/IB bus bidirectional buffer
SC245D- Direction of D bus/IB bus buffer (low for IB to D)
SY373- Latch SCSI output data (synchronous mode)
SC373CK Latch SCSI output data
DB<15 : 0< Host data bus
D<7 : 0< Internal data bus
PD<7 : 0< Internal data bus extension for I/O read ports
IB<7 : 0< Intermediate data bus for SCSI data path
ISC<7 : 0< SCSI input data path (low true)
SD<7 : 0< SCSI output data path
SC<7 : 0<- SCSI data bus (low true)
DIO<7 : 0< Data I/O bus for ROM and main FIFO RAM
RA<12 : 0< Address for main FIFO RAM
Die Schalter SW0-3, die zur Darstellung der I/O und Spei­ cherbasisadressen benutzt werden, sind mit 198 bezeichnet. Der Hauptrechneradressenbus ist an die Leitung 200 ange­ schlossen, ebenfalls wie die Stromversorgung VDD und VSS, während die verbleibenden Leitungen andere Steuerfunktionen übertragen und die konventionellen MCA und/oder ISA Pinbe­ zeichnungen tragen. Ein erwähnenswerter Zusatz ist der Pin 142, der willkürlich betätigbare Mittel beinhaltet, um ent­ weder die Schaltung für MCA oder ISA auszuwählen. Dieser Pin trägt die Bezeichnung PS2 und steht für eine andere Nomenklatur der MCA Schaltung.

Claims (16)

1. Schnittstelle mit einem Hauptrechnerbus (104) und einem Ein/Ausgang SCSI Bus (106) zum Anschluß eines Rechners an eine periphere Einrichtung, wobei folgende Kom­ ponenten vorgesehen sind:
  • - ein interner Datenbus (118);
  • - ein FIFO Hauptspeicher (132), der an den internen Datenbus angeschlossen ist;
  • - eine erste Schnittstelle (122) zum Anschluß des SCSI Busses (106) an den internen Datenbus (118);
  • - eine zweite Schnittstelle (120) für den Anschluß des Hauptrechnerbusses (104) an den internen Datenbus (118);
  • - eine Steuerschaltung (128) für den Datenfluß, der zwi­ schen dem SCSI Bus und der ersten Schnittstelle ausge­ tauschten Daten zu dem internen Datenbus (118) und von dem internen Datenbus in den Hauptspeicher (132) und
  • - eine Überwachungsschaltung (136) zum Überwachen der Datenmenge in dem Hauptspeicher (132) und zum Erzeugen einer Information, die dem Hauptrechnerbus (104) zugeführt wird und anzeigt, daß der Hauptspeicher (132) voll ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeich­ net, daß die Überwachungsschaltung (136) Zählerdaten er­ zeugt, die die im Hauptspeicher (132) abgespeicherte Daten­ menge anzeigt.
3. Schaltung Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Überwachungsschaltung (136) ein Unterbre­ chungssignal erzeugt das dem Hauptrechnerbus (104) zuge­ führt wird, wenn die im Hauptspeicher abgespeicherte Daten­ menge einen vorbestimmten Wert erreicht.
4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Überwachungsschaltung (136) Mittel zum Erzeugen von Ein- und Ausleseadressenkennzeich­ nungen aufweist, um den Ort in dem Hauptspeicher (132) zu bestimmen an dem Daten ausgelesen oder eingeschrieben werden.
5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Schnittstelle einen Ein/Ausgang FIFO Puffer (124, 126) aufweist.
6. Schaltung nach Anspruch 5, dadurch gekennzeich­ net, daß der FIFO Pufferspeicher mit einer Schaltung verse­ hen ist, die überwacht, ob der Ein/Ausgang FIFO Puffer voll sind.
7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Schnittstelle auf­ weist: Einen Eingangs/Ausgangs FIFO Puffer (126) und eine Dateneingangsschaltung (124), die beide parallel an den SCSI und den internen Datenbus (118) angeschlossen sind, und daß die Steuerschaltung (128) wahlweise den Datenfluß zwischen dem SCSI Bus (114) und dem internen Datenbus (118) aber einen der Puffer und den Dateneingang steuert.
8. Schnittstellenschaltung nach einem der Ansprüche 1 bis 7 zur Verbindung zwischen einem Ein/Ausgang SCSI Bus (114) und einem aus mindestens zwei unterschiedlichen Typen auswählbaren Hauptrechnerbus zum Anschluß eines Hauptrech­ ners an eine periphere Einrichtung, dadurch gekennzeichnet, daß an den Hauptrechnerbus (104) eine Steuerlogik (140) zum Erzeugen von Steuersignalen angeschlossen ist, wobei die Steuerlogik (140) einen ersten Abschnitt (140a) zum Erzeu­ gen von Steuersignalen für einen Hauptrechner einer ersten Bauart und einen zweiten Abschnitt (140b) zum Erzeugen von Steuersignalen für einen Hauptrechner in einer zweiten Bau­ art aufweist, und das willkürlich betätigbare Mittel (142) zum Aktivieren und Deaktivieren jeweils eines Abschnitts der Steuerlogik (140) vorgesehen sind.
9. Schaltung nach Anspruch 8, dadurch gekennzeich­ net, daß an den Hauptrechnerbus (104) eine Steuerschaltung (138) zum Erzeugen von Unterbrechungssignalen angeschlossen ist, und daß die Unterbrecherlogik aus einem dritten Abschnitt (138a) zum Erzeugen von Unterbrechungssignalen für einen Hauptrechner in der ersten Bauart und einen vier­ ten Abschnitt (138b) zum Erzeugen von Unterbrechungssigna­ len für einen Hauptrechner der zweiten Bauart besteht, wobei von den willkürlich betätigbaren Mitteln (142) wahl­ weise jeweils einer der dritten und vierten Abschnitte aktiviert und deaktiviert wird.
10. Schaltung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die willkürlich betätigbaren Mittel (142) elektrisch betätigbar sind.
11. Schaltung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Mittel (142) spannungsge­ steuert sind.
12. Schaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß mindestens der interne Datenbus (118) und die Steuerschaltung für die Steuersignalerzeugung als Einzelchip hergestellt sind, der mehrere Anschlußlei­ tungen aufweist, wobei die willkürlich betätigbaren Mittel an mindestens eine der Leitungen angeschlossen ist.
13. Schaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß die Logikschaltung (138) zur Steuersignalerzeugung Mittel aufweist, die auf die vom Benutzer einstellbaren Mittel (142) ansprechen, um Steuer­ signale der ersten Gattung zu einer ersten Leitungsgruppe und der zweiten Gattung zu einer zweiten Leitungsgruppe zu führen.
14. Schaltung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die vom Benutzer einstellbaren Mittel mindestens zwischen einem ersten und einem zweiten Zustand umschaltbar sind, wobei jeder Zustand einem Haupt­ rechner unterschiedlicher Bauart entspricht, und daß die Steuerschaltung zum Erzeugen der Steuersignale auf die vom Benutzer einstellbaren Mitteln anspricht, um die Steuersig­ nale der ersten Gattung auf eine erste Leitungsgruppe zu führen, wenn die vom Benutzer einstellbaren Mittel einen ersten Zustand definieren und um die Steuersignale der zweiten Gattung zu einer zweiten Leitergruppe zu führen, wenn die vom Benutzer einstellbaren Mitteln den zweiten Zustand definieren.
15. Schaltung nach einem der Anspruch 8 bis 14, dadurch gekennzeichnet, daß die vom Benutzer betätigbaren Mittel von dem Hauptrechner betätigt werden.
16. Schaltung nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die vom Benutzer betätigbaren Mittel in Freizustände mittels einer bestimmten Festver­ drahtung umschaltbar sind.
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