DE4201910A1 - Verfahren zum herstellen einer integrierten leistungsschaltung mit einem vertikalen leistungsbauelement - Google Patents

Verfahren zum herstellen einer integrierten leistungsschaltung mit einem vertikalen leistungsbauelement

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Description

Die vorliegende Erfindung betrifft ein Verfahren zum Her­ stellen einer integrierten Leistungsschaltung mit einem vertikalen Leistungsbauelement und einer Steuerschaltung zum Ansteuern des vertikalen Leistungsbauelementes. Ferner be­ trifft die vorliegende Erfindung ein Verfahren zum Herstel­ len einer integrierten Leistungsschaltung mit wenigstens zwei vertikalen Leistungsbauelementen.
Integrierte Schaltungen mit einem Leistungsbauelement und einer Steuerschaltung zum Ansteuern des Leistungsbauelemen­ tes sind als sogenannte "intelligente Leistungshalbleiter­ schaltungen" dem Fachmann unter dem Begriff "Smart Power" seit einigen Jahren bekannt. Beispielsweise wird verwiesen auf J.P. Mille, A very high voltage technology (up to 1200 V) for vertical smart power ICs, Proceedings of the Symposium on High Voltage and Smart Power ICs, Band 89-15, Seiten 517 bis 525, 1989; und K.Owyang, Funktionsintegration für Leistungsbauelemente, Mikroelektronik, 4: 252-254, 1990.
Bei derartigen intelligenten Leistungshalbleitern wird übli­ cherweise eine Isolation des Leistungsbauelementes gegenüber der Steuerschaltung durch einen pn-Übergang bewirkt. Hierbei besteht jedoch die Gefahr des sogenannten "latch-up".
Gleichfalls ist es bekannt, daß die Gefahr des "latch-up" durch eine dielektrische Isolation anstelle des pn-Übergan­ ges vermieden werden kann. Daher wurden verschiedene Pro­ zesse entwickelt, die auf einer dielektrischen Isolation der verschiedenen Schaltungsteile voneinander beruhen. Zwei weit entwickelte SOI-Technologien (Silicon-On-Insulator) sind Wafer-Bonding und SIMOX (Separation bei IMplanted OXygen).
Bezüglich dieser Technologien wird verwiesen auf W.P. Mas­ zara, Silicon-On-Insulator bei Waferbonding: A review, J. Electrochem. Soc., 138: 341 bis 347, 1991; und M.A. Guerra, The status of SIMOX technology, D.N. Schmidt, Herausgeber, Silicon-On-Insulator Technology and Devices, Band 90-6, Seiten 21 bis 47, The Electrochemical Society, Inc., 1990.
Ein grundsätzlicher Nachteil der SOI-Technologie besteht darin, daß eine unerwünschte Steuerwirkung des Substrates nicht vermieden werden kann. Das Substrat wirkt über den vergrabenen Isolator wie eine zweite Gateelektrode auf Transistoren, die im Film integriert sind. Dies kann bei Auftreten von Potentialdifferenzen zwischen dem Substrat und dem Film zu Schwellenspannungsverschiebungen und zu Änderun­ gen des Schaltzustandes der Transistoren führen, wie in folgender Fachveröffentlichung beschrieben ist: K. Yallup, B. Lanc and S. Edwards, Back gate effects in thick film SOI CMOS devices, IEEE International SOI Conference, Seiten 48 bis 49, 1991.
Aus der DE 39 05 149 A1 ist es bekannt, bei einer integrier­ ten Schaltung mit einer Leistungsschaltung und einer Steuer­ schaltung die Steuerschaltung auf einer isolierten Silizium­ insel auszugestalten, wobei unterhalb des vergrabenen Iso­ lators, der die Siliziuminsel festlegt, eine hochleitende Schicht vorgesehen ist. Diese zum Substrat komplementär do­ tierte Schicht wird auf ein konstantes Potential gelegt und verhindert damit ein Durchgreifen des Substratpotentiales auf die innerhalb der Siliziuminsel ausgebildeten Bauele­ mente.
Jedoch läßt sich mit dieser Technologie nicht erreichen, die bei Schaltvorgängen eines vertikalen Leistungsbauelementes entstehenden Spannungsspitzen ausreichend schnell abzubauen.
So kann trotz der beschriebenen Maßnahmen ein Substrat­ steuereffekt der SOI-Bauelemente nicht verhindert werden.
Aus der WO 91/13 463 ist bereits ein Verfahren zum Erzeugen einer isolierten, einkristallinen Siliziuminsel bekannt, die durch eine vergrabene Siliziumdioxidschicht gegenüber dem darunterliegenden Substrat sowie durch Trenche in lateraler Richtung isoliert ist. Bei dem dort bevorzugten Ausfüh­ rungsbeispiel ist innerhalb der Siliziuminsel ein Gassensor­ element integriert. Zur verbesserten thermischen Isolation des Gassensorelementes ist es aus dieser Schrift bekannt, den Bereich unterhalb der Siliziuminsel, in der das Gassen­ sorelement integriert ist, rückseitig freizuätzen. Hierdurch soll die Empfindlichkeit des Gassensors erhöht werden.
Ausgehend von diesem Stand der Technik liegt der vorliegen­ den Erfindung die Aufgabe zugrunde, ein Verfahren zum Her­ stellen einer integrierten Schaltung mit einem vertikalen Leistungsbauelement und einer Steuerschaltung anzugeben, durch das Einflüsse von Schaltvorgängen des vertikalen Lei­ stungsbauelementes auf die Steuerschaltung vermieden werden.
Diese Aufgabe wird durch ein Verfahren gemäß den Patent­ ansprüchen 1 und 4 gelöst.
Ferner liegt der Erfindung ausgehend von dem oben erläuter­ ten Stand der Technik die Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens zwei vertikalen Leistungsbauelementen anzugeben, bei dem Einflüsse von Schaltvorgängen eines vertikalen Leistungsbau­ elementes auf ein anderes vertikales Leistungsbauelement vermieden werden.
Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 3 gelöst.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen einer erfindungs­ gemäßen integrierten Leistungsschaltung näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsdarstellung einer ersten Ausfüh­ rungsform einer integrierten Leistungsschaltung mit vertikalen Leistungsbauelementen und einer Steuer­ schaltung;
Fig. 2 eine Querschnittsdarstellung einer zweiten Ausfüh­ rungsform einer integrierten Leistungsschaltung mit vertikalen Leistungsbauelementen und einer Steuer­ schaltung;
Fig. 3 eine Draufsicht auf eine dritte Ausführungsform einer erfindungsgemäßen integrierten Leistungs­ schaltung in Form einer monolithisch integrierten Vollbrückenschaltung;
Fig. 4 eine Querschnittsdarstellung einer vierten Ausfüh­ rungsform der erfindungsgemäßen integrierten Lei­ stungsschaltung mit zwei vertikalen Leistungsbau­ elementen;
Fig. 5 eine Querschnittsdarstellung einer fünften Ausfüh­ rungsform einer integrierten Leistungsschaltung mit einem vertikalen Leistungsbauelement und einer Steuerschaltung; und
Fig. 6 eine Querschnittsdarstellung einer sechsten Ausfüh­ rungsform einer integrierten Leistungsschaltung mit einem vertikalen Leistungsbauelement und einer Steuerschaltung.
Wie in Fig. 1 gezeigt ist, umfaßt eine integrierte Lei­ stungsschaltung nach der Erfindung, die in ihrer Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist, zwei vertikale Lei­ stungsbauelemente 2, 3 sowie eine zwischen den vertikalen Leistungsbauelementen 2, 3 angeordnete Steuerschaltung 4.
Bei dem gezeigten Ausführungsbeispiel sind die vertikalen Leistungsbauelemente 2, 3 als vertikaler n-Kanal IGBT reali­ siert. Jeder vertikale n-Kanal IGBT 2, 3 umfaßt eine Source 5, ein Gate 6 oberhalb einer n⁻-Epitaxieschicht 7, die ihrerseits auf einem p⁺-Substrat 8 angeordnet ist, welche als Drain dient. Die Steuerschaltung 4, die bei der gezeig­ ten Ausführungsform einen NMOS-Transistor 9 und einen PMOS- Transistor 10 aufweist, liegt oberhalb einer rückseitigen Ätzausnehmung 11 und ist gegenüber der Ätzausnehmung 11 durch eine Ätzstoppschicht 12 abgegrenzt. Die Steuerschal­ tung 4 ist in lateraler Richtung gegenüber den vertikalen n-Kanal IGBTs 2, 3 durch eine LOCOS-Isolation 13 isoliert.
Zur Herstellung dieser intelligenten Leistungshalbleiter­ schalterstruktur kann man sich mit Ausnahme der nachfolgend erläuterten Abweichungen an sich bekannter Verfahren bedie­ nen, wie sie beispielsweise in folgender Fachveröffentli­ chung erläutert sind: R. Boguszewics, G. Burbach, H.-L. Fiedler, B. Mütterlein, F. Vogt and H. Vogt, Leistungsschal­ ter für 500 V mit dielektrisch isolierter CMOS-Signalelek­ tronik, Mikroelektronik, 4(6): 256 bis 259, 1990.
Auf das p⁺-Substrat 8 wird eine niedrigdotierte n⁻-Schicht 7 epitaktisch aufgewachsen. In die Epitaxieschicht 7 wird lokal Sauerstoff implantiert, um die Ätzstoppschicht 12 zu erzeugen. An diesen Sauerstoffimplantationsschritt schließt sich gegebenenfalls ein Hochtemperaturschritt an, um durch die Sauerstoffimplantation erzeugte Kristallfehler auszu­ heilen.
Danach werden in einem an sich bekannten CMOS-Prozeß die vertikalen Leistungsbauelemente 2, 3 sowie die Steuerschal­ tung hergestellt. Gleichzeitig wird durch einen LOCOS-Prozeß die laterale Isolation der vertikalen Leistungsbauelemente 2, 3 gegenüber der Steuerschaltung 4 realisiert.
Bei der Ausführungsform von Fig. 2, die mit Ausnahme der nachfolgend erläuterten Unterschiede mit der Ausführungsform gemäß Fig. 1 übereinstimmt, werden in einem zusätzlichen Prozeßschritt des Standard-CMOS-Prozesses Feldringe als Randstrukturen der vertikalen Leistungsbauelemente 2, 3 er­ zeugt. Da die Strukturen der vertikalen Leistungsbauelemente 2, 3 rückseitig beidseitig abgeschrägt sind, können bei die­ ser Ausgestaltung Feldringe entfallen, da der Randabschluß durch dieses sogenannte "bevelling" bewirkt wird.
Die Feldringe 14 als Randstrukturen der Leistungsteile wer­ den bei der Ausführungsform nach Fig. 2 durch Borimplanta­ tion und anschließende Ausdiffusion erzeugt.
Nunmehr findet eine Rückseitenmetallisierung des Substrates statt.
Auf die Vorderseite des Wafers wird eine Schutzschicht auf­ gebracht, während die Rückseite maskiert und mit einer üb­ lichen fotolithographischen Technik die Maskenstruktur im Bereich der Ätzstoppschicht 12 geöffnet wird. Bei der Aus­ führungsform gemäß Fig. 1 wird die Maske auch im Bereich der äußeren Ränder der vertikalen Leistungsbauelemente 2, 3 ent­ fernt. Anschließend wird das Substrat zur Erzeugung der rückseitigen Ätzausnehmung 11 sowie zur Bildung der Rand­ abschrägungen 14 geätzt, woraufhin die Maske entfernt wird.
Das unter Bezugnahme auf die ersten beiden Ausführungsformen beschriebene Herstellungsverfahren kann in vielfacher Hin­ sicht variiert werden.
Bei der beschriebenen Ausführungsform wird die vergrabene Ätzstoppschicht 12 durch einen SIMOX-Prozeß (Separation by IMplanted OXygen) gebildet. In Abweichung von dieser bevor­ zugten Ausführungsform lassen sich vergrabene Dielektrika als Ätzstoppschicht auch mit anderen SOI-Technologien (Silicon-On-Insulator) fertigen. Beispielsweise wird hierzu das Wafer-Bonding-Verfahren genannt, das in folgender Fach­ veröffentlichung beschrieben ist: W. P. Maszara, Silicon-On- Insulator by Wafer-Bonding: A review, J. Electrochem. Soc., 138: 341, 1991. Als SOI-Technologie kommt gleichfalls das Verfahren ZMR in Betracht, welches in folgender Fachver­ öffentlichung beschrieben ist: A. Nakagawa, Impact of dielectric isolation technology on power ICs, ISPSD, Seiten 16 bis 21, 1991. Ferner kann die Ätzstoppschicht 12 durch einen pn-Übergang oder durch Hochdosisimplantation von Bor oder Kohlenstoff gebildet werden.
In Abweichung hiervon ist es ferner möglich, als Ätzstopp­ schicht 12 eine epitaktische Silizium-Germanium-Schicht und im Falle von elektrochemischen Verfahren einen pn-Übergang als Ätzstopp zu nutzen.
Die Dicke der Halbleitermembran, auf der die Steuerschaltung 4 ausgebildet ist, läßt sich zum einen über die Tiefe der vergrabenen Ätzstoppschicht 12 und zum anderen durch eine zusätzliche Epitaxieschicht beliebig einstellen.
Eine laterale Isolation des Siliziumfilmes, auf dem die Steuerschaltung 4 ausgebildet ist, ist nicht nur mit LOCOS möglich. Neben der lateralen Isolation durch LOCOS-Techno­ logie kann auch eine dielektrische Isolation mittels eines Trenches oder eine Isolation durch einen gesperrten pn-Über­ gang bewirkt werden.
Als vertikales Leistungsbauelement 2, 3 kommt nicht nur der beschriebene IGBT in Betracht, sondern es kann ohne Ein­ schränkung jedes andere vertikale Leistungsbauelement einge­ setzt werden. Darin sind unipolare sowie bipolare Bauelemen­ te, wie beispielsweise DMOS-Transistoren und Thyristoren, eingeschlossen.
In Abweichung zu den gezeigten Strukturen können auch je­ weils inverse Dotierungen verwendet werden. Die maximale Sperrspannung der vertikalen Leistungsbauelemente wird durch die erfindungsgemäße Technologie nicht beschränkt.
Neben der in dem Ausführungsbeispiel gezeigten CMOS-Steuer­ schaltung 4 können auch andere Schaltungstechnologien reali­ siert werden, wie beispielsweise NMOS-Schaltungen oder Bi­ polarschaltungen, die auch laterale Hochspannungstransisto­ ren und Sensoren enthalten können.
Die rückseitige Ätzausnehmung 11 kann zur Erhöhung der me­ chanischen Stabilität oder zur Veränderung der elektrischen Eigenschaften aufgefüllt werden. Beispielsweise können hier isolierende Materialien, wie beispielsweise Polyimide ein­ gesetzt werden. Bezüglich dieser Technologie wird verwiesen auf: P.Guillotte and T. Martiska, Polyimide solves chip iso­ lation problems. Semiconductor International, 14 (5): 146 bis 148, 1991.
Der Randabschluß des Leistungsbauelementes muß nicht not­ wendigerweise durch eine Feldringstruktur erfolgen, wie dies in Fig. 2 gezeigt ist. Es können auch andere Randstrukturen verwendet werden. Im Falle der unter Bezugnahme auf Fig. 1 erläuterten Abschrägung 14 der Leistungsbauelemente 2, 3 auch auf der der Steuerschaltung abgewandten Seite kann, wie bereits erläutert wurde, vollständig auf zusätzliche Rand­ strukturen verzichtet werden, da sich in diesem Fall der Potentialverlauf durch die abgeschrägten Kanten ändert, so daß die Oberflächenfeldstärke in den Randbereichen reduziert werden kann.
Bei der in den Fig. 1 und 2 gezeigten Struktur ist die Steuerschaltung 4 von den vertikalen Leistungsbauelementen 2, 3 eingeschlossen. Jedoch ist es gleichfalls möglich, die Steuerschaltung außerhalb der vertikalen Leistungsbauelemen­ te zu positionieren.
Wie in Fig. 3 gezeigt ist, kann durch Kombination mehrerer derartiger Strukturen auf einem Chip beispielsweise eine vollständige, kompakte Brückenschaltung erzeugt werden, die in dem dort in Draufsicht gezeigten Beispielsfall vier Lei­ stungstransistoren 15, 16, 17, 18 umfaßt, die jeweils mit Randstrukturen 22 versehen sind, welche durch in den Zwi­ schenräumen angeordnete Steuerschaltungen 23 angesteuert werden. Die Steuerschaltungen sind von einer Ätzstoppschicht 24 eingeschlossen.
Neben der hier angedeuteten Lösung für zwei Phasen lassen sich selbstverständlich auch mehrere unabhängige Leistungs­ bauelemente integrieren.
In Fig. 4 ist eine weitere Ausführungsform einer erfindungs­ gemäßen integrierten Leistungsschaltung 1 gezeigt, die ver­ tikale Leistungsbauelemente 2, 3 umfaßt, wobei jedoch keine Steuerschaltung vorgesehen ist. Mit den Bezugszeichen vor­ hergehender Figuren übereinstimmende Bezugszeichen bezeich­ nen gleiche oder ähnliche Teile, so daß insoweit eine er­ neute Erläuterung unterbleiben kann.
Zur Herstellung dieser integrierten Leistungsschaltung 1 mit den zumindest zwei vertikalen Leistungsbauelementen 2, 3 werden zunächst die Prozeßschritte zur Herstellung der ver­ tikalen Leistungsbauelemente 2, 3 durchgeführt, woraufhin zwischen diesen vertikalen Leistungsbauelementen 2, 3 eine laterale Isolationsschicht 13 erzeugt wird. Diese wird vor­ zugsweise durch einen LOCOS-Prozeß hergestellt. Diese Iso­ lationsschicht 13 kann entweder aus thermischem Oxid oder aus CVD-Oxid bestehen. Anschließend werden eine vordersei­ tige Schutzschicht und eine rückseitige Maskenschicht (je­ weils nicht dargestellt) aufgebracht, woraufhin die rücksei­ tige Maskenschicht fotolithographisch strukturiert wird, um eine Ausnehmung der Maskenschicht unterhalb der Isolations­ schicht 13 festzulegen. Anschließend erfolgt ein rückseiti­ ges Ätzen des Substrates bis zum Erreichen der lateralen Isolationsschicht 13.
Bei dieser Technologie besteht die Möglichkeit, komplemen­ täre vertikale Leistungsbauelemente herzustellen. Die be­ schriebenen Ätzverfahren dienen dabei zur Trennung der komplementären Leistungsbauelemente 2, 3.
Das in der Figur rechts gezeigte Leistungsbauelement ist ein p-Kanal-IGBT mit einem n⁺-Substrat 20, welches die Drain- Elektrode bildet, einer p⁻-Driftstrecke 21, einem isolierten Gate 22 und einer Source-Elektrode 23. Das linksseitige ver­ tikale Leistungsbauelement 3 ist ein n-Kanal HVDMOS-Transi­ stor, der gleichfalls das n⁺-Substrat 20 als Drain-Elektrode aufweist, und ferner eine n⁻-Driftstrecke 24, eine Gate- Elektrode 25 und eine Source-Elektrode 26 umfaßt.
In Abweichung zu dem hier gezeigten Ausführungsbeispiel können die Leistungsbauelemente 2, 3 auch Steuerschaltungen einschließen, die in der bislang üblichen Art mittels SIMOX- Technologie im Substratmaterial angeordnet sind. Hier wird der Ätzstopp durch die implantierte Oxidschicht gebildet, die dann lediglich zur Trennung der Leistungsteile dient. Dadurch kann der Ätzstopp mit geringen geometrischen Ab­ messungen ausgelegt werden.
In weiterer Abweichung zu dem hier gezeigten Ausführungs­ beispiel kann, wie nachfolgend unter Bezugnahme auf Fig. 5 erläutert wird, das zuletzt beschriebene Verfahren zum Her­ stellen einer integrierten Leistungsschaltung mit zwei ver­ tikalen Leistungsbauelementen dahingehend modifiziert wer­ den, daß ein Leistungsbauelement durch eine Steuerschaltung ersetzt wird. Es ergibt sich ein Verfahren zum Herstellen einer integrierten Leistungsschaltung 1 mit einem vertikalen Leistungsbauelement 2, 3 und einer Steuerschaltung 4 zum An­ steuern des vertikalen Leistungsbauelementes 2, 3, mit fol­ genden Verfahrensschritten: Durchführen von Prozeßschritten zur Herstellung des vertikalen Leistungsbauelementes 2, 3 und der Steuerschaltung 4; Erzeugen einer lateralen Isola­ tionsschicht 13 zwischen dem vertikalen Leistungsbauelement 2, 3 und der Steuerschaltung 4; Aufbringen einer vordersei­ tigen Schutzschicht; fotolithographisches Erzeugen einer rückseitigen Maskenschicht mit einer Ausnehmung unterhalb der lateralen Isolationsschicht 13; und rückseitiges Ätzen des Substrates.
Wie in Fig. 5 gezeigt ist, ist das linksseitig gezeigte Leistungsbauelement ein HVDMOS-Transistor 2 mit einem n⁺- Substrat 30, welches die Drain-Elektrode bildet, einer n⁻- Driftstrecke 31, einem Gate 32 und einer Source-Elektrode 33. Die rechtsseitig gezeigte CMOS-Steuerschaltung 4 umfaßt einen NMOS-Transistor 35, der innerhalb einer p-Wanne 36 liegt, sowie einen PMOS-Transistor 37. Diese Transistoren 36, 37 liegen oberhalb der n⁻-Epitaxieschicht 31, welche auf dem n⁺-Substrat 30 liegt. Wie bereits erläutert, sind das Leistungsbauelement 2 und die Steuerschaltung 4 durch die von einem thermischen Siliziumoxid gebildete Isolations­ schicht 13 voneinander getrennt, unterhalb der die rücksei­ tige Ätzausnehmung 11 liegt. Auch hier ist eine Beeinflus­ sung der Steuerschaltung 4 durch das Leistungsbauelement 2 ausgeschlossen.
Nachfolgend wird unter Bezugnahme auf Fig. 6 ein sechstes Ausführungsbeispiel einer erfindungsgemäßen integrierten Leistungsschaltung erläutert. Dieses stimmt mit Ausnahme der nachfolgend erläuterten Unterschiede mit dem Ausführungsbei­ spiel gemäß Fig. 1 überein, wobei gleichfalls übereinstim­ mende Bezugszeichen gleiche oder ähnliche Teile oder Bauele­ mente bezeichnen.
Bei der Ausführungsform gemäß Fig. 6 ist die Steuerschaltung 4 ringförmig von einem einzigen Leistungsbauelement 2′ um­ schlossen. Dieses ringförmig ausgestaltete Leistungsbauele­ ment 2′ weist also in seinem Mittenbereich einen Silizium­ film auf, der durch die rückseitige Ätzausnehmung 11 unter­ halb der Ätzstoppschicht 12 definiert ist, wobei hier die LOCOS-Isolation 13 die mittig auf dem Siliziumfilm angeord­ nete Steuerschaltung 4 ringförmig umläuft.
Den zuvor beschriebenen erfindungsgemäßen Verfahren ist es gemeinsam, daß man sich zur gegenseitigen elektrischen Iso­ lation verschiedener Bauelemente, also zur Isolation von vertikalen Leistungsbauelementen gegeneinander oder zur elektrischen Isolation eines vertikalen Leistungsbauelemen­ tes von einer Steuerschaltung rückseitiger, durch Ätzen ge­ bildeter Ausnehmungen bedient. Für den rückseitigen Ätzpro­ zeß bedarf es eines Ätzstopps. Zur Erzeugung des Ätzstopps kann man verschiedene Materialien verwenden. In Abhängigkeit von der Wahl der Materialien erhält man verschiedene Ergeb­ nisse.
Einerseits kann der Ätzstopp auf der Scheibenoberfläche aus­ gebildet werden. Dies kann beispielsweise durch Abscheiden einer Oxidschicht auf der Scheibenoberfläche oder durch Oxidation der Scheibe geschehen.
Andererseits kann man sich auch einer SOI-Technik bzw. einer Technik mit einer vergrabenen Isolationsschicht oder einer vergrabenen Ätzstoppschicht bedienen. In diesem Fall kann die Siliziumschicht oberhalb der vergrabenen Ätzstoppschicht bzw. der vergrabenen Isolationsschicht verwendet werden, um hierin die Steuerschaltung auszubilden.
Bei sämtlichen beschriebenen Technologien können ein oder mehrere Steuerschaltungen mit einem oder mehreren Leistungs­ bauelementen in einer einzigen Leistungsschaltung integriert werden.
Anstelle des bei dem bevorzugten Ausführungsbeispiel be­ schriebenen Aufbringens einer vorderseitigen Ätz-Schutz­ schicht kann eine vorderseitige Ätz-Abdeckung an dem Wafer angebracht werden, die als Teflondichtung ausgeführt sein kann.

Claims (19)

1. Verfahren zum Herstellen einer integrierten Leistungs­ schaltung (1) mit einem vertikalen Leistungsbauelement (2, 3) und einer Steuerschaltung (4) zum Ansteuern des vertikalen Leistungsbauelementes (2, 3), mit folgenden Verfahrensschritten:
  • - Erzeugen einer Ätzstoppschicht (12) unterhalb des für die Steuerschaltung bestimmten Halbleiterbereiches;
  • - Durchführen von Prozeßschritten zum Herstellen des vertikalen Leistungsbauelementes (2, 3) und der Steuerschaltung (4);
  • - Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;
  • - fotolithographisches Erzeugen einer rückseitigen Mas­ kenschicht mit einer Ausnehmung unterhalb der Ätz­ stoppschicht (12); und
  • - rückseitiges Ätzen des Substrates bis zum Erreichen der Ätzstoppschicht (12).
2. Verfahren nach Anspruch 1, gekennzeichnet durch den Verfahrensschritt des Erzeugens einer lateralen Iso­ lationsschicht (13) zwischen der Steuerschaltung (4) und dem vertikalen Leistungsbauelement (2, 3).
3. Verfahren zum Herstellen einer integrierten Leistungs­ schaltung mit wenigstens zwei vertikalen Leistungs­ bauelementen (2, 3), mit folgenden Verfahrensschritten:
  • - Durchführen von Prozeßschritten zur Herstellung der vertikalen Leistungsbauelemente und Erzeugen einer lateralen Isolationsschicht (13) zwischen den verti­ kalen Leistungsbauelementen (2, 3);
  • - Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;
  • - fotolithographisches Erzeugen einer rückseitigen Mas­ kenschicht mit einer Ausnehmung unterhalb der latera­ len Isolationsschicht (13); und
  • - rückseitiges Ätzen des Substrates.
4. Verfahren zum Herstellen einer integrierten Leistungs­ schaltung (1) mit einem vertikalen Leistungsbauelement (2, 3) und einer Steuerschaltung (4) zum Ansteuern des vertikalen Leistungsbauelementes (2, 3), mit folgenden Verfahrensschritten:
  • - Durchführen von Prozeßschritten zur Herstellung des vertikalen Leistungsbauelementes (2, 3) und der Steuerschaltung (4);
  • - Erzeugen einer lateralen Isolationsschicht (13) zwischen dem vertikalen Leistungsbauelement (2, 3) und der Steuerschaltung (4);
  • - Aufbringen einer vorderseitigen Ätz-Schutzschicht oder Anbringen einer vorderseitigen Ätz-Abdeckung;
  • - fotolithographisches Erzeugen einer rückseitigen Mas­ kenschicht mit einer Ausnehmung unterhalb der latera­ len Isolationsschicht (13); und
  • - rückseitiges Ätzen des Substrates.
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß die laterale Isolationsschicht (13) eine geringere Ätzrate als das verwendete Substrathalbleitermaterial hat, und
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,
daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) einen LOCOS-Prozeß umfaßt, und
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.
7. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,
daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) das Abscheiden eines CVD-Oxids umfaßt, und
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der lateralen Isolationsschicht (13) durchgeführt wird.
8. Verfahren nach einem der Ansprüche 3 bis 7, dadurch ge­ kennzeichnet,
daß der Verfahrensschritt des Erzeugens einer lateralen Isolationsschicht das Erzeugen einer Ätzstoppschicht un­ terhalb des die vertikalen Leistungsbauelemente (2, 3) miteinander verbindenden Bereiches umfaßt, und
daß der Verfahrensschritt des rückseitigen Ätzens bis zum Erreichen der Ätzstoppschicht (13) durchgeführt wird.
9. Verfahren nach einem der Ansprüche 2 bis 8, dadurch ge­ kennzeichnet, daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) die Herstellung eines lateralen, gesperrten pn-Überganges umfaßt.
10. Verfahren nach einem der Ansprüche 2 bis 8, dadurch ge­ kennzeichnet, daß der Verfahrensschritt des Erzeugens der lateralen Isolationsschicht (13) die Herstellung eines Trenches umfaßt.
11. Verfahren nach einem der Ansprüche 1, 2, 8 oder 9, da­ durch gekennzeichnet, daß der Verfahrensschritt des Erzeugens der Ätzstopp­ schicht (12) einen SIMOX-Prozeß umfaßt.
12. Verfahren nach Anspruch 11, gekennzeichnet durch den Verfahrensschritt des Hochtemperaturausheilens nach der Durchführung des SIMOX-Prozesses.
13. Verfahren nach einem der Ansprüche 1, 2, 8 bis 12, da­ durch gekennzeichnet, daß die Ätzstoppschicht (12) erzeugt wird, indem eine vergrabene Dielektrikumschicht mittels Wafer-Bonding gebildet wird.
14. Verfahren nach einem der Ansprüche 1, 2, 8 bis 13, da­ durch gekennzeichnet, daß bei Verwendung elektrochemischer Ätzverfahren die Ätzstoppschicht (12) ein pn-Übergang ist.
15. Verfahren nach einem der Ansprüche 1, 2, 8 bis 14, da­ durch gekennzeichnet, daß die Ätzstoppschicht (12) durch eine Hochdosisimplan­ tation von Bor oder Kohlenstoff gebildet wird.
16. Verfahren nach einem der Ansprüche 1, 2, 8 bis 15, da­ durch gekennzeichnet, daß die Ätzstoppschicht (12) durch epitaktisches Auf­ wachsen einer Silizium-Germanium-Schicht gebildet wird.
17. Verfahren nach einem der Ansprüche 1 bis 16, gekenn­ zeichnet durch den auf den Verfahrensschritt des rückseitigen Ätzens des Substrates folgenden Verfahrensschritt des Auf­ füllens der rückseitigen Ausnehmung (11) des Substrates.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das Auffüllen mit Polymid erfolgt.
19. Verfahren nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß auf einem Chip komplementäre Leistungsbauelemente (2, 3) vorgesehen sind.
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