DE4135522A1 - Schaltungsanordnung zum schutz integrierter schaltkreise - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Schutz integrierter Schaltkreise, insbesondere CMOS-Schaltkreise, bei der zwischen einem Schaltkreis-Anschluß und einer Versorgungs­ potential-Leitung bzw. zwischen Versorgungspotential-Anschlüs­ sen Ableitelemente geschaltet sind.

Derartige Schaltungsanordnungen sind beispielsweise aus der US-PS 48 29 350 bekannt. Hintergrund für derartige Schaltungen ist die Tatsache, daß heutige MOS-Bauelemente, insbesondere CMOS-Bauelemente, bei der Fertigung und beim Umgang eine hohe Ausfallrate aufgrund elektrostatischer Entladungen (ESD) von Mensch und Maschine aufweisen. Zur Verringerung der Ausfallra­ te dienen die Schutzschaltungen, die auf dem Bauelement mitin­ tegriert werden. Solche Schaltungen schützen dann die empfind­ lichen Gateoxide der Eingangstransistoren vor Überspannungen. Ohne diesen Bausteinschutz können Spannungen von weniger als 20 V zur Zerstörung der Bauelemente führen, was bei Bausteinen mit separatem Schutz einige tausend Volt erfordert.

Das Problem der ESD-Verträglichkeit wird verschärft durch eine zunehmende Verringerung der Gateoxiddicke der Transistoren und eine Erhöhung der Integrationsdichte, die zu großen Chipflä­ chen führen. Es hat sich gezeigt, daß Schaltungen gemäß der vorgenannten US-PS 48 29 350 oder ESD-Schutzschaltungen für dynamische Speicher vergleichsweise anfällig gegen ESD-Ereig­ nisse sind. Bei dynamischen Speichern ist üblicherweise ein Dickoxid- bzw. Feldoxidtransistor vom Schaltkreisanschluß ge­ gen das negative Versorgungsspannungspotential geschaltet. Weiterhin ist der Schaltkreisanschluß (Pad) über einen Wider­ stand und einen Dünnoxidtransistor mit dem negativen Versor­ gungsspannungspotential verbunden. Dabei arbeitet bei positi­ ver elektostatischer Belastung der Dickoxidtransistor als ein im Lawinendurchbruch betriebener parasitärer Bipolartransi­ stor, der die Überspannungen gegen das negative Versorgungs­ spannungspotential abführt. Eine direkte Stromverbindung des Schaltkreis-Anschlusses zum positiven Versorgungsspannungs­ potential ist nicht vorgesehen. Demgegenüber zeigen Schutz­ schaltungen, wie sie beispielsweise aus der EP 04 41 126 A2 oder der US-PS 40 66 918 bekannt sind, eine vergleichsweise geringe oder gar keine ESD-Empfindlichkeit.

Der Erfindung liegt die Aufgabe zugrunde, eine weitere Mög­ lichkeit zum effektiven Schutz moderner Halbleiterchips gegen ESD-Ereignisse anzugeben.

Die Erfindung löst diese Aufgabe mit den Merkmalen des Patent­ anspruchs 1.

Der Erfindung liegt die Erkenntnis zugrunde, daß bei den zu­ nehmenden Chipabmessungen moderner Speichergenerationen vor allem die langen Versorgungspotential-Leitungen einen Einfluß auf ESD-Ereignisse haben. Maßgebend ist der Leitungswiderstand aufgrund der endlichen Leiterbahnbreite. In Verbindung mit pa­ rasitären Kapazitäten kann dieser Widerstand bei ESD-Ereignis­ sen mit hohen Stromspitzen lokale Überspannungen zur Folge ha­ ben, die zu chipinternen Ausfällen an den Source- bzw. Drain­ kontakten führen. Mit einem erfindungsgemäß vorgesehenen wei­ teren Ableitelement zwischen den Versorgungsspannungsleitungen läßt sich ein sicherer und kostengünstiger Schutz erreichen.

Ausgestaltungen der Erfindung sind in Unteransprüchen gekenn­ zeichnet. Die Erfindung wird nachfolgend anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigen:

Fig. 1 ein Prinzipschaltbild zur Erläuterung der Erfindung und

Fig. 2 einen Querschnitt durch einen erfindungsgemäßen Halb­ leiterchip an einem Schaltkreisanschluß.

Gemäß Fig. 1 wird ein Halbleiterchip von Anschlüssen VCC und VSS mit Spannung versorgt. Die an diesen Anschlüssen anliegen­ den Versorgungspotentiale befinden sich üblicherweise an der äußeren Peripherie der Schaltung und umrahmen den gesamten Chip. Die Anschlußpads P liegen an den Längs- und/oder Stirn­ seiten des Chips verteilt. Durch Anschlußdrähte (Bonddrähte) werden die Versorgungsleitungen und die Pads mit den Gehäuse­ anschlüssen verbunden. Die Schutzschaltung PC gegen elektro­ statische Entladung liegt zwischen einem Anschlußpad P und beispielsweise der VSS-Leitung. Bei einem ESD-Ereignis führt die Schutzschaltung PC die Ladung niederohmig über die Versor­ gungsleitung gegen ein Bezugspotential, hier VSS ab. Der Schutzschaltung PC nachgeschaltet ist ein Eingangspuffer IB. Als Element der eigentlichen Schaltung ist ein Inverter I und ein Verstärker V dargestellt. Beide werden von den Versor­ gungspotential-Leitungen L1 und L2 versorgt. Der Eingang des Inverters ist mit einem internen Bus B verbunden. Der Inverter besitzt einen p-Kanal-Transistor und einen n-Kanal-Transistor. Der Sourceanschluß des n-Kanal-Transistors ist mit einem Kno­ ten K verbunden, der an die Versorgungspotential-Leitung L2 für VSS angeschlossen ist. Die Kapazitäten C1 bis C4 sind pa­ rasitäre Kapazitäten. Mit den Widerständen RL1 bzw. RL2 sind die Leitungswiderstände der Versorgungspotential-Leitungen für VCC bzw. VSS symbolisiert.

Bei einem ESD-Ereignis mit positiver Spannung am Anschlußpad P fließt die ESD-Ladung über die Schutzschaltung PC nach VSS ab. Das Gate des n-Kanal-Transistors ist durch parasitäre Kapazi­ täten C2 an Nullpotential geklemmt, so daß der Transistor sperrt. Die ebenfalls über parasitäre Kapazitäten C3, C4 an Nullpotential geklemmte Leitung L1 stellt eine große Ladungs­ senke dar und kann floaten. Da keine leitende Verbindung zwi­ schen der Leitung L1 und der Leitung L2 für das negative Ver­ sorgungspotential VSS besteht, bleibt im ESD-Fall L1 zunächst auf Nullpotential. Der Stromfluß entlang der VSS-Leitung L2 verursacht aufgrund des verteilten Leiterbahnwiderstandes RL2 einen Potentialabfall, der im Bereich des Anschlußpads am höchsten ist, weil dort der gesamte Leiterbahnwiderstand am größten ist. Überschreitet das VSS-Potential bei den n-Kanal- Transistoren die Durchbruchspannung der Sourcegebiete bzw. die Punch-Spannung, so fließt ein Strom in den Knoten K. Über die Source fließt dieser Strom zu benachbarten Wannenanschlüssen bzw. zum Drain des n-Kanal-Transistors und weiter über den p- Kanal-Transistor zur VCC-Leitung L1. Der Strom über die Sourcegebiete der n-Kanal-Transistoren kann dabei so groß wer­ den, daß es zu erwähnten Ausfällen aufgrund durchlegierter Kontaktlöcher kommt.

Bei Schutzschaltungen, die wie in der US-PS 40 66 918 Dioden zwischen dem Anschlußpad und jeweils einer Versorgungspoten­ tial-Leitung aufweisen, tritt das geschilderte Problem der lo­ kalen Überspannung nicht auf, da die jeweilige komplementäre Diode die nicht belastete Versorgungspotential-Leitung auf­ lädt. Bei positiver ESD-Spannung sperrt die zur VSS-Leitung liegende Diode. Die zur VCC-Leitung führende Diode ist in Durchlaßrichtung geschaltet und lädt die parasitäre Kapazität der Leitung auf. Sobald die ESD-Spannung die Durchbruchspan­ nung der zur VSS-Leitung gelegten Diode überschreitet, wird die Ladung über diese Diode gegen VSS abgeführt. Durch die je­ weils komplementären Ableitelemente kann in diesem Fall ein ungehinderter Potentialausgleich stattfinden.

Im Fall der ESD-Schaltungen, von dem die Erfindung ausgeht, haben Versuche gezeigt, daß grundsätzlich eine Verbreiterung der Versorgungspotential-Leitungen L1 und L2 zu einem ausrei­ chenden Schutz genügen. Bei Speicherchips der nächsten Genera­ tionen ist jedoch zu erwarten, daß die Verbreiterung der Ver­ sorgungsbahnleitungen immer größer wird, so daß die Versor­ gungspotential-Leitungen einen erheblichen Anteil an der Chip­ fläche haben werden.

Gemäß der vorliegenden Erfindung ist deshalb vorgesehen, an jedem Schaltkreis-Anschluß (Pad) P eine Schutzdiode SD vorzu­ sehen. Die Schutzdiode ist in Sperrichtung von der VCC-Leitung L1 zur VSS-Leitung L2 geschaltet. Die Diode muß dabei für hohe Stromdichten ausgelegt sein. Bei einem ESD-Ereignis, bei dem die Schutzschaltung PC aktiv wird, wird an dem Schaltkreis-An­ schluß P die Schutzdiode SD leitend, sobald ihre Durchlaßspan­ nung überschritten wird. Dadurch kann ein sofortiger Potent­ ialausgleich zwischen den Leitungen L2 und L1 stattfinden, so daß die parasitären Kapazitäten, die in Verbindung mit den Leiterbahnwiderständen große Zeitkonstanten ergeben, neutrali­ siert werden.

Eine geänderte Chiparchitektur sieht vor, daß die Versorgungs­ potential-Leitungen nicht mehr wie bisher an der Peripherie des Chips verlaufen und den Chip umrahmen, sondern in der Mit­ te des Chips angebracht sind. Dies führt dazu, daß die Pads in der Mitte des Chips liegen müssen. Um die Anschlußdrähte zu den Pads möglichst kurz zu halten, müssen die Gehäuseanschlüs­ se über das Silizium an die Pads herangeführt werden.

Fig. 2 zeigt einen Querschnitt durch einen Halbleiterchip mit erfindungsgemäß integrierter Schutzdiode. In einem p-leitfähi­ gen Substrat 1 sind n-leitfähige Wannen 2 bzw. 3 angeordnet. In den Wannen 2 und 3 sowie im Substrat 1 sind n⁺- bzw. p⁺- Zonen angeordnet, die zum Anschluß jeweiliger Leitungen die­ nen. Das Gate G des dargestellten Inverters und die Versor­ gungspotential-Leitung L1 liegt über parasitäre Kapazitäten C6 bzw. C5 gegen ein Bezugspotential. Das Gate ist weiterhin mit den Gateanschlüssen des n-Kanal- bzw. p-Kanal-Transistors ver­ bunden. An ihren jeweiligen Drainanschlüssen der Transistoren ist der Ausgangsanschluß 0 angeschlossen. Erfindungsgemäß ist in der Wanne 2 eine p⁺-Zone vorgesehen, die mit dem Anschluß VSS verbunden ist. Dieser Anschluß ist weiterhin mit der Source des n-Kanal-Transistors verbunden. In der Wanne 2 sind weiterhin im Querschnitt zwei n⁺-Zonen dargestellt, die mit der Versorgungspotential-Leitung L1 verbunden sind. Auf diese Weise ist zwischen der p⁺-Zone und den n⁺-Zonen der Wanne 2 ei­ ne Schutzdiode SD gemäß Fig. 1 realisiert. Bei dieser Ausfüh­ rung der Erfindung ergibt sich der Effekt, daß aufgrund der Schutzdiode SD bei einem ESD-Ereignis das VCC-Potential im Ab­ stand einer Diodenspannung dem Potential des Versorgungspoten­ tial-Anschlusses VSS folgen kann. Ohne die Schutzdiode SD wür­ de die Versorgungspotential-Leitung L1 aufgrund der verteilten parasitären Kapazitäten C5 eine riesige Ladungssenke bilden, die das Potential VCC aufgrund der Leiterbahnwiderstände erst verzögert dem Potential VSS folgen lassen würde.

Die erfindungsgemäß vorgesehene großflächig ausgeführte Schutzdiode SD, die an jedem Anschlußpad P angeordnet ist, sorgt dafür, daß die Potentialdifferenz zwischen VSS und VCC nicht größer wird als eine Diodenspannung und ein sofortiger Potentialausgleich herbeigeführt wird.

Claims (2)

1. Schaltungsanordnung zum Schutz integrierter Schaltkreise, insbesondere CMOS-Schaltkreise, bei der zwischen einem Schalt­ kreis-Anschluß und einer Versorgungspotential-Leitung bzw. zwischen Versorgungspotential-Anschlüssen Ableitelemente ge­ schaltet sind, dadurch gekennzeichnet, daß neben jedem Schaltkreis-Anschluß (P) ein weiteres Ableit­ element (SD) angeordnet ist, das zwischen die mit den Versor­ gungspotential-Anschlüssen (VSS, VCC) verbundenen Versorgungs­ potential-Leitungen (L1, L2) geschaltet ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das weitere Ableitelement eine Diode (SD) ist.