DE4131780A1 - Schaltungsanordnung zur verarbeitung von datensignalen - Google Patents

Description

Bei Kommunikationssystemen sind Telekommunikationseinrichtun­ gen, wie z. B. Fernsprechapparate, über eine Vielzahl von Teil­ nehmeranschlußleitungen an Vermittlungsknoten, wie z. B. private oder öffentliche Vermittlungseinrichtungen, angeschlossen. In den Vermittlungseinrichtungen werden die Teilnehmeranschlußlei­ tungen mit Teilnehmeranschlußbaugruppen verbunden. Mehrere Teil­ nehmeranschlußleitungen können dabei an einer Teilnehmeran­ schlußbaugruppe zusammengefaßt werden. Für jede Teilnehmeran­ schlußleitung ist ab der Teilnehmeranschlußbaugruppe ein ver­ mittlungsinterner Übertragungskanal vorgesehen. Der vermitt­ lungsinterne Übertragungskanal hat dabei folgende Struktur: zwei Sprachkanäle, einen Betriebskanal, einen Signalisierungs­ kanal sowie wenigstens einen Kanal für die Steuerung einer Übertragungsschnittstelle (z. B. C/I; A/E-Bit). Von den Tele­ kommunikationseinrichtungen kommende Datenströme werden in Übertragungskanäle geleitet und über Multiplexeinrichtungen in vermittlungsinterne Übertragungsrahmen zusammengefaßt. Die Übertragungsraten der Datenströme von den Telekommunikations­ endeinrichtungen zu den Teilnehmeranschlußbaugruppen betragen beispielsweise in einem ISDN-Kommunikationssystem 144 kbit/s (Basisanschluß) und zwischen Teilnehmeranschlußbaugruppe und Multiplexeinrichtung 2048 kbit/s. Je nachdem, wie viele Teil­ nehmeranschlußbaugruppen über die Multiplexeinrichtung zusam­ mengefaßt werden, ist eine Übertragungsrate von 8, 32 oder mehr Mbit/s zu den nachfolgenden Baugruppen, wie z. B. zu Kop­ pelfeldbaugruppen, notwendig. Um sich dem steigenden Datenauf­ kommen in der Kommunikationstechnik anzupassen, werden immer schnellere Baugruppensysteme mit höheren Verarbeitungsgeschwin­ digkeiten bzw. Übertragungsraten in Vermittlungseinrichtungen integriert. Die für eine Datenübertragung durchzuführenden Über­ tragungs/Quittierungsprozeduren werden beispielsweise zwischen der Teilnehmeranschlußbaugruppe und einer nachfolgenden Koppel­ feldbaugruppe mit einer Ablaufsteuereinheit ausgeführt.

Die Erfindung betrifft eine Schaltungsanordnung zur Verarbei­ tung von Datensignalen, mit einer Schaltungseinheit, die einen ersten und einen zweiten Eingang sowie einen ersten und einen zweiten Ausgang aufweist, wobei dem ersten Eingang ein Daten­ strom zuführbar ist und wobei der zweite Eingang über einen eine Speichereinheit enthaltenden Rückkopplungszweig mit dem zweiten Ausgang verbunden und mit einer an diesem auftretenden Zustands-Bitfolge beaufschlagbar ist.

Bei den bisher bekannten, wie z. B. in der US Patentschrift 47 86 829 oder im Tietze/Schenk, Halbleiter-Schaltungstechnik, Fünfte Auflage, 1980, Seite 491 gezeigten Schaltungsanordnun­ gen, ergeben sich bei der Verarbeitung der Daten bei einem am Eingang anliegenden Zeitmultiplexsignal Probleme. Diese Verar­ beitungsprobleme treten speziell dann in Erscheinung, wenn eine system- und zeitgerechte Verarbeitung (Übertragungs-/Quit­ tierungsprozeduren) der an dem Vermittlungs- oder Datenverar­ beitungssystem anliegenden Datenströme erforderlich ist. Ein wesentlicher Nachteil der bekannten Ablaufsteuereinheiten be­ steht darin, daß diese jeweils so lange für einen Kanal-Zeit­ schlitz des Zeitmultiplexsignals reserviert bleiben, bis alle an einer Teilnehmeranschlußbaugruppe anliegenden Datensignale abgearbeitet und die Übertragungs/Quittierungsprozeduren abge­ schlossen sind. Das bedeutet jedoch, daß weitere an Teilneh­ meranschlußbaugruppen an liegende Datensignale nicht abgearbei­ tet werden können. Bei einer Belegung der Ablaufsteuerung kön­ nen so für das Telekommunikationssystem wichtige Datensignale wie Steuerinformationen oder Kurzschlußmeldungen von den Teil­ nehmeranschlußbaugruppen nicht sofort weitergeleitet und des­ halb vom Vermittlungssystem nicht erkannt werden. Ebenso kann ein Überschreiben und damit ein Verlust wichtiger Datensignale eine Folge von zu langen Verzögerungen bei der Weiterleitung der Datensignale von den Teilnehmeranschlußbaugruppen sein.

Um eine sofortige Bearbeitung von an Teilnehmeranschlußbau­ gruppen anliegenden Datensignalen zu erreichen und einen möglichen Verlust von Datensignalen zu vermeiden, kann eine den Kanal-Zeitschlitzen in einem Übertragungsrahmen entspre­ chende Anzahl von Ablaufsteuerungen für die Abarbeitung von Datensignalen in das Kommunikationssystem integriert werden. Die große Anzahl von Ablaufsteuerungen hat jedoch den Nach­ teil, daß neben den wirtschaftlichen Aspekten, z. B. hoher Kostenaufwand, ein großer Platzbedarf für deren Integration innerhalb eines Vermittlungssystems benötigt wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art mit einem minimalen Schaltungsaufwand Übertragungs- und/oder Quittierungsprozeduren durchgeführt werden können.

Die Aufgabe wird ausgehend vom Oberbegriff des Patentanspruchs 1 durch dessen kennzeichnende Merkmale gelöst.

Die Erfindung bringt den Vorteil mit sich, daß mit nur einer Ablaufsteuerung alle in einem Zeitmultiplexsignal zusammenge­ faßten Datenströme abgearbeitet werden. Darüber hinaus können bei beliebig hohen Übertragungsraten die Übertragungs-/Quittie­ rungsprozeduren von der Schaltungsanordnung ausgeführt werden. Neben dem wirtschaftlichen Vorteil der Einsparung von Ablauf­ steuerungen ergibt sich als weiterer Vorteil, daß die anliegen­ den Datensignale ohne Verzögerung erkannt und unter Echtzeitbe­ dingung abgearbeitet werden.

Von Vorteil ist es in weiterer Ausgestaltung der Erfindung, daß die Speichereinrichtung im Rückkopplungszweig ein Schiebe­ register ist, da es ohne eine besondere Ansteuerung eine an seinem Eingang anliegende "Zustands"-Bitfolge zwischenspeichert. Eine der Anzahl der Datenströme entsprechende Anzahl von Spei­ cherplätzen im Schieberegister ermöglicht, daß das Schiebere­ gister bei zyklischem Abtasten eines Kanal-Zeitschlitzes immer die zuletzt gebildete "Zustands"-Bitfolge einer Übertragungs /Quittierungsprozedur zwischen Sender- und Empfängereinheit am zweiten Eingang der Schaltungseinheit anlegt und so die Schal­ tungseinheit eine neue dem jeweiligen Stand der Übertragungs-/ Quittierungsprozedur entsprechende "Zustands"-Bitfolge bildet.

In weiterer Ausgestaltung der Erfindung kann die Speicherein­ richtung im Rückkopplungszweig ein Schreib-Lese-Speicher sein, was den Vorteil mit sich bringt, daß bei einer großen Anzahl von Kanal-Zeitschlitzen der Kostenaufwand sowie der Platzbe­ darf für einen Schreib-Lese-Speicher (RAM-Speicher) um ein Vielfaches geringer ist, als z. B. ein Schieberegister mit ver­ gleichbar vielen Speicherplätzen.

Eine weiterführende Ausgestaltung der Erfindung besteht darin, daß eine Steuereinheit vorgesehen ist, an deren Eingang ein Taktsignal anliegt, wobei die Steuereinheit entsprechend der Anzahl der Kanal-Zeitschlitze je Kanal-Zeitschlitz ein Abtast­ signal erzeugt. Dies hat neben dem Vorteil, daß zu den in den Kanal-Zeitschlitzen angeordneten Steuerdaten jeweils ein zyk­ lisch, synchrones Abtastsignal erzeugt wird, noch den weiteren Vorteil, daß durch die Verwendung von nur einer Steuereinheit eine Vielzahl von Steuereinheiten eingespart und dadurch die Integration in der Schaltungsanordnung unproblematisch ist.

Eine weitere vorteilhafte Ausgestaltung der Erfindung besteht darin, daß eine Ausgabeeinheit vorgesehen ist, die aus einem Ausgaberegister und einen Ausgabespeicher besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist. Dies hat den Vorteil, daß ein für die weitere Bearbeitung notwendi­ ges E-Bit (Quittierungssignal) in den gerade anliegenden Kanal-Zeitschlitz eingetragen werden kann und dieser so für eine weitere Verarbeitung gekennzeichnet ist. Entsprechend der Bearbeitung der Übertragungskanäle werden die im Betriebskanal vermerkten "Monitor"-Daten aus dem vermittlungsinterenen Über­ tragungskanal ausgelesen und in den Ausgabespeicher abgelegt. Die Speicherabarbeitung nach dem FIFO-Modus hat dabei den Vorteil, daß die "Monitor"-Daten entsprechend der zeitlichen Abfolge der Bearbeitung der Übertragungskanäle wieder ausgelesen werden, so daß eine logische Abfolge bei der Weiterleitung der "Monitor"-Daten beibehalten wird.

Weitere Besonderheiten der Erfindung werden nun aus den nachfolgenden näheren Erläuterungen von Ausführungsbeispielen der Schaltungsanordnung gemäß der Erfindung anhand der Zeichnungen ersichtlich:

Es zeigt

Fig. 1 ein Prinzipschaltbild einer Telekommunikationsanlage,

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung,

Fig. 3a eine Schaltungsanordnung nach einer Ausführungsform der Erfindung,

Fig. 3b eine weitere Ausführungsform der Erfindung,

Fig. 4 einen schematischen Aufbau eines/meherer Übertragungsrahmen mit einer Mehrzahl von Kanal-Zeitschlitzen,

Fig. 5 Signalverläufe während einer Übertragungs /Quittierungsprozedur,

Fig. 6 eine zyklische Belegung eines Speicherelementes mit Zustandsvariablen.

Fig. 1 zeigt ein Prinzipschaltbild einer Telekommunikationsan­ lage. Die von/zu den Telekommunikationsteilnehmern T1, . . ., Tn verlaufenden Teilnehmeranschlußleitungen TL1, . . ., TLn sind bei dieser Darstellung schematisch an eine Vermittlungseinheit TKS angeschlossen. Eine Vielzahl von Teilnehmeranschlußleitungen TL1, . . . ,TLn werden mittels eines oder mehrerer Steuermodule, insbesondere einer Teilnehmeranschlußeinheiten B1, . . ., Bn aufweisenden Schnittstellenbaugruppe TSB zusammengefaßt. Eine Ablaufsteuerung FSM führt Übertragungs/Quittierungsprozeduren aus und leitet danach von einer Mehrzahl von Teilnehmeran­ schlußbaugruppen B1, . . ., Bn kommende Datensignale D1, . . ., Dn zu den nachfolgenden vermittlungsinternen Baugruppeneinheiten, wie z. B. Koppelfeldbaugruppen KN, weiter. In den jeweiligen Steuer­ einheiten ST sind die Mikroprozessoren CP für die Steuerung der Datensignale D1, . . ., Dn in der Vermittlungseinheit TKS an­ geordnet.

Fig. 2 zeigt schematisch in einem zum Verständnis der Erfindung erforderlichen Umfang die Ablaufsteuerung FSM, die Teil einer umfassenderen Schaltungsanordnung TKS sein kann. Die Ablauf­ steuerung FSM setzt sich im wesentlichen aus einer Schaltungs­ einheit KL, einer Ausgabeeinheit A sowie einem in einem Rück­ kopplungszweig RKZ angeordneten Speichereinrichtung SR zusam­ men. Die Schaltungseinheit KL wird an einem ersten Eingang ED mit einem Datenstrom Dn beaufschlagt. Dieser Datenstrom Dn wird aus einer Vielzahl von am Ausgang der Teilnehmeranschluß­ einheiten B1, . . . ,Bn anliegenden Datensignalen D1, . . . ,Dn gebil­ det. Diese Datensignale D1, . . ., Dn werden über eine oder mehre­ re Zeitmultiplexeinrichtungen MUX in einem oder mehreren Ober­ tragungsrahmen UE1, . . ., UEm mit jeweils einer Mehrzahl von Ka­ nal-Zeitschlitzen R1, . . .,Rn zusammengefaßt. An einem gegebenen Kanal-Zeitschlitz können an einem Ausgang AE der Schaltungs­ einheit KL nach schaltungsinternen Verarbeitungsprozeduren ein Quittierungssignal E sowie ein Übernahmesignal M für Monitor­ daten eines Kanal-Zeitschlitzes anliegen. An den Schaltungs­ ausgängen der Ausgabeeinheit A der Ablaufsteuerung FSM können zum einen die "Monitordaten" des Betriebskanals und zum ande­ ren das Quittierungssignal E an nachgeordnete Schaltungsein­ heiten weitergeleitet werden. Ein zweiter Ausgang AD der Schaltungseinheit KL wird über ein in einem Rückkopplungszweig RKZ angeordnetes Speichereinrichtung SR mit dem Eingang ER der Schaltungseinheit KL verbunden. Des weiteren liegt der am er­ sten Eingang ED anliegende Datenstrom Dn ebenso an der Aus­ gabeeinheit A an.

Fig. 3a zeigt eine bevorzugte Ausführungsform der Schaltungsan­ ordnung FSM nach einer Ausführungsform der Erfindung. Eingangs­ seitig wird die Schaltungsanordnung FSM an den Übergabepunkten PDn und PTR mit dem Zeitmultiplexsignal Dn sowie einem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Das Taktsignal TR wird an eine Steuereinheit SE, an die Ausgabe­ einheit A sowie an das Speicherelement SR weitergeleitet. Die Steuereinheit SE, ein l-aus-n-Zähler, erzeugt entsprechend den am Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeit­ schlitzen des Datenstromes Dn ein "Abtastsignal" EN (siehe Fig. 4, Zeile 2). Das Abtastsignal EN liegt sowohl an einem weite­ ren Eingang EEC der Schaltungseinheit KL als auch am Speicher­ element SR an. Die Ausgabeeinheit A ist in ein Ausgaberegister AR und einen Ausgabespeicher SMS unterteilt. Ein von der Schal­ tungseinheit KL erzeugtes Übernahmesignal M wird über das Aus­ gaberegister AR zur Steuerung des Ausgabespeichers SMS, dessen Speicherabarbeitung nach dem FIFO-Prinzip durchgeführt wird, weitergegeben. Durch das Übernahmesignal M werden jeweils die Monitordaten eines Kanal-Zeitschlitzes Rmn in den Ausgabespei­ cher SMS übernommen. Das Speicherelement SR ist in dem in Fig. 3a dargestellten Ausführungsbeispiel der Erfindung als ein Schieberegister R mit einer Anzahl von m · n Speicherplätzen aus­ gebildet. Diese Zahl resultiert aus der Anzahl n der Kanal-Zeit­ schlitze Rn je Übertragungsrahmen multipliziert mit der Anzahl m der Übertragungsrahmen UEm (siehe auch Fig. 4).

In dem in Fig. 4 aufgeführten Beispiel ergeben sich aus einer Anzahl von 32 Kanal-Zeitschlitzen und bei 3 Übertragungsrahmen eine Speichertiefe m·n von 32·3 Speicherplätzen. Pro Kanal- Zeitschlitz Rmn wird eine am zweiten Ausgang AD der Schal­ tungsanordnung KL anliegende "Zustands"-Bitfolge ZB, die den Übertragungszustand im jeweiligen Kanal-Zeitschlitz charak­ terisiert, in einen für den Kanal-Zeitschlitz Rmn vorgesehenen Speicherplatz RSmn im Schieberegister SR eingelesen. Wie in Fig. 3a durch die angedeutete Einrahmung des Speicherelementes SR können anstelle des Schieberegisters R auch andere Spei­ cherelemente, wie z. B. ein Schreib-Lese-Speicher RAM, ange­ ordnet werden (siehe Fig. 3b).

Fig. 3b zeigt eine weitere Ausführungsform der Erfindung. Die Abspeicherung der "Zustands"-Bitfolge ZB erfolgt bei dieser Ausführungsvariante mittels eines adressengesteuerten Schreib- Lese-Speichers RAM. Die Adresse der Speicherzelle RSmn ent­ spricht dem am ersten Eingang ED der Schaltungseinheit KL an­ liegenden Kanal-Zeitschlitz Rmn. Ebenso wie das Schieberegister SR (Fig. 3a) werden der Adressenzähler ADR am Eingang CLK und der Schreib-Lese-Speicher RAM am Eingang WRITE mit dem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beauf­ schlagt. Mit der am zweiten Ausgang AD der Schaltungseinheit KL anliegenden "Zustands"-Bitfolge ZB wird ein Dateneingang DIN des Schreib-Lese-Speichers RAM beaufschlagt. Ein Datenaus­ gang DOUT des Schreib-Lese-Speichers RAM ist mit dem zweiten Dateneingang ER der Schaltungseinheit KL verbunden.

Fig. 4 zeigt schematisch einen Aufbau eines/mehrerer Übertra­ gungsrahmen UE1, . . ., UEm mit Kanal-Zeitschlitzen Rm1, . . .,Rmn. Ein Kanal-Zeitschlitz Rmn hat dabei folgende Struktur: zwei Sprachkanäle B1, B2, einen Betriebskanal mit "Monitordaten" für das Vermittlungssystem TKS, einen D-Kanal zur Signalisie­ rung, Kanäle für Daten C/I (Control/Indicate) für die Teil­ nehmeranschlußbaugruppe sowie Daten A/E (Anforderungs-/ Quit­ tierungsbit) zur Steuerung der Monitordaten des Betriebskanals. Die in der Beschreibung zu Fig. 3a erwähnte Signalfolge EN ist in Fig. 4 in Bezug zu den Kanal-Zeitschlitzen Rm1, . . ., Rm32 der Übertragungsrahmen UE1, . . ., UEm dargestellt. Das Abtastsignal EN ist synchron zu dem im Kanal-Zeitschlitz Rmn reservierten Platz für ein Anforderungssignal A-Bit angeordnet. Mit Hilfe des Abtastsignals EN wird ein einen Datenübertragungsvorgang andeutendes Anforderungssignal A abgetastet. Wird durch die Schaltungseinheit KL ein in einem Kanal-Zeitschlitz Rmn ge­ setztes Anforderungssignal A erkannt, so wird ein Quittierungs­ signal E sowie ein Monitordaten anforderndes/abspeicherndes Signal M von der Schaltungseinheit KL erzeugt. Ist kein An­ forderungssignal A in einem Kanal-Zeitschlitz Rmn gesetzt, so wird weder ein Quittierungssignal E noch ein Monitordaten an­ forderndes Signal M von der Schaltungseinheit KL erzeugt.

Fig. 5 skizziert schematisch die Signalverläufe eines Anforde­ rungsbits A (Zeile 1, oberste Zeile), eines Quittierungsbits E (Zeile 2), eines Übernahmesignals M (Zeile 3) sowie die am zweiten Ausgang AD der Schaltungsanordnung KL anliegende "Zu­ stands"-Bitfolge ZB während der Übertragung eines Datenstromes Dn in einem zyklisch auftretenden Kanal-Zeitschlitz Rmn.

In den Zeitintervallen t0-t1, t1-t2, . . ., t9-t10, . . . ergeben sich, wie nachfolgend beschrieben, folgende Signalisierungszustände bei den zu übertragenden Daten innerhalb eines Kanal-Zeit­ schlitzes Rmn:

Zeitintervall t0-t1

In dem zu betrachtenden Kanal-Zeitschlitz Rmn werden zum Zeitpunkt t0 keine Daten übertragen. Deshalb sind kein An­ forderungsbit A, Quittierungsbit E sowie kein Übernahmesignal M von Monitordaten gesetzt. Am Ausgang AD der Schaltungsein­ heit KL liegt eine "Zustands"-Bitfolge ZB 000 an.

Zeitintervalle t1-t2, t2-t3

Im Kanal-Zeitschlitz Rmn wird zum Zeitpunkt t1 ein Anforde­ rungsbit A gesetzt. Die Signalfolgen E, M und ZB verändern ihren Zustand nicht. Zum Zeitpunkt t2 wird aufgrund des An­ forderungsbits A ein Quittierungsbit E gesetzt. Mit dem Setzen des Quittierungsbits E wird das Übernahmesignal M gesetzt, wo­ bei die Monitordaten des Kanal-Zeitschlitzes Rmn in einen Aus­ gabespeicher SMS, der in der Ausgabeeinheit A angeordnet ist, zwischengespeichert werden. Als "Zustands"-Bitfolge ZB wird in der Schaltungseinheit KL die "Zustands"-Bitfolge ZB 001 erzeugt.

Zeitintervall t3-t4

Zum Zeitpunkt t3 wird das Anforderungsbit A im Kanal-Zeit­ schlitz Rmn zurückgenommen. Das Quittierungsbit E bleibt während des Zeitintervalles gesetzt.

Als "Zustands"-Bitfolge ZB wird von der Schaltungseinheit KL die Bitfolge 010 zur Zwischenspeicherung an das Speicherele­ ment R abgegeben.

Zeitintervall t4-t7

Zum Zeitpunkt t4 erfolgt ein erneutes Setzen des Anforderungs­ bits A. Bedingt durch die Übertragungsprozeduren wird zum Zeit­ punkt t5 das Quittierungsbit E zurückgenommen, gleichzeitig erfolgt ein neues Setzen des Quittierungsbits E zum Zeitpunkt t6. Während des Zeitintervalles t6-t7 erfolgt das Setzen des Übernahmesignals M. Die "Zustands"-Bitfolgen sind in den In­ tervallen t4-t5: 011, t5-t6: 100 und in dem Intervall t5-t6: 001.

Zeitintervall t7-t10

Nachdem in den Zeitintervallen t7-t8 und t8-t9 kein neues Setzen des Anforderungssignals A im Kanal-Zeitschlitz Rmn er­ folgt, wird das Ende der Datenübertragung in dem Kanal-Zeit­ schlitz Rmn erkannt und von der Schaltungseinheit KL durch eine "Zustand"-Bitfolge 101 vermerkt.

Fig. 6 zeigt schematisch eine zyklische Belegung der Speicher­ elemente RSm1, . . ., RSm32 mit "Zustands"-Bitfolgen ZB. Der Über­ sichtlichkeit halber ist die Anzahl der Speicherelemente RS auf 32 Speicherplätze begrenzt. Zum Zeitpunkt tm sei beispiels­ weise die "Zustands"-Bitfolge ZB 000 im Speicherplatz RSm32 zwischengespeichert, der Speicherplatz RSm1 wird mit der "Zu­ stands"-Bitfolge 011 belegt. Zum Zeitpunkt tm+1 wird mit der "Zustands"-Bitfolge 000 aus dem Speicherregister RSm32 der zweite Eingang ER der Schaltungseinheit KL beaufschlagt. Auf­ grund des am ersten Eingang ED der Schaltungseinheit KL zyk­ lisch anliegenden Kanal-Zeitschlitzes Rmn (z. B. Kanal-Zeit­ schlitz 1) und der dazugehörigen "Zustands"-Bitfolge ZB am zweiten Eingang ER der Schaltungseinheit KL bildet die Schal­ tungseinheit KL eine erneute "Zustands"-Bitfolge ZB 001. Diese "Zustands"-Bitfolge ZB, zugehörig zum Kanal-Zeitschlitz 1, wird im Speicherplatz RSm1 abgelegt. Nach einer Periode von 31 Kanal-Zeitschlitzen (dritte Darstellung (tm+31)) befindet sich die "Zustands"-Bitfolge im Speicherelement RSm32 des Schiebe­ registers R. Zum Zeitpunkt t(m+32) wird die "Zustands"-Bitfolge ZB wieder in die Schaltungseinheit KL eingelesen und eine neue dem Übertragungszustand der im Kanal-Zeitschlitz 1 übertragenen Daten angepaßte "Zustands"-Bitfolge ZB erzeugt. Dieser Übertra­ gungszustand wird dann in einer neuen "Zustands"-Bitfolge in dem Speicherplatz RSm1 zwischengespeichert.

Claims (7)

1. Schaltungsanordnung (FSM) zur Verarbeitung von Datensigna­ len, mit einer Schaltungseinheit (KL), die einen ersten und einen zweiten Eingang (ED bzw. ER) sowie einen ersten und einen zweiten Ausgang (AE bzw. AD) aufweist, wobei dem ersten Eingang (ED) ein Datenstrom (Dn) zuführbar ist und wobei der zweite Eingang (ER) über einen eine Speichereinheit (SR) ent­ haltenden Rückkopplungszweig (RKZ) mit dem zweiten Ausgang (AD) verbunden und mit einer an diesem auftretenden Zustands-Bit­ folge (ZB) beaufschlagbar ist, dadurch gekennzeichnet, daß der erste Eingang (ED) der Schaltungseinheit (KL) mit von einer Mehrzahl von Datenquellen (B1, . . ., Bn) abgegeben und über eine oder mehrere Zeitmultiplexeinrichtung/en (MUX) in einem oder mehreren Übertragungsrahmen (UE1, . . ., UEm) mit je­ weils einer Mehrzahl von Kanal-Zeitschlitzen (R1, . . ., Rn) zu­ sammengefaßten Datensignalen (D1, . . ., Dn) beaufschlagbar ist, und daß die im Rückkopplungszweig (RKZ) angeordnete Speicher­ einrichtung (SR) eine Anzahl von Speicherplätzen (RSmn) be­ sitzt, die wenigstens so groß ist wie das Produkt aus der An­ zahl (m) der Übertragungsrahmen (UE1, . . ., UEm) und der Anzahl (n) der Kanal-Zeitschlitze (R1, . . ., Rn) eines Übertragungs­ rahmens (UEm), so daß die Speichereinrichtung (SR) zur Zwi­ schenspeicherung aller während der Dauer eines Übertragungs­ rahmen-Zyklus an dem zweiten Ausgang (AD) der Schaltungsein­ heit (KL) auftretenden Zustands-Bitfolgen (ZB) befähigt ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (SR) im Rückkopplungszweig (RKZ) ein Schieberegister (R) ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (SR) im Rückkopplungszweig (RKZ) ein Schreib-Lese-Speicher (RAM) ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Steuereinheit (SE) vorgesehen ist, an deren Eingang ein Taktsignal (TR) anliegt, wobei die Steuereinheit (SE) ent­ sprechend der Anzahl der Kanal-Zeitschlitze (Rm1, . . . ,Rmn) ein Abtastsignal (EN1, . . ., ENn) erzeugt.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Ausgabeeinheit (A) vorgesehen ist, die aus einem Ausgaberegister (AR) und einem Ausgabespeicher (SMS) besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungseinheit (KL) aus kombinatorischen Logikele­ menten gebildet ist.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltungseinheit (KL) mit dem an einem weiteren Ein­ gang (EEC) anliegenden Abtastsignal (EN1, . . ., ENn) jeweils ein in dem Kanal-Zeitschlitz (Rm1, . . ., Rmn) gesetztes, einen Übertragungsvorgang charakterisierendes Bit (A) abtastet, bei Erkennen des gesetzten charakterisierenden Bits (A) ein Quit­ tierungssignal (E) abgibt und Monitordaten (M) des jeweiligen Kanal-Zeitschlitzes (Rmn) in den Ausgabespeicher (SMS) der Ausgabeeinheit (A) einträgt sowie einen eine Übertragungspro­ zedur kennzeichnenden Zustand mit einer Bitfolge (ZB) je Ka­ nal-Zeitschlitz (Rm1, . . ., Rmn) an ihren zweiten Ausgang (AD) anlegt.