DE4122822A1 - Leistungsarmes bimos-ausgangsglied - Google Patents

Leistungsarmes bimos-ausgangsglied

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Description

Die vorliegende Erfindung betrifft einen ECL- (emittergekoppelte Logik)-Schaltkreis und im besonderen ein ECL-Ausgangsglied mit geringem Leistungsverbrauch.
Ein typisches ECL-Ausgangsglied besteht aus einem ersten und einem zweiten Transistor, die differentiell miteinander gekoppelt sind, derart, daß ihre Emitter miteinander verbunden sind und dann über eine Stromquelle mit einem ersten Versorgungsspannungsanschluß verbunden sind. Die Basen des ersten und zweiten Transistors sind mit Differenzeingängen verbunden, an denen typischerweise ein Differenzsignal anliegt, wobei das nicht-invertierende Signal der Basis des ersten Transistors zugeführt wird, während das invertierende Signal der Basis des zweiten Transistors zugeführt wird. Die Kollektoren des ersten und zweiten Transistors sind entsprechend über einen ersten und zweiten Widerstand mit einem zweiten Versorgungsspannungsanschluß verbunden. Weiterhin ist der Kollektor des zweiten Transistors mit der Basis eines dritten Transistors verbunden, derart, daß der dritte Transistor dazu benützt wird, Signale im Bereich typischer ECL-Werte abzugeben.
Die oben beschriebene Anordnung weist typischerweise einen kleinen Wert für den zweiten Widerstand auf, derart, daß ein geeigneter logisch "high" Spannungspegel (VOH) erreicht werden kann, wenn ein logisches "high"-Signal an der Basis des ersten Transistors auftritt. Wenn jedoch ein logisches "low"-Signal an der Basis des ersten Transistors auftritt, muß der zweite Widerstand einen geeigneten Spannungsabfall verursachen, um einen geeigneten logischen "low"-Spannungspegel (VOL) zu erreichen. Daher muß, da der zweite Widerstand zum Erreichen eines geeigneten VOH-Pegels klein gehalten wird, der Strom, der durch die Stromquelle bereitgestellt wird, groß sein, um geeignete VOL-Pegel bereitzustellen. Deshalb benötigen typische ECL-Ausgangsglieder einen großen Strom zum Vorspannen, welcher folglich das Ausgangsglied zwingt, eine große Leistung zu verbrauchen.
Es besteht daher das Bedürfnis nach einem ECL-Ausgangsglied mit geringem Leistungsverbrauch, bei dem trotzdem weiterhin geeignete logische Ausgangsspannungspegel (VOL und VOH) beibehalten werden.
Der vorliegenden Erfindung liegt daher das Ziel zugrunde, ein verbessertes ECL-Ausgangsglied anzugeben.
Ein weiteres Ziel der vorliegenden Erfindung besteht in dem Bereitstellen eines verbesserten ECL-Ausgangsgliedes mit verringertem Leistungsverbrauch. Ein weiteres Ziel der vorliegenden Erfindung besteht im Angeben eines verbesserten ECL-Ausgangsglieds, welches verringerten Leistungsverbrauch aufweist und weiterhin geeignete logische Ausgangsspannungspegel beibehält.
Noch ein weiteres Ziel der vorliegenden Erfindung besteht im Bereitstellen eines Schaltkreises zum Verändern des Widerstandswertes eines Widerstandes.
Zum Lösen der oben angegebenen Aufgaben und weiteren Aufgaben der vorliegenden Erfindung wird ein BiMOS- Ausgangsglied vorgeschlagen mit einem Eingangsschaltkreis, der auf logische Eingangssignale, welche an einem ersten und zweiten Eingang angelegt werden, reagiert zum Bereitstellen logischer Ausgangssignale an einem ersten und zweiten Ausgang; einem Feldeffekttransistor mit erster und zweiter Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem ersten Ausgang des Eingangsschaltkreises verbunden ist, die erste Elektrode mit dem zweiten Ausgang des Eingangsschaltkreises verbunden ist und die zweite Elektrode mit einem ersten Versorgungsspannungsanschluß; einem ersten Widerstand, der zwischen dem zweiten und der Steuerelektrode des Feldeffekttransistors verbunden ist; einem zweiten Widerstand, der zwischen der ersten und der zweiten Elektrode des Feldeffekttransistors derart verbunden ist, daß wenn das logische Eingangssignal dem ersten Eingang des Eingangsschaltkreises zugeführt wird, einen ersten logischen Zustand einnimmt, der Spannungsabfall, der zwischen dem ersten Widerstand auftritt, den Feldeffekttransistor anschaltet, wodurch der effektive Widerstand des zweiten Widerstands erniedrigt wird; und einem Ausgangsschaltkreis, der mit dem zweiten Ausgang des Eingangsschaltkreises verbunden ist zum Bereitstellen eines logischen Ausgangssignals an einem Ausgangsanschluß des BiMOS-Ausgangsgliedes.
Die oben beschriebenen Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im folgenden anhand der beiliegenden Zeichnungen im Detail beschrieben. Die Figuren zeigen im einzelnen:
Fig. 1 ein detailliertes schematisches Schaltbild zur Erläuterung einer ersten Ausführungsform des Ausgangsgliedes der vorliegenden Erfindung;
Fig. 2 ein detailliertes schematisches Schaltbild zur Erläuterung einer zweiten Ausführungsform des Ausgangsgliedes der vorliegenden Erfindung.
In Fig. 1 ist ein detailliertes, schematisches Schaltbild einer ersten Ausführungsform des Ausgangsgliedes 10 der vorliegenden Erfindung gezeigt, welches einen Transistor 12 aufweist, dessen Basis mit einem Anschluß 14 verbunden ist und dessen Emitter mit dem Emitter des Transistors 16 verbunden ist. Die Emitter der Transistoren 12 und 16 sind über die Stromquelle 18 mit einem ersten Versorgungsspannungsanschluß, an dem die Betriebsspannung VEE angelegt ist, verbunden. Die differenzverschalteten Transistoren 12 und 16 und die Stromquelle 18 weisen eine Eingangsstufe für das Ausgangsglied 10 auf. Die Basis des Transistors 16 ist mit dem Anschluß 20 verbunden. Weiterhin sind die Kollektoren der Transistoren 12 und 16 über die entsprechenden Widerstände 22 und 24 mit einem zweiten Versorgungsspannungsanschluß verbunden, an dem die Betriebsspannung VCC anliegt. Der P-Kanal Feldeffekttransistor (FET) 26 weist eine Gate-Elektrode auf, die mit dem Kollektor des Transistors 12 verbunden ist, eine Drain-Elektrode, die mit dem Kollektor des Transistors 16 verbunden ist und eine Source-Elektrode, die mit der Betriebsspannung VCC verbunden ist. Der Ausgangstransistor 28 weist eine Basis, die mit dem Kollektor des Transistors 16 verbunden ist, und einen Kollektor, der mit der Betriebsspannung VCC verbunden ist, auf. Der Emitter des Transistors 28 ist mit dem Ausgangsanschluß 30 verbunden und über den Widerstand 32 mit der Betriebsspannung VTT. Ein logisches Differenzsignal wird typischerweise den Eingängen 14 und 20 zugeführt, wobei das nicht invertierende Signal dem Anschluß 14 zugeführt wird, während das invertierende Signal dem Anschluß 20 zugeführt wird. Der Ausgangsanschluß 30 weist ein logisches "low"-Signal oder ein logisches "high" Signal auf, entsprechend dem Pegel, der an den Anschlüssen 14 und 20 auftritt.
Während des Betriebs wird ein Signal in einem ersten logischen Zustand, z. B. dem logischen "low"-Zustand, dem Anschluß 14 zugeführt, während das entsprechende logische "high"-Signal dem Anschluß 20 zugeführt wird. Dies setzt den Transistor 16 in Betrieb und den Transistor 12 außer Betrieb und damit wird der gesamte Strom von der Stromquelle 18 durch den Transistor 16 und den Widerstand 24 fließen. Ein logischer "low"-Zustand wird dann am Ausgangsanschluß 30 aufgrund des Spannungsabfalls am Widerstand 24 und des Spannungsabfalls über die Basisemitterverbindung des Transistors 28 einstellen. Oder vereinfachend als Formel ausgedrückt, kann der logische "low"-Ausgangsspannungspegel (VOL) berechnet werden zu
VOL=VCC-(I₁₈×R₂₄)-VBE(tran.28) (1),
wobei (I₁₈×R24) den Spannungsabfall über den Widerstand 24, hervorgerufen durch die Stromquelle 18 angibt, und VBE(tran.28) die Spannung über die Basisemitterverbindung des Transistors 28.
Es ist zu beachten, daß, wie aus der Gleichung (1) zu ersehen ist, der Wert des Widerstands 24 so gewählt wird, daß ein geeigneter VOL-Pegel erreicht wird. Weiterhin ist zu beachten, daß der P-Kanal FET 26 außer Betrieb gebracht wird, da seine Gate-Elektrode etwa auf die Betriebsspannung VCC (logisch high) gebracht wird. Auf der anderen Seite wird nun angenommen, daß ein Signal in einem zweiten logischen Zustand, z. B. im logischen "high"-Zustand, dem Anschluß 14 zugeführt wird, während das entsprechende logische "low"-Signal dem Anschluß 20 zugeführt wird. Dadurch wird der Transistor 12 aktiviert und der Transistor 16 deaktiviert und annähernd der gesamte Strom, der durch die Stromquelle 18 zur Verfügung gestellt wird, wird durch den Transistor 12 und den Widerstand 22 fließen. Ein logischer "high"-Zustand wird dann an dem Ausgangsanschluß 30 anliegen, da die Spannung an der Basis des Transistors 28 etwa der Betriebsspannung VCC entspricht. Es kann daher unter Vernachlässigung des Basisstroms des Transistors 28 der logische "high"-Ausgangsspannungspegel (VOH) am Ausgangsanschluß 30 berechnet werden zu:
VOH=VCC-VBE(tran.28) (2),
wobei die Ausdrücke bereits in Gleichung (1) definiert wurden.
Da jedoch der Ausgangstransistor 28 aktiv ist und ein Strom durch ihn fließt, sollte selbstverständlich sein, daß der Ausgangstransistor 28 einen Basisstrom aufweist. Dieser Basisstrom fließt in Abwesenheit des P-Kanals FET 26 typischerweise durch den Widerstand 24 und erniedrigt dabei den logischen Ausgangsspannungspegel (VOH) am Ausgangsanschluß 30. Zusätzlich wird, falls der Widerstand 24 wesentlich größer gewählt wird (um den Wert der Stromquelle 18 als auch den Energieverbrauch zu senken), der Spannungsabfall der am Widerstand 24 auftritt, wegen des Basisstroms des Transistors 28 den VOH-Pegel deutlich zu einem Pegel verringern, der nicht mehr in einem vorgeschriebenen Bereich oder Vorgabe liegt.
Es ist wichtig zu beachten, daß der Wert des Widerstands 22 so gewählt wird, daß der Spannungsabfall an ihm eine geeignete Spannung an der Gate-Elektrode des P-Kanal-FET 26 bewirkt, so daß der P-Kanal-FET 26 aktiviert wird, wenn der Transistor 12 aufgrund eines an die Anschlußklemme 14 angelegten logischen "high"-Pegels angeschaltet wird. Es kann daher durch den zusätzlichen P-Kanal FET 26 der notwendige Basisstrom für den Transistor 28 von dem P-Kanal FET 26 zugeführt werden, wobei weiterhin nahezu kein Strom durch den Widerstand 24 fließt. Daher ist die Spannungshöhe VOH praktisch unabhängig von dem Wert des Widerstandes 24, was zur Folge hat, daß der Widerstand 24 so groß gewählt werden kann, daß er einen geeigneten VOL Spannungspegel in Verbindung mit dem Wert der Stromquelle 18, wie oben beschrieben, bereitstellt. Bei Benützung eines P-Kanal FET 26 kann der Strom, der von der Stromquelle 18 bereitgestellt wird, in gleichem Maße gesenkt werden wie der Wert des Widerstands 24 steigt, während das Ausgangstor 10 weiterhin geeignete VOH ⁻ und VOL ⁻ Pegel behält.
Ein anderer gleich gut geeigneter Weg, den Betrieb des Ausgangstors 10 zu verstehen, besteht darin, daß, wenn der P-Kanal FET 26 in Betrieb ist, er wie ein paralleler Widerstand zum Widerstand 24 wirkt. Weiterhin, falls der Drain-Source-Widerstand des P-Kanal FET 26 klein und deutlich niedriger als der Widerstand des Widerstands 24 gewählt wird, wird der resultierende parallele Widerstand vorzugsweise von dem P-Kanal FET 26 bestimmt. Dies wird zur Folge haben, daß der Widerstand 24 deutlich vergrößert werden kann, während weiterhin gleiche VOH-Pegel beibehalten werden.
Fig. 2 zeigt einen detaillierten Schaltplan, der eine zweite Ausführungsform des Ausgangstors der vorliegenden Erfindung zeigt. Gleiche Komponenten wie in dem Schaltkreis der Fig. 1 sind mit den gleichen Referenznummern bezeichnet. Das Ausgangstor der Fig. 2 weist weiterhin einen P-Kanal FET 34 mit einer Gate-Elektrode, die mit dem Kollektor des Transistors 16 verbunden ist, einer Drain-Elektrode, die mit dem Kollektor des Transistors 12 verbunden ist und einer Source-Elektrode, die mit dem Betriebspotential VCC verbunden ist. Der Ausgangstransistor 36 hat einen Kollektor, der mit dem Betriebspotential VCC verbunden ist und eine Basis, die mit dem Kollektor des Transistors 12 verbunden ist. Der Emitter des Ausgangstransistors 36 ist mit dem Ausgangsanschluß 40 und über den Widerstand 38 mit dem Betriebspotential VTT verbunden. Der Schaltkreis der Fig. 2 zeigt ein Ausgangstor ähnlich dem Ausgangstor 10 der Fig. 1, jedoch mit unterschiedlichen Ausgängen, wie dies anhand der Anschlüsse 30 und 40 gezeigt ist.
Der Betrieb des Schaltkreises der Fig. 2 ist sehr ähnlich dem Betrieb des Ausgangstors 10 der Fig. 1. Die Widerstände 22 und 24 müssen jetzt jedoch sorgfältig gewählt werden, so daß der Spannungsabfall daran sowohl einen geeigneten VOL-Pegel an den Ausgangsanschlüssen 40 und 30 bereitstellt, als auch geeignete Spannungspegel an den Gate-Elektroden des P-Kanal FET 34 und 26 bereitstellt, um die P-Kanal FETs betriebsbereit zu halten. Weiterhin ist der Betrieb des P-Kanal FETs 34 des Ausgangstransistors 36 und des Widerstands 38 identisch mit dem Betrieb des P-Kanal FETs 26 des Ausgangstransistors 28 und des Widerstands 32, wie dies detailliert anhand des Schaltkreises der Fig. 1 beschrieben wurde. Das Ausgangstor der Fig. 2 weist über das Ausgangstor 10 der Fig. 1 einen zusätzlichen komplementären Ausgang auf und benötigt daher einen zusätzlichen P-Kanal FET 34 zusammen mit den zusätzlichen Standard-Treibern für ECL-Ausgänge, umfassend einen Ausgangstransistor 36 und einen Widerstand 38.
Das Ausgangstor der vorliegenden Erfindung wurde in erster Linie zur Benutzung mit ECL-Schaltkreisen beschrieben. Jedoch soll die vorliegende Erfindung nicht auf ECL-Anwendungen beschränkt sein und kann tatsächlich in allen logischen Schaltkreisen benützt werden, indem geeignete Werte für die Widerstände 22 und 24 und die dazu benötigten Asugangstreiber gewählt werden. Weiterhin sind die Transistoren 26 und 34 nicht auf Feldeffekttransistoren beschränkt, sondern könnten auch MOSFETs, MESFETs und sogar statische Induktionstransistoren (static induction transistors) einschließen.
Es sollte damit klar geworden sein, daß die Erfindung ein neues Ausgangstor mit geringerem Leistungsverbrauch, jedoch gleichbleibenden VOL und VOH Ausgangsspannungspegeln vorsieht.

Claims (12)

1. BiMOS-Ausgangsglied mit:
einer Eingangsstufe, die auf logische Eingangssignale anspricht, die an einem ersten und zweiten Eingang angelegt werden, zum Erzeugen logischer Ausgangssignale an einem ersten und zweiten Ausgang;
einem Feldeffekttransistor mit einer ersten und zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem ersten Ausgang der Eingangsstufe verbunden ist, die erste Elektrode mit dem zweiten Ausgang der Eingangsstufe verbunden ist und die zweite Elektrode mit einem ersten Versorgungsspannungsanschluß verbunden ist;
einem ersten Widerstand, welcher zwischen der zweiten und der Steuerelektrode des Feldeffekttransistors verbunden ist;
einem zweiten Widerstand, der zwischen der ersten und zweiten Elektrode des Feldeffekttransistors verbunden ist, so daß im Falle, daß das logische Eingangssignal, welches dem ersten Eingang der Eingangsstufe zugeführt wird, einen ersten logischen Zustand einnimmt, der Spannungsabfall, welcher über dem ersten Widerstand auftritt, den Feldeffekttransistor in Betrieb setzt, wodurch der effektive Widerstand des zweiten Widerstands verringert ist; und
einer Ausgangsstufe, die mit dem zweiten Ausgang der Eingangsstufe verbunden ist zum Bereitstellen eines logischen Ausgangssignals am Ausgangsanschluß des BiMOS-Ausgangsgliedes in Antwort auf die logischen Eingangssignale.
2. BiMOS-Ausgangsglied nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsstufe aufweist:
einen ersten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Ausgang der Eingangsstufe verbunden ist, die Basis mit dem ersten Eingang der Eingangsstufe verbunden ist und der Emitter mit einem zweiten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem zweiten Ausgang der Eingangsstufe verbunden ist, die Basis mit dem zweiten Eingang der Eingangsstufe verbunden ist und der Emitter mit dem Emitter des ersten Transistors verbunden ist; und
einer Stromquelle, die zwischen den Emittern des ersten und zweiten Transistors und dem zweiten Versorgungsspannungsanschluß verbunden ist.
3. BiMOS-Ausgangsglied nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgangsstufe aufweist:
einen dritten Transistor mit einem Kollektor einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit dem zweiten Ausgang der Eingangsstufe verbunden ist, und der Emitter mit einem Ausgangsanschluß des BiMOS-Ausgangsgliedes und einem dritten Versorgungsspannungsanschluß verbunden ist; und
einem dritten Widerstand, welcher zwischen dem Emitter des dritten Transistors und dem dritten Versorgungsspannungsanschluß verbunden ist.
4. Schaltung mit:
einem ersten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit einem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem ersten Anschluß, an den ein erstes Signal angelegt wird, verbunden ist, und der Emitter mit einem zweiten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem zweiten Anschluß, an den ein zweites Signal angelegt wird, verbunden ist und der Emitter mit dem Emitter des ersten Transistors verbunden ist;
einem Feldeffekttransistor mit einer ersten und zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem Kollektor des ersten Transistors verbunden ist, die erste Elektrode mit dem Kollektor des zweiten Transistors verbunden ist und die zweite Elektrode mit dem ersten Versorgungsspannungsanschluß verbunden ist;
einem ersten Widerstand, welcher zwischen der ersten Elektrode und der Steuerelektrode des Feldefffekttransistors verschaltet ist;
einem zweiten Widerstand, welcher zwischen der ersten und zweiten Elektrode des Feldeffekttransistors verbunden ist, so daß im Falle, daß das erste Signal einen ersten logischen Zustand einnimmt, der Spannungsabfall, welcher über dem ersten Widerstand auftritt, den Feldeffekttransistor in Betrieb setzt, wodurch der effektive Widerstand des zweiten Widerstands abnimmt; und
einer Stromquelle, welche zwischen den Emittern des ersten und zweiten Transistors und dem zweiten Versorgungsspannungsanschluß verschaltet ist.
5. BiMOS-Ausgangsglied mit
einem ersten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit einem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem ersten Anschluß verbunden ist und der Emitter mit einem zweiten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem zweiten Anschluß verbunden ist und der Emitter mit dem Emitter des ersten Transistors verbunden ist;
einem Feldeffekttransistor mit einer ersten und einer zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem Kollektor des ersten Transistors verbunden ist, die erste Elektrode mit dem Kollektor des zweiten Transistors verbunden ist und die zweite Elektrode mit dem ersten Versorgungsspannungsanschluß verbunden ist;
einem ersten Widerstand, der zwischen dem ersten Versorgungsspannungsanschluß und dem Kollektor des ersten Transistors verbunden ist;
einem zweiten Widerstand, der zwischen dem ersten Versorgungsspannungsanschluß und dem Kollektor des zweiten Transistors verbunden ist, und
einer Stromquelle, die zwischen den Emittern des ersten und zweiten Transistors und dem zweiten Versorgungsspannungsanschluß verbunden ist.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß weiterhin vorgesehen ist:
ein dritter Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit dem Kollektor des zweiten Transistors verbunden ist und der Emitter mit einem Ausgangsanschluß und einem dritten Versorgungsspannungsanschluß verbunden ist; und
einem dritten Widerstand, der zwischen dem Emitter des dritten Transistors und dem dritten Versorgungsspannungsanschluß verbunden ist.
7. Schaltung nach Anspruch 5 und 6, dadurch gekennzeichnet, daß die Schaltung weiterhin enthält:
einen zusätzlichen Feldeffekttransistor mit einer ersten und zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem Kollektor des zweiten Transistors verbunden ist, die erste Elektrode mit dem Kollektor des ersten Transistors verbunden ist und die zweite Elektrode mit dem ersten Versorgungsspannungsanschluß verbunden ist.
8. Schaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Schaltung weiterhin enthält:
einen vierten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit dem Kollektor des ersten Transistors verbunden ist und der Emitter mit einem zusätzlichen Ausgangsanschluß und mit einem dritten Versorgungsspannungsanschluß verbunden ist; und
einem vierten Widerstand, welcher zwischen dem Emitter des vierten Transistors und dem dritten Versorgungsspannungsanschluß verbunden ist.
9. Schaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Feldeffekttransistor und der zusätzliche Feldeffekttransistor P-Kanalfeldeffekttransistoren sind.
10. Ein Differenzausgangsglied mit:
einem ersten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit einem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem ersten Anschluß verbunden ist und der Emitter mit einem zweiten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Transistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit einem zweiten Anschluß verbunden ist und der Emitter mit dem Emitter des ersten Transistors verbunden ist;
einem Feldeffekttransistor mit einer ersten und zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem Kollektor des ersten Transistors verbunden ist, die erste Elektrode mit dem Kollektor des mit dem ersten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Feldeffekttransistor mit einer ersten und zweiten Elektrode und einer Steuerelektrode, wobei die Steuerelektrode mit dem Kollektor des zweiten Transistors verbunden ist, die erste Elektrode mit dem Kollektor des ersten Transistors verbunden ist und die zweite Elektrode mit dem ersten Versorgungsspannungsanschluß verbunden ist,
einem ersten Widerstand, welcher zwischen dem ersten Versorgungsspannungsanschluß und dem Kollektor des ersten Transistors verbunden ist;
einem zweiten Widerstand, welcher zwischen dem ersten Versorgungsspannungsanschluß und dem Kollektor des zweiten Transistors verbunden ist; und
einer Stromquelle, die zwischen den Emittern des ersten und zweiten Transistors und dem zweiten Versorgungsspannungsanschluß verbunden ist.
11. Differenzausgangsglied nach Anspruch 10, dadurch gekennzeichnet, daß es weiterhin aufweist:
einen ersten Ausgangstransistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit dem Kollektor des zweiten Transistors verbunden ist, und der Emitter mit dem ersten Ausgangsanschluß und einem dritten Versorgungsspannungsanschluß verbunden ist;
einem zweiten Ausgangstransistor mit einem Kollektor, einer Basis und einem Emitter, wobei der Kollektor mit dem ersten Versorgungsspannungsanschluß verbunden ist, die Basis mit dem Kollektor des ersten Transistors verbunden ist und der Emitter mit dem zweiten Ausgangsanschluß und dem dritten Versorgungsspannungsanschluß verbunden ist;
einem dritten Widerstand, welcher zwischen dem Emitter des ersten Ausgangstransistors und dem dritten Versorgungsspannungsanschluß verbunden ist;
einem vierten Widerstand, der zwischen dem Emitter des zweiten Ausgangstransistors und dem dritten Versorgungsspannungsanschluß verschaltet ist.
12. Differenzausgangsglied nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß der erste und zweite Feldeffekttransistor ein P-Kanalfeldeffekttransistor ist.
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