DE4015403A1 - Schaltungsanordnung zur amplitudenregelung eines farbsignals eines farbfernsehsignals - Google Patents

Description

Die Erfindung bezieht sich auf eine digitale Schaltungs­ anordnung zur Regelung der Amplitude eines digitalen Farb­ signals eines Farbfernsehsignals in einem Farbdekoder mit Mitteln zur Generierung eines Differenzsignals, das die Amplituden-Differenz zwischen der Amplitude von in dem Farbsignal enthaltenen Farbsynchronimpulsen und einem vorgebbaren Amplituden-Sollwert angibt, und mit Mitteln zur Veränderung der Amplitude des Farbsignals.

Weist ein Farbfernsehsignal ein Farbsignal auf, das auf einen Farbhilfsträger aufmoduliert ist, so kann in einem Farbfernsehempfänger, z. B. durch ungenaue Abstimmung im Tuner oder durch ungünstige Übertragungsbedingungen, das Amplitudenverhältnis des Helligkeitssignals zum geträgerten Farbsignal schwanken. Da aber die Amplitude des Farbsignals zur Erzielung einer korrekten Farb­ sättigung bestimmte Werte aufweisen muß, wird das Farb­ signal bezüglich der Amplitude geregelt. Dazu werden in dem Farbsignal enthaltene Farbsynchronimpulse herange­ zogen, die auf einen vorgegebenen Amplituden-Sollwert geregelt werden. Auf diese Weise wird das Farbsignal zusammen mit den in ihm enthaltenen Farbsynchronimpulsen auf den korrekten Pegel eingestellt.

In einem digitalen Farbdekoder kann diese Pegelregelung beispielsweise in der Weise stattfinden, daß ein digitaler Verstärker (Multiplizierer) vorgesehen ist, der mittels eines Zählers gesteuert wird. Der Zähler selbst wiederum wird in Abhängigkeit der Differenz zwischen der Soll- und Ist-Amplitude der Farbsynchronimpulse gesteuert, beispielsweise in der Weise, daß er bei positiver Differenz aufwärts und bei negativer Differenz abwärts zählt.

Der wesentliche Nachteil dieser Anordnung ist, daß die Regelgeschwindigkeit, d. h. also die Zeit zum Ausregeln des Fehlers, von der ursprünglichen Soll-Ist-Abweichung abhängig ist. Dies bedeutet, daß der Regelvorgang umso länger dauert, je größer die Soll-Ist-Abweichung ist. Die Regelgeschwindigkeit kann dabei nicht beliebig erhöht werden, da sich dann eine sehr starke Rauschempfindlich­ keit der Schaltung ergibt.

Es ist Aufgabe der Erfindung, eine digitale Schaltungs­ anordnung der eingangs genannten Art anzugeben, bei der diese Probleme nicht auftreten.

Diese Aufgabe ist erfindungsgemäß dadurch gelöst, daß ein Integrator vorgesehen ist, dem eingangsseitig das Differenzsignal zugeführt wird und der an seinen Ausgang eine Stellgröße liefert, in deren Abhängigkeit die Anpassung der Amplitude des Farbsignals vorgenommen wird, und daß eine Überlauf-Logik vorgesehen ist, welche dem Eingang des Integrators während derjenigen Zeiten anstelle des Differenzsignals den Wert Null zuführt, in denen das Ausgangssignal des Integrators einen so großen oder kleinen Wert annimmt, daß mit Übernahme des nächsten Werts des Differenzsignals die Möglichkeit des Überlaufens des Wertebereiches des Integrators besteht.

Das Differenzsignal, welches die Amplituden-Differenz zwischen den in dem Farbsignal enthaltenen Farbsynchron­ impulsen und einem vorgebbaren Amplituden-Sollwert angibt, wird einem Integrator zugeführt, in dem dieses Signal aufintegriert wird. Der Integrator selbst liefert an seinem Ausgang eine Stellgröße, die direkt oder nach weiterer Verarbeitung den Mitteln zur Veränderung der Amplitude des Farbsignals zugeführt wird, und in deren Abhängigkeit auf diese Weise eine Anpassung der Amplitude des Farbsignals an den Sollwert vorgenommen wird.

Da der digitale Integrator nur einen begrenzten Werte­ bereich verarbeiten kann, ist ferner eine Überlauf-Logik vorgesehen, welche das gegebenenfalls einer weiteren Signalverarbeitung unterzogene Ausgangssignal des Integrators überprüft. Nimmt dieses Signal solche Werte an, daß mit Übernahme des nächsten Wertes des Differenz­ signals am Eingang des Integrators die Möglichkeit des Überlaufens des Wertebereiches des Integrators besteht, so schaltet die Überlauf-Logik an den Eingang des Integrators anstelle des Differenzsignales den Wert Null, so daß der Integrator auf dem vorherigen Wert stehen bleibt und ein Überlaufen seines Wertebereiches nicht eintreten kann. Erst wenn das Differenzsignal wieder solche Werte annimmt, daß ein Überlaufen nicht mehr möglich ist, wird wieder das Differenzsignal auf den Eingang des Integrators geschaltet.

Infolge der Begrenzung mittels der Überlauf-Logik kann der Integrator bzw. dessen Wertebereich so ausgelegt werden, daß er auch bei kleinen Werten des Differenzsignals seinen Maximal- bzw. Minimalwert erreicht. Somit kann die Stell­ größe auch dann ihren Minimal- bzw. Maximalwert erreichen, wenn das Differenzsignal an sich über eine genügend lange Zeitdauer relativ kleine Werte aufweist. Somit ist die Regelgeschwindigkeit nur noch wenig von der Soll-Ist- Abweichung des Farbsignals abhängig.

Nach einer Ausgestaltung der Erfindung ist vorgesehen, daß das Ausgangssignal des Integrators einer Begrenzer-Logik zugeführt wird, welche die Amplitude der Stellgröße begrenzt, indem sie während derjenigen Zeiten, in denen das Ausgangssignal einen vorgebbaren unteren Grenzwert unterschreitet, das Ausgangssignal durch diesen Grenzwert ersetzt und während derjenigen Zeiten, in denen das Ausgangssignal einen vorgebbaren oberen Grenzwert über­ schreitet, das Ausgangssignal durch den oberen Grenzwert ersetzt.

Durch die Überlauf-Logik wird zwar ein Überlaufen des Wertebereiches des Integrators verhindert, das Ausgangs­ signal des Integrators kann jedoch beim Ansprechen der Überlauf-Logik verschieden hohe Werte aufweisen, da das Sperren des Eingangs des Integrators davon abhängig ist, welchen Wert das Differenzsignal am Eingang des Integrators hat. Um jedoch die Stellgröße auf einen festen, bekannten bzw. vorgebbaren Wert zu begrenzen, kann vorteilhafterweise dem Integrator eine Begrenzer-Logik nachgeschaltet werden. Diese begrenzt während derjenigen Zeiten, in denen die Stellgröße einen vorgegebenen unteren Grenzwert unterschreitet, die Stellgröße selbst auf eben diesen Grenzwert. Entsprechendes geschieht während derjenigen Zeiten, in denen die Stellgröße einen vorgeb­ baren oberen Grenzwert überschreitet. Somit wird also durch die Begrenzer-Logik eine harte Begrenzung der Stell­ größe vorgenommen, die von der mittels der Überlauf-Logik vorgenommenen Veränderung des Überlaufens des Werte­ bereiches des Integrators unabhängig ist.

Mittels geeigneter Wahl des oberen und unteren Grenzwertes ist die Ausregelzeit zur Amplitudenregelung des Farb­ signals wählbar. Auch besteht die Möglichkeit, die beiden Grenzwerte in Abhängigkeit des momentanen Einsatzzwecks bzw. des gelieferten Farbsignals zu verändern. So können beispielsweise bei von Videorekordern gelieferten Signalen andere Zeitkonstanten als bei direkt empfangenen Fernseh­ signalen eingestellt werden.

Der Integrator kann in einfacher Weise dadurch aufgebaut werden, daß, wie nach einer weiteren Ausgestaltung der Erfindung vorgesehen ist, der Integrator einen Addierer und ein getaktetes Register aufweist, daß ein erster Eingang des Addierers mit einem Ausgang des getakteten Registers verbunden ist und daß einem zweiten Eingang des Addierers das Differenzsignal zugeführt wird.

Nach einer weiteren Ausgestaltung der Erfindung ist vorge­ sehen, daß dem Integrator ein Multiplizierer unmittelbar nachgeschaltet ist, mittels dessen die Ausgangssignale des Integrators mit einem wählbaren Faktor zur Beeinflussung der Regelungszeitkonstante multipliziert werden. Dieser Multiplizierer ist dem Integrator direkt nachgeschaltet, d. h. also, daß in den Fällen, in denen eine Begrenzer- Logik vorgesehen ist, der Multiplizierer zwischen den Ausgang des Integrators und den Eingang der Begrenzer- Logik geschaltet ist. Mittels des Multiplizierers wird das Ausgangssignal des Integrators mit einem wählbaren Wert multipliziert, der die Regelzeitkonstante der Schaltungs­ anordnung beeinflußt. Auch hier gilt, daß der Faktor je nach Einsatzzweck bzw. gewünschtem Regelverhalten verändert werden kann.

Da die Fernsehsignale meist in binär codierter Form vorliegen, kann als Multiplizierer der Einfachheit halber, wie nach einer weiteren Ausgestaltung der Erfindung vorge­ sehen ist, ein Schieberegister vorgesehen sein. Für eine Multiplikation mit einem Faktor 2ⁿ bzw. 2^-n ist dann lediglich eine Verschiebung der Bits erforderlich.

Nach einer weiteren Ausgestaltung der Erfindung ist vorgesehen, daß nur einmal während jeder Bildzeile des Farbfernsehsignals ein neuer Wert des Differenzsignals in den Integrator übernommen wird und daß während jeder Bild­ zeile des Farbfernsehsignals nur eine neue Stellgröße an die Mittel zur Veränderung der Amplitude des Farbsignals geliefert wird. Dies kann z. B. durch geeigneten Einsatz von getakteten Registern geschehen, welche nur jeweils mit einem Zeilen-Impuls einen neuen Wert übernehmen, wobei dieser Zeilen-Impuls nur einmal je Bildzeile des Farbfernsehsignals auftritt. Die Verarbeitung bzw. Ausgabe nur eines neuen Wertes je Bildzeile ist sinnvoll, da auch der Pegelvergleich der in dem Farbsignal enthaltenen Farbsynchronimpulse nur einmal je Bildzeile erfolgen kann, da je Bildzeile nur ein Farbsynchronimpuls vorgesehen ist.

Während der Vertikal-Lücke des Farbfernsehsignals tritt über einen relativ langen Zeitraum kein Farbsynchronimpuls in dem Farbfernsehsignal auf, während dieser Zeitspanne sollte also die Schaltungsanordnung keine neuen Stell­ größen liefern. Um dies zu erreichen, ist nach einer weiteren Ausgestaltung der Erfindung vorgesehen, daß während erjenigen Zeiten, in denen in dem Farbfernseh­ signal eine Vertikal-Lücke auftritt, dem Integrator der Wert Null zugeführt wird.

Anhand der Zeichnung wird ein Ausführungsbeispiel der Erfindung näher erläutert.

Die einzige Figur zeigt ein Blockschaltbild einer digitalen Schaltungsanordnung zur Regelung der Amplitude eines digitalen Farbsignals, das in einem Farbfernseh­ signal enthalten ist. Ein digitaler Farbdekoder, in dem die Schaltungsanordnung vorgesehen ist, oder dem diese zuarbeitet, ist in der Figur nicht dargestellt. Die in der Figur dargestellte Schaltungsanordnung erhält als Eingangssignal ein digitales Differenzsignal, welches die Amplitudendifferenz zwischen den in dem Farbsignal enthaltenen Farbsynchronimpulsen und einem Amplituden- Sollwert angibt. Dieses Signal ist in der Figur mit D bezeichnet. An ihrem Ausgang liefert die in der Figur dargestellte Schaltungsanordnung eine Stellgröße S, welche beispielsweise an in der Figur nicht dargestellte Mittel zur Veränderung der Amplitude des Farbsignals in dem Farbdekoder geliefert werden kann. In Abhängigkeit dieser Stellgröße S wird also die Anpassung der Ist-Amplitude des Farbsignals an den Amplituden-Sollwert vorgenommen.

Die in der Figur dargestellte Schaltungsanordnung weist eingangsseitig ein getaktetes Register 1 auf, dem an einem Eingang 4 das oben erwähnte, digitale Differenzsignal D zugeführt wird. Das Register 1 wird mittels eines Takt­ signals Clk getaktet. Bei diesem Taktsignal Clk kann es sich beispielsweise um den Systemtakt eines digitalen Farbfernsehempfängers handeln, welcher beispielsweise in Abhängigkeit der Zeilenfrequenz des Farbfernsehsignals gewonnen werden kann. Dieses Taktsignal wird dem Register 1 an einem Takteingang 2 zugeführt.

Das Register 1 weist ferner einen Schalteingang 3 auf, dem ein Schaltsignal L zugeführt wird. Dieses Schaltsignal L liefert genau einen Impuls in jeder Bildzeile des Farbfernsehsignals, dessen Farbamplitude geregelt werden soll. Wichtig ist dabei, daß der Impuls in jeder Bildzeile zu demselben Zeitpunkt auftritt. Dieses Signal wird dem Schalteingang 3 des Registers 1 zugeführt; dieser Eingang wird meist als "ENABLE-Eingang" bezeichnet. Das Register 1 übernimmt nur dann einen neuen Wert des digitalen Signals D, wenn an diesem Schalteingang 3 ein Impuls des Signals L auftritt. Da dies nur einmal in jeder Bildzeile der Fall ist, wird also einmal während jeder Bildzeile des Farbfernsehsignals ein neuer Wert des Differenzsignals D in das Register 1 übernommen.

Wurde ein neuer Wert in das Register 1 übernommen, so steht dieser mit dem nächsten Impuls des Taktsignals Clk an einem Ausgang 5 des Registers 1 zur Verfügung. Dieser Ausgang 5 ist mit einem Eingang 6 eines Multiplexers 7 verbunden. Einem zweiten Eingang 8 des Multiplexers 7 ist ein fester Wert, nämlich der Wert Null zugeführt.

Ein Ausgang 9 des Multiplexers 7 ist mit einem Eingang 10 eines Addierers 11 verbunden. Ein Ausgang 12 des Addierers 11 ist mit einem Eingang 13 eines Registers 14 verbunden. Ein Ausgang 15 des Registers 14 ist mit einem weiteren Eingang 16 des Addierers 11 verbunden.

Der Addierer 11 und das Register 14 bilden zusammen einen Integrator 18, dessen Eingang der Eingang 10 des Addierers 16 und dessen Ausgang der Ausgang 15 des Registers 14 darstellt.

Das Register 14 in dem Integrator 18 arbeitet in gleicher Weise wie das Register 1. Dazu weist das Register 14 ebenfalls einen Takteingang 16 und einen Schalteingang 17 auf, denen ebenfalls das Taktsignal Clk bzw. das Schalt­ signal L zugeführt werden.

Dem Integrator 18 ist ein Multiplizierer 20 nachge­ schaltet, der mit einem Eingang 21 mit dem Ausgang 15 des Registers 14 des Integrators verbunden ist. Einem zweiten Eingang 22 ist ein Signal T zugeführt. Dieses Signal T gibt einen Faktor an, mit dem das von dem Integrator gelieferte Signal in dem Multiplizierer 20 multipliziert wird.

Ein Signalausgang 23 des Multiplizierers 20 ist mit einem Eingang 24 einer Überlauf-Logik 25 verbunden. In der Überlauf-Logik 25 wird das Ausgangssignal des Multipli­ zierers 20 mit einem oberen und einem unteren Grenzwert verglichen. Diese beiden Grenzwerte werden durch digitale Signale G_O und G_U angegeben. Diese beiden Signale werden der in der Figur dargestellten Schaltungsanordnung von außen zugeführt und sind frei wählbar. Die Signale G_O und G_U sind Eingängen 26 und 27 eines Multiplexers 28 zugeführt. Einem weiteren Eingang 29 des Multiplexers 28 ist das am Ausgang 23 des Multipli­ zierers 20 zur Verfügung stehende Signal zugeführt. Die Überlauf-Logik 25 liefert an einem Ausgang 30 ein Steuer­ signal, das einem Steuereingang 31 des Multiplexers 28 zugeführt ist.

Der Multiplexer 28 liefert an einem Ausgang 32 im Normal­ falle das an seinem Signaleingang 29 anliegende Eingangs­ signal. Wird jedoch durch die Überlauf-Logik 25 festge­ stellt, daß das Ausgangssignal am Ausgang 23 des Multipli­ zierers 20 den durch das Signal G_O angegebenen oberen Grenzwert überschreitet oder den durch das Signal G_U angegebenen unteren Grenzwert unterschreitet, so gibt die Überlauf-Logik 25 über ihren Schaltausgang 30 ein ent­ sprechendes Signal an den Schalteingang 31 des Multi­ plexers 28. Während derjenigen Zeiten, in denen der obere Grenzwert überschritten wird, wird der Multiplexer 28 auf seinen Eingang 26, d. h. also auf den oberen Grenzwert selbst umgeschaltet. Dieser Wert erscheint dann auch am Ausgang 32 des Multiplexers 28. Entsprechendes gilt für diejenigen Zeitabschnitte, in denen der am Eingang 27 des Multiplexers 28 anliegende untere Grenzwert unterschritten wird. In diesen Zeiten wird dieser Grenzwert auf den Ausgang 32 des Multiplexers 28 geschaltet. Im Ergebnis wird damit das am Eingang 29 anliegende Signal auf den oberen bzw. unteren Grenzwert begrenzt. Der Ausgang 32 des Multiplexers 28 ist mit einem Eingang 41 eines Registers 42 verbunden, an dessen Ausgang 43 die auf die Grenzwerte begrenzte Stellgröße S erscheint, welche beispielsweise in der Figur nicht dargestellten Mitteln zur Veränderung der Amplitude des Farbsignals zugeführt sein kann.

Das Register 42 weist einen Takteingang 44 auf, dem das Taktsignal Clk zugeführt ist.

Der dem Addierer 16 des Integrators vorgeschaltete Multiplexer 7 weist einen Schalteingang 45 auf, dem ein von einem ODER-Gatter 46 geliefertes Signal zugeführt ist. Einem Eingang des ODER-Gatters 46 ist ein extern zugeführtes Signal V und dem anderen Eingang ein von einer Überlauf-Logik 47 geliefertes Signal zugeführt.

Bei dem extern zugeführten Signal V handelt es sich um ein Signal, das das Auftreten einer Vertikal-Lücke in dem Farbfernsehsignal angibt, dessen Farbsignal bezüglich seines Pegels geregelt werden soll. Dieses Signal hat dann einen hohen Pegel, wenn eine Vertikal-Lücke in dem Farbfernsehsignal auftritt.

Die Überlauf-Logik 47 weist einen ersten Eingang 48 auf, dem nur das höchstwertige Bit des Ausgangssignals des Registers 1 zugeführt ist. Einem zweiten Eingang 49 der Überlauf-Logik 47 ist das am Ausgang 23 des Multi­ plizierers 20 erscheinende Ausgangssignal zugeführt.

Die Überlauf-Logik 47 dient dazu, ein Überlaufen des Wertebereichs des Integrators zu verhindern. Dazu wird in der Überlauf-Logik 47 das am Ausgang 23 des Multipli­ zierers 20 erscheinende Ausgangssignal sowie das höchstwertige Bit des nächsten Wertes des Differenz­ signales herangezogen. Aus diesen beiden Werten kann nun in der Überlauf-Logik 47 bestimmt werden, ob mit Übernahme des nächsten Wertes aus dem Register 1 in den Integrator die Gefahr besteht, daß dessen Wertebereich überläuft. Ist dies der Fall, so gibt die Überlauf-Logik ein Schaltsignal an das ODER-Gatter 46 und über dieses auch an den Schalt­ eingang 45 des Multiplexers 7. Solange dieses Schaltsignal auftritt, wird der Multiplexer 7 auf seinen ersten Eingang 8 geschaltet, so daß an den Eingang 10 des Addierers 16 des Integrators 18 nunmehr der Wert Null geliefert wird, so daß also der Integrator bezüglich des in ihm aufintegrierten Wertes stehenbleibt und nicht überlaufen kann.

Entsprechendes geschieht während derjenigen Zeiten, in denen das Signal V hohen Pegel aufweist, so daß also während einer Vertikal-Lücke in den Integrator 18 eben­ falls der Wert Null geladen wird.

In der Schaltungsanordnung gemäß der Figur ist ein weiteres Register 50 vorgesehen, das einen Signal­ eingang 51 aufweist, dem das Schaltsignal L zugeführt ist, welches einen Impuls je Bildzeile liefert. Das Register 50 ist mittels des einem Takteingang 52 zugeführten Takt­ signals Clk getaktet. Ein Signalausgang 53 des getakteten Registers 50 ist mit einem Eingang 54 eines UND-Gatters 55 verbunden. Einem zweiten Eingang 56 des UND-Gatters 55 ist ein Signal F zugeführt, bei dem es sich um ein Freigabe- Signal handelt, das nur dann hohen Pegel hat, wenn neue Stellgrößen S geliefert werden sollen. Ein Ausgang 57 des UND-Gatters 55 ist mit einem Schalteingang 58 des Registers 42 verbunden.

Im folgenden wird die Arbeitsweise der in der Figur darge­ stellten Schaltungsanordnung in ihrer Gesamtheit näher erläutert:
In das Register 1 wird mit jedem Impuls des Schalt­ signals L ein neuer Wert des Differenzsignals D über­ nommen. Dieser Wert gelangt über den Multiplexer 7 in den Integrator 18, der aus dem Addierer 16 und dem Register 14 aufgebaut ist. Dieser Wert wird in dem Integrator dem dort schon vorhandenen Wert zuaddiert. Das Ausgangssignal des Integrators wird in dem Multiplizierer 20 mit einem Faktor multipliziert, der durch das Signal T angegeben wird. Dieses Ausgangssignal des Multiplizierers 23 ist der Überlauf-Logik 47 zugeführt. Die Überlauf-Logik 47 erkennt anhand dieses Wertes und des höchstwertigen Bits des nächsten Wertes des Differenzsignals D, das inzwischen in das Register 1 eingelesen wurde, ob ein Einlesen dieses nächsten Wertes dieses Differenzsignals in den Integrator ein Überlaufen dessen Wertebereichs zur Folge haben könnte. Ist dies der Fall, so gibt die Überlauf-Logik 47 ein entsprechendes Signal an den Multiplexer 7, so daß dieser auf dessen ersten Eingang 8 geschaltet wird, was zur Folge hat, daß der Integrator "stehenbleibt", da er als Eingangssignal nunmehr nur noch den Wert Null erhält.

Stellt die Überlauf-Logik jedoch fest, daß keine Gefahr des Überlaufens des Wertebereiches des Integrators besteht, so wird dem Integrator mit jedem neuen Impuls des Schaltsignals L ein neuer Wert des digitalen Differenz­ signals D zugeführt.

Diese Werte erscheinen um den wählbaren Faktor, der durch das Signal T angegeben wird, multipliziert am Ausgang 23 des Multiplizierers 20. Dieses am Ausgang 23 des Multipli­ zierers 20 erscheinende Ausgangssignal wird wiederum von der Begrenzer-Logik darauf überprüft, ob es einen oberen Grenzwert überschreitet oder einen unteren Grenzwert unterschreitet. Diese Grenzwerte werden durch die Signale G_U und G_O angegeben und sind in ihrer Größe wählbar. Solange die Grenzwerte nicht über- bzw. unter­ schritten werden, ist der Multiplexer 28 auf seinen Eingang 29 geschaltet, so daß dem Register 42 das Ausgangssignal des Multiplizierers 20 zugeführt wird.

Wird jedoch der obere Grenzwert über- oder der untere Grenzwert unterschritten, so wird auf den Eingang 26 bzw. 27 des Multiplexers 28 geschaltet und am Ausgang 32 des Multipelxers 28 erscheint der über- bzw. unter­ schrittene Grenzwert. Mittels der Begrenzer-Logik 25 und dem Multiplexer 28 wird also das Ausgangssignal des Multiplizierers 23 auf die genannten Grenzwerte begrenzt.

Das Ausgangssignal des Multiplexers 28 wird mit jedem Impuls des an seinem ENABLE-Eingang 58 erscheinenden Signals in das Register 42 eingelesen. Dieses Signal erscheint nur dann, wenn von dem Register 50 um ein Takt des Taktsignals Clk verzögert ein Impuls des Signals L geliefert wird und wenn gleichzeitig das Signal F, d. h. also das Freigabesignal, ebenfalls hohen Pegel hat. Treten diese Signale gleichzeitig auf, so erscheint an dem ENABLE-Eingang 58 des Registers 42 ein entsprechendes Signal und der am Eingang 41 des Registers 42 anliegende Wert wird in das Register übernommen und erscheint mit dem nächsten Takt des Taktsignals Clk am Ausgang 43 des Registers 42.

Mittels des Registers 50 wird also erreicht, daß der Impuls des Schaltsignals L um einen Takt des Takt- Signals Clk verzögert wird. Ferner wird nur dann ein neuer Wert in das Register 42 übernommen, wenn das Freigabe­ signal hohen Pegel hat. Es erscheint dann am Ausgang 43 des Registers 42 je Bildzeile des Farbfernsehsignals ein neuer Wert der auf die Grenzwerte begrenzten Stell­ größe S. Soll keine Regelung vorgenommen werden, so kann das Freigabesignal F auf niedrigeren Pegel gesetzt werden, so daß in das Register 42 keine neuen Werte mehr einge­ lesen werden.

Claims (7)

1. Digitale Schaltungsanordnung zur Regelung der Amplitude eines digitalen Farbsignals eines Farbfernseh­ signals in einem Farbdekoder mit Mitteln zur Generierung eines Differenzsignals, das die Amplituden-Differenz zwischen der Amplitude von in dem Farbsignal enthaltenen Farbsynchronimpulsen und einem vorgebbaren Amplituden- Sollwert angibt, und mit Mitteln zur Veränderung der Amplitude des Farbsignals, dadurch gekennzeichnet, daß ein Integrator (18) vorgesehen ist, dem eingangsseitig das Differenzsignal zugeführt wird und der an seinen Ausgang (15) eine Stellgröße liefert, in deren Abhängigkeit die Anpassung der Amplitude des Farbsignals vorgenommen wird, und daß eine Überlauf- Logik (47) vorgesehen ist, welche dem Eingang (10) des Integrators (18) während derjenigen Zeiten anstelle des Differenzsignals den Wert Null zuführt, in denen das Ausgangssignal des Integrators einen so großen oder kleinen Wert annimmt, daß mit Übernahme des nächsten Werts des Differenzsignals die Möglichkeit des Überlaufens des Wertebereiches des Integrators (18) besteht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal des Integrators (18) einer Begrenzer-Logik (25) zugeführt wird, welche die Amplitude der Stellgröße begrenzt, indem sie während derjenigen Zeiten, in denen das Ausgangssignal einen vorgebbaren unteren Grenzwert unterschreitet, das Ausgangssignal durch diesen Grenzwert ersetzt und während derjenigen Zeiten, in denen das Ausgangssignal einen vorgebbaren oberen Grenzwert überschreitet, das Ausgangs­ signal durch den oberen Grenzwert ersetzt.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Integrator einen Addierer (16) und ein getaktetes Register (14) aufweist, daß ein erster Eingang (16) des Addierers mit einem Ausgang (15) des getakteten Registers (14) verbunden ist und daß einem zweiten Eingang (13) des Addierers (16) das Differenzsignal zugeführt wird.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dem Integrator (18) ein Multiplizierer (20) unmittelbar nachgeschaltet ist, mittels dessen die Ausgangssignale des Integrators (18) mit einem wählbaren Faktor zur Beeinflussung der Regelungszeitkonstante multipliziert werden.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß als Multiplizierer ein Schieberegister vorgesehen ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß nur einmal während jeder Bildzeile des Farbfernsehsignals ein neuer Wert des Differenzsignals in den Integrator (18) übernommen wird und daß während jeder Bildzeile des Farbfernsehsignals nur eine neue Stellgröße an die Mittel zur Veränderung der Amplitude des Farbsignals geliefert wird.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß während derjenigen Zeiten, in denen in dem Farbfernsehsignal eine Vertikal-Lücke auftritt, dem Integrator (18) der Wert Null zugeführt wird.