DE3942139A1 - Verfahren zum zusammenschalten von prozessoren - Google Patents

Verfahren zum zusammenschalten von prozessoren

Info

Publication number
DE3942139A1
DE3942139A1 DE19893942139 DE3942139A DE3942139A1 DE 3942139 A1 DE3942139 A1 DE 3942139A1 DE 19893942139 DE19893942139 DE 19893942139 DE 3942139 A DE3942139 A DE 3942139A DE 3942139 A1 DE3942139 A1 DE 3942139A1
Authority
DE
Germany
Prior art keywords
processor
subordinate
master processor
processors
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19893942139
Other languages
English (en)
Other versions
DE3942139C2 (de
Inventor
Heinrich Niessner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19893942139 priority Critical patent/DE3942139C2/de
Publication of DE3942139A1 publication Critical patent/DE3942139A1/de
Application granted granted Critical
Publication of DE3942139C2 publication Critical patent/DE3942139C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
    • H04Q3/5455—Multi-processor, parallelism, distributed systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Hardware Redundancy (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Zusammenschalten von Prozessoren in einem Rechnersystem, wobei ein überge­ ordneter Masterprozessor und mehrere diesem untergeordnete Prozessoren vorgesehen sind und wobei durch Weitergeben eines Resetimpulses des Masterprozessors die untergeordneten Prozessoren nacheinander z. B. beim Einschalten des Rechner­ systems in eine definierte Ausgangsstellung gebracht werden.
Bei Rechnersystemen ist es oft notwendig, eine Reihe von Prozessoren mit unterschiedlichen Aufgaben zusammenzuschal­ ten, wobei einer dieser Prozessoren als Masterprozessor vor­ gesehen ist und den Einsatz der übrigen untergeordneten Prozessoren bestimmt. Hierzu ist es notwendig, daß er je nach Bedarf jeden einzelnen untergeordneten Prozessor sicher ansprechen kann. Dies bedeutet, daß jedem Prozessor eine im Masterprozessor gespeicherte, von diesem verarbeitbare Adresse zugeordnet werden muß.
Die Aufgabe der Erfindung soll nun darin bestehen, ein Ver­ fahren zu finden, welches die Zuordnung von Adressen in ein­ facher Weise möglich macht und dabei den Kostenaufwand für die untergeordneten Prozessoren möglichst gering zu halten.
Diese Aufgabe wird dadurch gelöst, daß nach Erreichen der Ausgangsstellung, beginnend mit dem ersten untergeordneten Prozessor, jeder untergeordnete Prozessor eine Überprüfung seiner Funktionen vornimmt, nach positivem Ergebnis der Überprüfung über Kommunikationsleitungen seinen Bereitzu­ stand dem Masterprozessor übermittelt und von diesem danach eine individuelle, nur einmal im Rechnersystem vorkommende Adresse zugeteilt bekommt, wonach er den nächsten unterge­ ordneten Prozessor zur eigenen Überprüfung und Adressen­ zuordnung freigibt und daß nach Ablauf einer bestimmbaren Zeit ohne Bereitzustandsmeldung der Masterprozessor auf Funktionsbereitschaft des Rechnersystems erkennt.
Hieraus ergibt sich der Vorteil, daß erstens eine sichere Zuordnung der Adressen zu den einzelnen Prozessoren mög­ lich ist, daß zweitens alle untergeordneten Prozessoren gleich ausgeführt sein können, was sich auch für den Aus­ tausch und die Wartung günstig auswirkt und daß drittens zusätzlich eine Funktionsprüfung eines jeden untergeordneten Prozessors für Betriebsaufnahme erfolgt.
Das erfindungsgemäße Verfahren wird anhand einer Figur näher erläutert.
Die Figur zeigt einen übergeordneten Masterprozessor MP, mehrere untergeordnete Prozessoren P1-Px, eine Anordnung von Kommunikationsleitungen KL und eine Leitungskette RL1-RLx zum Übertragen des jeweiligen Resetimpulses.
Ein vorgenanntes Rechnersystem kann beispielsweise eine digitale Fernsprechstation mit Zusatzeinheiten sein. Dabei enthält die Fernsprechstation den Masterporzessor MP, während ein angebauter Namentaster einen ersten unterge­ ordneten Prozessor M1 enthält und beispielsweise ein zu­ sätzlich angebauter Kartenleser einen weiteren untergeord­ neten Prozessor P2 enthält. Die untergeordneten Prozessoren P1-Px sind bei dem erfindungsgemäßen Verfahren völlig iden­ tisch aufgebaut und sind zunächst für den Masterprozessor MP noch adressenlos.
Beim Einschalten des Systems gibt der Masterprozessor MP einen Resetimpuls über die Verbindung RL1 an den ersten nachgeschalteten untergeordneten Prozessor M1. Dieser Resetimpuls durchläuft nacheinander über die Verbindungen RL1 bis RLx alle untergeordneten Prozessoren P1-Px und bringt diese in eine definierte Ausgangsstellung.
Sind alle untergeordneten Prozessoren P1-Px in dieser definierten Ausgangsstellung, dann wird durch den Master­ prozessor MP eine Anlaufprozedur gestartet. Diese Proze­ dur besteht darin, daß sein Resetimpuls über RL1 passiv geschaltet wird. Damit wird in dem ersten untergeordneten Prozessor P1 eine Überprüfung seiner eigenen Funktionen eingeleitet. Ist die Überprüfung beendet, dann meldet er sich über die Kommunikationsleitungen KL bei dem Master­ prozessor MP mit einer Bereitschaftsmeldung. Nach Erhalt dieser Bereitschaftsmeldung teilt der Masterprozessor MP dem ersten untergeordneten Prozessor P1 eine individuelle Adresse zu. Im weiteren Verlauf ist der Prozessor P1 dann nur noch unter dieser Adresse ansprechbar. Während diesem Vorgang wurden die nachfolgenden Prozessoren P2-Px noch in der definierten Ausgangsstellung gehalten. Nach diesem Vor­ gang wird durch den Prozessor P1 der nächste untergeordnete Prozessor P2 zur Überprüfung seiner Funktionen und zur Adressenzuteilung freigegeben. In dieser Weise wird ein Prozessor nach dem anderen überprüft und mit einer Adresse versehen. Erhält der Masterprozessor nach einer bestimmten Zeit keine Bereitschaftsmeldung mehr, dann erkennt er daraus, daß alle untergeordneten Prozessoren P1-Px über­ prüft, adressiert und in Bereitschaftsstellung sind.

Claims (1)

  1. Verfahren zum Zusammenschalten von Prozessoren in einem Rechnersystem, wobei ein übergeordneter Masterprozessor und mehrere diesem untergeordnete Prozessoren vorgesehen sind und wobei durch Weitergeben eines Resetimpulses des Masterprozesses die untergeordneten Prozessoren nachein­ ander z. B. beim Einschalten des Rechnersystems in eine definierte Ausgangsstellung gebracht werden, dadurch gekennzeichnet, daß nach Erreichen der Ausgangsstellung, beginnend mit dem ersten untergeordneten Prozessor (P1), jeder untergeordnete Prozessor (P1-Px) eine Überprüfung seiner Funktionen vor­ nimmt, nach positivem Ergebnis der Überprüfung über Kommuni­ kationsleitungen (KL) seinen Bereitzustand dem Masterpro­ zessor (MP) übermittelt und von diesem danach eine indivi­ duelle, nur einmal im Rechnersystem vorkommende Adresse zugeteilt bekommt, wonach er den nächsten untergeordneten Prozessor (P2-Px) zur eigenen Überprüfung und Adressenzu­ ordnung freigibt und daß nach Ablauf einer bestimmbaren Zeit ohne Bereitzustandsmeldung der Masterprozessor (MP) auf Funktionsbereitschaft des Rechnersystems erkennt.
DE19893942139 1989-12-20 1989-12-20 Verfahren zur Initialisierung von in einem Rechnersystem zusammengeschalteten Prozessoren Expired - Fee Related DE3942139C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19893942139 DE3942139C2 (de) 1989-12-20 1989-12-20 Verfahren zur Initialisierung von in einem Rechnersystem zusammengeschalteten Prozessoren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19893942139 DE3942139C2 (de) 1989-12-20 1989-12-20 Verfahren zur Initialisierung von in einem Rechnersystem zusammengeschalteten Prozessoren

Publications (2)

Publication Number Publication Date
DE3942139A1 true DE3942139A1 (de) 1991-06-27
DE3942139C2 DE3942139C2 (de) 1995-04-13

Family

ID=6395922

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19893942139 Expired - Fee Related DE3942139C2 (de) 1989-12-20 1989-12-20 Verfahren zur Initialisierung von in einem Rechnersystem zusammengeschalteten Prozessoren

Country Status (1)

Country Link
DE (1) DE3942139C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4406853C1 (de) * 1994-03-02 1995-03-09 Siemens Ag Verfahren und Anordnung zum automatischen Herstellen der Adressierbarkeit von Telekommunikationsgeräten mit endgeräteindividuellen Zusatzeinrichtungen
EP0726683A2 (de) * 1995-02-10 1996-08-14 Siemens Aktiengesellschaft Verfahren zur Initialisierung von peripheren Einrichtungen durch eine programmgesteuerte Zentraleinrichtung eines Kommunikationssystems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3347357A1 (de) * 1983-12-28 1985-07-11 Siemens AG, 1000 Berlin und 8000 München Einrichtung zum vergeben von adressen an steckbare baugruppen
DE3525046A1 (de) * 1984-07-17 1986-01-30 Société d'Applications Générales d'Electricité et de Mécanique SAGEM, Paris Verfahren zum verbinden von mikroprozessoren
GB2203869A (en) * 1987-04-17 1988-10-26 Apple Computer Determining computer resource configuration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3347357A1 (de) * 1983-12-28 1985-07-11 Siemens AG, 1000 Berlin und 8000 München Einrichtung zum vergeben von adressen an steckbare baugruppen
DE3525046A1 (de) * 1984-07-17 1986-01-30 Société d'Applications Générales d'Electricité et de Mécanique SAGEM, Paris Verfahren zum verbinden von mikroprozessoren
GB2203869A (en) * 1987-04-17 1988-10-26 Apple Computer Determining computer resource configuration

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SCHLOSS, P.C. et al: Power On Machine Check for Multi-Processor System. In: IBM Technical Disclosure Bulletin, Vol. 25, No. 3B, August 1982, S. 1776,1777 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4406853C1 (de) * 1994-03-02 1995-03-09 Siemens Ag Verfahren und Anordnung zum automatischen Herstellen der Adressierbarkeit von Telekommunikationsgeräten mit endgeräteindividuellen Zusatzeinrichtungen
EP0726683A2 (de) * 1995-02-10 1996-08-14 Siemens Aktiengesellschaft Verfahren zur Initialisierung von peripheren Einrichtungen durch eine programmgesteuerte Zentraleinrichtung eines Kommunikationssystems
EP0726683A3 (de) * 1995-02-10 2000-01-19 Siemens Aktiengesellschaft Verfahren zur Initialisierung von peripheren Einrichtungen durch eine programmgesteuerte Zentraleinrichtung eines Kommunikationssystems

Also Published As

Publication number Publication date
DE3942139C2 (de) 1995-04-13

Similar Documents

Publication Publication Date Title
DE4223600C2 (de) Mehrprozessor-Computersystem und Verfahren zum Übertragen von Steuerinformationen und Dateninformation zwischen wenigstens zwei Prozessoreinheiten eines Computersystems
EP1309920B1 (de) Adressvergabeverfahren für mindestens einen neu an ein bussystem angeschlossenen busteilnehmer
DE3228252T1 (de) Unterbrechungskopplungs- und ueberwachungssystem
DE3300263A1 (de) Schaltungsanordnung zur zuteilung des zugriffs zu einer auf anforderungsbasis gemeinsam benutzten sammelleitung
DE1499175B2 (de) Steuereinrichtung in einem mehrspezies rechner
DE3111555C2 (de) Verfahren und Vorrichtung zur Informationsspeicherung unter Anwendung früherer Aufzeichnung
DE4428502A1 (de) Bussystem
DE1812505C3 (de) Fernwirksystem mit Mehrfachausnutzung eines Übertragungskanals
DE3942139A1 (de) Verfahren zum zusammenschalten von prozessoren
DE2322069C3 (de)
DE19504488C1 (de) Verfahren zur Initialisierung von peripheren Einrichtungen durch eine programmgesteuerte Zentraleinrichttung eines Kommunikationssystems
DE4303428A1 (en) Communication system between separately inserted link cards - employs control card connected to selection bus for assignment of addresses to participating cards, with bus amplifier
DE2727983C2 (de) Schaltungsanordnung mit mindestens doppelt vorgesehenen zentralen Steuerungen, insbesondere für Fernsprechvermittlungsanlagen
EP0808540B1 (de) Verfahren zur einleitung der fernwartung einer fernsprechnebenstellenanlage
DE3325791C2 (de) Schaltungsanordnung für mit einer zentralen Steuereinrichtung zusammenarbeitende periphere Einheiten
DE2853147C2 (de) Datenein- und -ausgabeanordnung
DE3036923C2 (de) Mit Eingabeeinrichtungen wahlweise bestückbare Station für Signalübertragungseinrichtungen
DE2144343C2 (de) Datenerfassungsanlage
DE3335695C1 (de) Prüfeinrichtung zur Überwachung des Datenkanals beim Datenaustausch zwischen Zentralsteuereinrichtung in mikroprozessorgesteuerten Frensprechvermittlungssystemen
EP0162270B1 (de) Verfahren zur Durchschalteprüfung eines Raummultiplex-Koppelnetzes
DE2855473C2 (de) Verfahren zur Behandlung wartender Anrufe in einer indirekt gesteuerten Fernmelde-, insbesondere Fernsprechvermittlungsanlage
DE3017823A1 (de) Schaltungsanordnung zur frequenzmodulierten zweidrahtuebertragung
EP0645922B1 (de) Verfahren zum Überprüfen der Durchschalteelemente einer Raumstufeneinheit eines Koppelnetzes einer digitalen Zeitmultiplex-Fernmeldevermittlungsanlage
DE2029762A1 (de) Verfahren zur Feststellung der gleich zeitigen Belegung von zwei oder mehr aus mehreren Baugruppen
DE2502722C3 (de) Verfahren zur Signalisierzeichengabe zwischen Vermittlungsstellen eines Zeitmultiplexfernmeldenetzes

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee