DE3924823A1 - Halbleiteranordnung - Google Patents
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Description
Die Erfindung betrifft eine Halbleiteranordnung nach dem
Oberbegriff des Patentanspruchs 1.
Bei der Herstellung von Bauelementen auf der Basis von
Halbleiterelementen werden auf einem beschichteten Trä
germaterial, beispielsweise auf keramischem Aluminium
oxid, Leiterbahnen aufgebracht, beispielsweise durch
Ätzen, Kleben, Drucken oder Sputtern, und die Halblei
terelemente ("Halbleiter-Chips") an den dafür vorgese
henen Stellen, beispielsweise mittels eines Klebers,
befestigt. Um die Halbleiterelemente zu kontaktieren,
müssen diese untereinander bzw. mit der Schaltung, in
der sie integriert sind, elektrisch leitend verbunden
werden.
Dazu werden meist Golddrähte verwendet, die auf die
Halbleiterelemente und die vorgesehenen Kontaktierungs
stellen gebondet werden. Bei diesen Bondverbindungen
treten jedoch häufig Beschädigungen auf, beispielsweise
durch Abreißen der Drähte bei Druck- oder Zugbelastung;
daher müssen die Bonddrähte sehr aufwendig, beispiels
weise mittels Abdeckmassen, geschützt werden.
Die Bonddrähte bzw. die Bondverbindungen benötigen ei
nen gewissen Platz, vor allem in der Höhe durch den
sogenannten "Bond-Loop"; außerdem können die Bauelemen
te oft nicht so eng wie gewünscht bzw. gefordert ange
ordnet werden.
Der Fertigungsprozeß zur Herstellung der Schaltung ist
aufwendig, da für die Herstellung der Bondverbindungen
mehrere Prozeßschritte notwendig sind.
Außerdem sind für die Bondverbindungen hohe Stromstärken
problematisch.
Der Erfindung liegt die Aufgabe zugrunde, eine Halblei
teranordnung anzugeben, bei der die durch die Bondver
bindungen bedingten Nachteile bei der Kontaktierung von
Halbleiterelementen, insbesondere Leistungs-Halbleiter
elementen vermieden werden.
Dies wird bei einer Halbleiteranordnung gemäß dem Ober
begriff des Anspruchs 1 erfindungsgemäß dadurch erreicht,
daß ein alle Halbleiterelemente bedeckendes Decksubstrat
vorgesehen ist, das eine Leitbahnkonfiguration mit einer
oder mehreren elektrisch leitenden Anschlußflächen be
sitzt, die zu allen Halbleiterelementen gleichzeitig
mindestens eine zweite elektrische Verbindung herstellt.
Anstatt mit einzelnen Bondverbindungen durch Bonddrähte
werden die Halbleiterelemente durch das Decksubstrat
alle gleichzeitig leitend verbunden; dieser Vorgang der
Mehrfachkontaktierung entspricht somit einer Art simul
taner "Mehrfachbondung". Eine spezielle Abdeckung zum
Schutz der Halbleiterelemente ist nicht notwendig, da
das Decksubstrat selbst dieser Abdeckung entspricht.
Das Grundsubstrat besteht aus einem isolierenden Mate
rial, auf das die elektrisch leitenden Anschlußflächen
direkt aufgebracht werden.
Das Decksubstrat besteht vorzugsweise aus dem gleichen
Material wie das Grundsubstrat; die Konfigurierung des
Decksubstrats erfolgt mit den gleichen Prozeßschritten
wie beim Grundsubstrat.
Die Anschlußflächen auf dem Grundsubstrat sind den An
schlußflächen auf dem Decksubstrat zugewandt, wobei die
Anschlußflächen auf dem Decksubstrat mit den Halblei
terelementen auf dem Grundsubstrat elektrisch leitend
verbunden sind.
Alternativ dazu können die Anschlußflächen auf dem Deck
substrat einerseits mit Halbleiterelementen und anderer
seits mit einer oder mehreren Anschlußflächen auf dem
Grundsubstrat elektrisch leitend verbunden werden.
Das Grundsubstrat wird vom Decksubstrat mit Ausnahme
der Verbindungsstelle zwischen den externen Anschlüs
sen, die sich seitlich am Grundsubstrat befinden, und
den Anschlußflächen auf dem Grundsubstrat, vollständig
bedeckt.
Der Platzbedarf der Halbleiteranordnungen und damit
auch der Schaltung, in der diese eingebaut werden, kann
vor allem in der Höhe drastisch reduziert werden, da
die Bond-Loops entfallen. Außerdem kann die Packungs
dichte der Halbleiteranordnungen (Länge, Breite) durch
den Wegfall der Bonddrähte, durch die ein Mindestab
stand vorgegeben wird, erhöht werden; da keine zusätz
lichen Schutz-Abdeckungen auf den Bonddrähten (Höhe)
benötigt werden, ist eine flachere Bauweise möglich.
Bei Kombination mehrerer derartiger Anordnungen in ei
ner Schaltung wirkt sich die Platzeinsparung noch we
sentlich stärker aus.
Ein weiterer Vorteil der Erfindung besteht darin, daß
die Kosten zur Herstellung der Halbleiteranordnungen
reduziert werden können; einerseits, da der Herstel
lungsprozeß durch den Wegfall von einigen Prozeßschrit
ten einfacher wird, und andererseits, da die verwende
ten Werkstoffe wesentlich billiger als beim konventio
nellen Bondverfahren sind.
Ein wesentlicher Gesichtspunkt ist, daß das Decksubstrat
vorzugsweise aus einem gut wärmeleitenden Material be
steht und damit in seiner Wirkungsweise einem Kühlkör
per gleichgesetzt werden kann. Dadurch ist eine bessere
Abführung der Verlustleistung der Halbleiterelemente
und damit eine bessere Kühlung der Halbleiterelemente
möglich, wodurch auch die Belastbarkeit und Zuverlässig
lässigkeit bzw. Lebensdauer der Schaltung gesteigert
werden kann. Zudem kann die Verlustleistung durch die
Substratdicke einstellbar vorgegeben werden.
Wegen des geringen thermischen Ausdehnungskoeffizienten
des Decksubstrats wird die Beständigkeit gegenüber Tem
peraturänderungen stark verbessert.
Die Halbleiteranordnungen sind strommäßig höher belast
bar; da durch das Decksubstrat eine wesentlich größere
Fläche zur Stromaufnahme als bei den dünnen Bonddrähten
zur Verfügung steht, ist auch die Stromdichte wesent
lich geringer.
Die Halbleiteranordnungen können beidseitig auf dem
Decksubstrat gekennzeichnet bzw. codiert werden; dies
kann als Hilfe beim Einbau in eine Schaltung, aber auch
bei der Identifizierung der Halbleiteranordnung von
Vorteil sein.
Die Erfindung und dessen Herstellungsprozeß sollen nach
stehend anhand eines Ausführungsbeispiels näher beschrie
ben werden.
In der Fig. 1 ist als Halbleiteranordnung ein Dioden
array dargestellt, bei dem mehrere Dioden-Halbleiter
elemente gleichzeitig mittels eines Decksubstrats kon
taktiert werden.
Die Fig. 2 zeigt das fertige Diodenarray, bei dem
Grundsubstrat und Decksubstrat miteinander verbunden
sind.
Auf das keramische Grundsubstrat 1, das beispielsweise
aus Al2O3 besteht, werden gemäß des gewünschten Layouts
Leiterbahnen und Anschlußflächen 3, 4 aus Silberpaste
im Siebdruckverfahren aufgedruckt; die Anordnung wird
getrocknet und bei einer Temperatur von beispielsweise
850°C gebrannt.
Das Decksubstrat 2 wird mit entsprechenden Prozeßschrit
ten gleichzeitig gemäß des gewünschten Layouts mit Lei
terbahnverbindungen und Anschlußflächen 5, die den kon
ventionellen Bondverbindungen entsprechen, strukturiert
und verarbeitet.
Auf Grundsubstrat 1 und Decksubstrat 2 wird nun Lotpa
ste, beispielsweise Zinnpaste, aufgetragen, das Grund
substrat mit den Halbleiterelementen 6 bestückt und die
bereits vereinzelten Decksubstrate 2 aufgesetzt. Mit
tels eines Reflow-Lötverfahrens wird die Zinnpaste auf
geschmolzen und Grundsubstrat 1 und Decksubstrat 2
gleichzeitig gelötet.
Nach einem Reinigungs-Prozeß im Waschbad werden die be
reits, beispielsweise mittels Lasern, vorgeritzten Sub
stratkörper zu einzelnen Halbleiteranordnungen, in die
sem Falle Diodenarrays, vereinzelt; auf das Grundsub
strat 1 werden externe Anschlüsse 7 aufgeschoben und
angelötet.
Zum Schutz gegen Umwelteinflüsse erfolgt noch ein Ein
tauchen in Klarlack, mit dem eine Versiegelung der Bau
elemente erreicht wird.
Die fertige zusammengebaute Halbleiteranordnung ist in
der Fig. 2 dargestellt; Grundsubstrat 1 und Decksub
strat 2 sind zusammengefügt, der gemeinsame Verbindungs
steg 8 der Lötanschlüsse 7 wird abgeschnitten, so daß
das Diodenarray in eine Schaltung eingebaut werden
kann.
Alternativ zu der beschriebenen Ausführungsform ist es
auch denkbar, auf das Grundsubstrat und/oder das Deck
substrat statt der Lotpaste einen Leitkleber aufzubrin
gen und das Reflow-Lötverfahren ganz oder teilweise
durch einen Klebe-Prozeßschritt zu ersetzen.
Es ist möglich, auch andere Halbleiteranordnungen mit
dem erfindungsgemäßen Decksubstrat zu kontaktieren,
wobei die Kontaktierung durch Wahl der Leitbahnkonfigu
ration beliebig vorgegeben werden kann.
Beispielsweise bei Transistoren können zwei einzelne
Kontakte pro Halbleiterelement und ein allen Transisto
ren gemeinsamer Anschlußkontakt angebracht werden.
Denkbar wäre es dann beispielsweise, die Leitbahnkonfi
guration des Decksubstrats so zu gestalten, daß die An
schlußflächen derart geteilt werden, daß zwei Elektro
den pro Transistoren gleichzeitig über das Decksubstrat
kontaktiert werden und daß die dritte Elektrode bei
allen Transistoren gemeinsam über das Grundsubstrat
kontaktiert wird.
Claims (10)
1. Halbleiteranordnung, bei der auf einem Grundsubstrat
(1) mehrere Halbleiterelemente (6) angeordnet sind,
wobei zwischen jedem Halbleiterelement (6) und einer
oder mehreren auf dem Grundsubstrat angeordneten elek
trisch leitenden Anschlußflächen (3, 4) mindestens
eine erste elektrisch leitende Verbindung zustande
kommt, dadurch gekennzeichnet, daß ein alle Halbleiter
elemente (6) bedeckendes Decksubstrat (2) vorgesehen
ist, das eine Leitbahnkonfiguration mit einer oder meh
reren elektrisch leitenden Anschlußflächen (5) besitzt,
die zu allen Halbleiterelementen (6) gleichzeitig min
destens eine zweite elektrisch leitende Verbindung her
stellt.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekenn
zeichnet, daß Grundsubstrat (1) und Decksubstrat (2)
aus einem isolierenden Material mit einander zugewand
ten Anschlußflächen bestehen, daß die Anschlußflächen
(5) auf dem Decksubstrat (2) mit den Halbleiterelemen
ten (6) auf dem Grundsubstrat (1) elektrisch leitend
verbunden sind, und daß seitlich am Grundsubstrat (1)
externe Anschlüsse (7) mit den auf dem Grundsubstrat
(1) befindlichen Anschlußflächen (3, 4) verbunden sind.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Anschlußflächen (5) auf dem
Decksubstrat (2) einerseits mit einer oder mehreren
Anschlußflächen (3, 4) auf dem Grundsubstrat (1) und
andererseits mit Halbleiterelementen (6) auf dem Grund
substrat (1) elektrisch leitend verbunden sind.
4. Halbleiteranordnung nach einem der Ansprüche 1 bis
3, dadurch gekennzeichnet, daß das Decksubstrat (2) das
Grundsubstrat (1) mit Ausnahme der Verbindungsstelle
zwischen den externen Anschlüssen (7) und den Anschluß
flächen (3, 4) auf dem Grundsubstrat (1) vollständig
bedeckt.
5. Halbleiteranordnung nach einem der Ansprüche 1 bis
4, dadurch gekennzeichnet, daß die Halbleiterelemente
(6) Dioden mit je einem PN-Übergang sind, wobei jede
Diode eine erste elektrisch leitende Verbindung entwe
der zu voneinander getrennten, auf dem isolierenden
Grundsubstrat (1) befindlichen Einzel-Anschlußflächen
(3) oder zu einer gemeinsamen Anschlußfläche (4) auf
dem Grundsubstrat (1) besitzt, daß über die Leitbahn
konfiguration mit Anschlußflächen (5) auf dem Decksub
strat (2) jeweils zwei Dioden auf unterschiedlichen
Anschlußflächen (3, 4) des Grundsubstrats antiparallel
verschaltet werden, und daß alle Anschlußflächen (3, 4)
des Grundsubstrats (1) am seitlichen Rand des Grund
substrats (1) mit externen Anschlüssen (7) verbunden
sind.
6. Halbleiteranordnung nach einem der Ansprüche 1 bis
5, dadurch gekennzeichnet, daß das Decksubstrat (2) aus
einem Material mit hoher Wärmeleitfähigkeit besteht.
7. Halbleiteranordnung nach Anspruch 6, dadurch gekenn
zeichnet, daß das Decksubstrat (2) aus Aluminiumoxid
besteht.
8. Verfahren zum Herstellen einer Halbleiteranordnung
nach einem der Ansprüche 1 bis 7, dadurch gekennzeich
net, daß vor dem Bestücken der Halbleiterelemente (6)
auf das Grundsubstrat (1) und das Decksubstrat (2) Lot
paste aufgebracht wird, und daß das Grundsubstrat (1)
und Decksubstrat (2) mittels eines Reflow-Lötverfahrens
verbunden werden.
9. Verfahren zum Herstellen einer Halbleiteranordnung
nach einem der Ansprüche 1 bis 7, dadurch gekennzeich
net, daß vor dem Bestücken der Halbleiterelemente (6)
auf das Grundsubstrat (1) und/oder das Decksubstrat (2)
Leitkleber aufgebracht wird, und daß das Grundsubstrat
(1) und Decksubstrat (2) mittels Kleben verbunden wer
den.
10. Verfahren zum Herstellen einer Halbleiteranordnung
nach einem der Ansprüche 1 bis 7, dadurch gekennzeich
net, daß zur Bildung der externen Anschlüsse (7) die
Zungen eines kammförmigen Kontaktierungsstreifens mit
den Anschlußflächen (3, 4) verbunden werden, und daß
der allen Anschlüssen gemeinsame Verbindungssteg (8)
abgetrennt wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19893924823 DE3924823A1 (de) | 1989-07-27 | 1989-07-27 | Halbleiteranordnung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19893924823 DE3924823A1 (de) | 1989-07-27 | 1989-07-27 | Halbleiteranordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3924823A1 true DE3924823A1 (de) | 1991-02-21 |
Family
ID=6385934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19893924823 Ceased DE3924823A1 (de) | 1989-07-27 | 1989-07-27 | Halbleiteranordnung |
Country Status (1)
Country | Link |
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DE (1) | DE3924823A1 (de) |
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