DE3900348C2 - - Google Patents

Description

Die Erfindung betrifft ein universelles Bus-System gemäß dem Oberbegriff des Anspruches 1.

Ein derartiges System ist aus dem Beitrag von G. Schmitt und W. Weiß "Universelles Bussystem für verschiedene Mikroprozessortypen", ELEKTRO- NIK 10/21. 05. 82, Seiten 99 bis 104, bekannt. Das dortige System teilt den Datenbus in eine obere und eine untere Hälfte auf, um wahlweise einen Prozessor mit voller Busbreite an beide Hälften oder einen Prozessor mit halber Busbreite an eine ausgewählte der beiden Hälften anschließen zu können. Neben dem Datenbus ist beim dort vorgestellten System ein Adreßbus vorhanden sowie ein relativ breiter Steuerbus erforderlich. Letzterer enthält eine Quittungsleitung, über die an alle an den Bus angeschlossenen Prozessoren signalisiert wird, wenn der momentan auf den Bus geschaltete Prozessor seine Datenübertragung beendet hat; nun kann gemäß einer Busvergabe-Priorität ein anderer Prozessor auf den Bus zugreifen.

Nachteilig bei einem derartigen Universal-Bussystem für unterschiedliche Prozessoren ist jedoch die relativ niedrige Bus-Übertragungsleistung. Denn die direkt auf den Bus zugreifenden Prozessoren benötigen eine ver­ gleichsweise lange Zeitspanne für die Übermittung ihrer Nachricht von einem sendenden Prozessor (Datenquelle) an einen hörenden Prozessor (Daten­ senke).

In Erkenntnis dieser Gegebenheiten liegt der Erfindung die Aufgabe zu­ grunde, ein Bus-System gattungsgemäßer Art derart auszulegen, daß sich bei vergrößerter Freizügigkeit der anschließbaren peripheren Teilnehmer und einfacher Struktur der Interface- oder Anpaßschaltung ein für Real­ zeit-Anwendungen geeignetes Hochgeschwindigkeits-Bussystem erstellen läßt, bei dem die Zugriffs-Zeitdauer von der Peripherie auf den Bus mini­ miert wird und dadurch der Bus in der Regel für einen Zugriff frei ist, also seine Bus-spezifisch hohe Übertragungseigenschaft auch tatsächlich in der Kommunikation zwischen peripheren Teilnehmern realisieren kann.

Eine solche Problematik wird weder angesprochen noch gelöst, wenn gemäß GB 22 02 351 A an einen zentralen Prozessor ein Datenbus ange­ schlossen ist, der wahlweise Daten in voller Bitbreite oder in zweimal halber Bitbreite führen kann, gesteuert über einen zwischen dem Prozessor und dem Bus-Anschluß angeordneten System-Umschalter, der selbst vom Prozessor nach Maßgabe der zu empfangenden bzw. abzugeben­ den Datenbreite umgesteuert wird. Auch ein Kanalumschalter für die Steuerung der Datenübertragung, wie er in der US-PS 36 29 856 Anwen­ dung findet, kann als solcher nicht dazu beitragen, das Problem zu lösen, hinsichtlich ihrer Datenbreite und insbesondere auch ihrer Datengeschwindigkeit sehr unterschiedliche periphere Teilnehmer eines Bus-Systems so miteinander kommunizieren zu lassen, daß eine minimale zeitliche Beanspruchung des Bus auftritt, weil systembedingt langsame Buszugriffe über schnelle Zwischenspeicher beschleunigt werden, während eine Direkt-Umleitung von Daten halber Busbreite den Bus gar nicht zu beanspruchen braucht, wenn die Übertragung sich innerhalb einer Anpaßschaltung vollziehen kann.

Die obengenannte Aufgabe wird erfindungsgemäß im wesentlichen dadurch gelöst, daß das gattungsgemäße universelle Bus-System gemäß dem Kennzeichnungsteil des Anspruches 1 ausgelegt ist.

Nach dieser Lösung arbeiten die in der Datenübertragung vergleichswei­ se langsamen programmierbaren Schaltungen über RAM-Speicher mit ihren Anpaßschaltungen zusammen, während die dagegen vergleichsweise schnellen direkt verdrahteten Peripherie-Schaltungen unmittelbar auf ihre Anpaßschaltung zum Bus geführt sind. Dabei ist die Verbin­ dung zwischen den peripheren Teilnehmern und ihren jeweiligen An­ paßschaltungen über jeweils zwei Kanäle von der halben Busbreite realisiert, und ein Kreuzkoppler in der jeweiligen Anpaßschaltung ermöglicht eine Datenübertragung unmittelbar, ohne Beanspruchung des Bus, von dem einen Kanal zu dem anderen Kanal des selben peri­ pheren Teilnehmers, wenn dieser beispielsweise mit zwei Prozessoren von jeweils halber Bus-Bitbreite ausgestattet ist. Für eine Sollwert- Übermittlung an schnelle Frontend-Teilnehmer wie etwa im Echtzeitbe­ trieb arbeitende Regelschaltungen kann ein dritter oder Sollwert-Kanal vorgesehen sein; so daß zwei Kanäle von je halber Bitbreite für nur das Auslesen aktueller Istwerte in den Bus reserviert sein können. Dieser dritte Kanal kann auch dem Einlesen von Daten in Frontend- Teilnehmer dienen; insoweit diese ohne eigene Intelligenz sind, erfolgt die Lesesteuerung dann über die Anpaßschaltung.

So ist durch die Erfindung eine extrem rasche, von den Anpaßschal­ tungen synchron betriebene Bus-Struktur mit identisch aufgebauten Anpaßschaltungen sogar für unterschiedlich schnelle und unterschied­ lich breite Datenquellen und Datensenken geschaffen, wobei auch die Datensenken eigene Intelligenz aufweisen können. Je zwei periphere Teilnehmer mit nur halber Bitbreite können, trotz Bus-Anschlusses über eine gemeinsame Anpaßschaltung, mit voneinander unabhängigen Datenübertragungen betrieben werden, bei freier Zuordnung von Daten­ sätzen halber Bitbreite zur einen oder zur anderen Hälfte des dem peripheren Teilnehmer zugeordneten Doppel-Kanals. Zweckmäßigerweise werden über die Kanäle und damit gegebenenfalls auch über den Bus bitparallel-wortsequentielle Nachrichten übermittelt, mit Angabe der Daten-Blocklängen und des Datenzieles (hinsichtlich der Identität der empfangenen Teilnehmer und hinsichtlich der Adressen seines Zwischenspeichers) in den eigentlichen Datensätzen vorangehenden Worten. Eine Bitzuordnung der einzelnen empfangenden Teilnehmer ermöglicht die Speisung einer Nachricht auf mehrere periphere Teil­ nehmer parallel, was bei der Generierung der Daten im sendenden Teilnehmer individuell vorgegeben und damit über den Datenbus selbst gesteuert wird, weil diese Information in der übermittelten Nachricht unmittelbar vor dem eigentlichen Datenwort steht. Das erste Datenwort einer Nachricht beinhaltet zweckmäßigerweise die Buszugangs-Kriterien und damit auch eine - gegebenenfalls variable - Arbiter-Priorität. Die transparent strukturierte, in zwei voneinander unabhängigen Kanälen konzipierte Struktur innerhalb einer jeden Anpaßschaltung ermöglicht die rasche Nachrichten-Ausgabe aus einem Zwischenspeicher auf den Bus bei Steuerung im zweiphasigen Takt zur störungsfreien Durchführung von Lese- und Schreibvorgängen auf gegeneinander ver­ setzten Flanken.

Zusätzliche Alternativen und Weiterbildungen sowie weitere Merkmale und Vorteile der Erfindung ergeben sich aus den weiteren Ansprüchen. Auch unter Berücksichtigung der Darlegungen in der Zusammen­ fassung ergibt sich aus nachstehender Beschreibung eines in der Zeichnung unter Beschränkung auf das Wesentliche stark abstrahiertes, als einpoliges Blockschaltbild skizziertes bevorzugtes Realisierungsbeispiel der erfindungsgemäßen Lösung. Es zeigt:

Fig. 1 unterschiedliche Teilnehmer, die über gleiche Anpaßschaltun­ gen an einen Bus angeschlossen sind, und

Fig. 2 in detaillierterer Blockschaltbild-Darstellung den jeweiligen Kreuzkoppler aus den Anpaßschaltungen.

Das in Fig. 1 skizzierte universelle Bus-System B verzichtet, um mit möglichst wenigen parallelen Leitungszügen auszukommen, auf Steuer- und insbesondere auf Adreß-Busse. Stattdessen besteht es lediglich aus einem relativ breiten Daten-Bus von im dargestellten Beispielsfalle 32 Bit Breite. An diesen Bus B sind unterschiedliche Teilnehmer Pi (i=0, 1, . . ., j) über ihnen individuell zugeordnete aber untereinander gleiche Anpaßschaltungen Ii angeschlossen. Allge­ mein läßt sich ein Teilnehmer Pi einschließlich seiner Anpaßschaltung Ii als Datenverarbeitungsmodul DMi charakterisieren. Darin erfolgt die Verbindung zwischen den Teilnehmern Pi und ihren Anpaßschaltungen Ii über einen bis drei Kanäle Ci, u/l/p von je der halben Breite des Bus B. Wenn ein Teilnehmer Pi als Datenquelle (Sender) bzw. als Datensenke (Hörer) Si/Li über einen Prozessor Mi der vollen Bitbreite des Busses B verfügt, ist er an seine Anpaßschaltung Ii über zwei Kanäle Ciu+l von je halber Busbreite angeschlossen (in Fig. 1 bei i=0). Wenn ein Teilnehmer Pi über einen oder mehrere Prozessoren M verfügt, die mit der Hälfte der vollen Bitbreite des Busses B betrieben werden, dann ist jeder davon an seine Anpaßschal­ tung Ii über einen Kanal Ciu bzw. Cil der halben Bus-Bitbreite ange­ schlossen (in Fig. 1 bei i=2). Da jedoch aus physikalischen Gründen die Schreib- bzw. Lesegeschwindigkeit (also die Geschwindigkeit der Datenausgabe beim Senden bzw. der Datenannahme beim Hören) bei Prozessoren M relativ gering ist, verfügt jeder derartige Teilnehmer P noch über einen Speicher R, der im wahlfreien Zugriff (RAM) als Schreib- und als Lesespeicher betrieben werden kann. Alle Daten D und die für die Datenübertragung erforderlichen Hilfsinformationen, also alle Nachrichten N werden deshalb von den Prozessoren M nicht unmittelbar über die Kanäle C an die jeweils zugehörige Anpaßschaltung I übermittelt, sondern zunächst in den schnellen Speicher R eingelesen und dann aus diesem von der Anpaßschaltung I für die eigentliche Übertragung ausgelesen, um für eine Nachrichten-Übermittlung den Bus B nicht länger als unbedingt erforderlich zu beanspruchen, also die Bus-Belegungen pro Datentransfer möglichst gering zu halten und dadurch allen Teilnehmern P bei Bedarf stets möglichst rasch den Buszugang zu ermöglichen. Auch in der Anpaßschaltung I ist jeweils ein Ram-Zwischenspeicher Zi vorgesehen.

Lediglich für den Datenaustausch von oder zu den im Vergleich zu einem Mikroprozessor M sehr schnellen festverdrahteten Schaltungen FE (in Fig. 1 bei i=1) weist der Teilnehmer Pi keinen Schreib-Lese- Speicher R auf; hier werden die Nachrichten N unmittelbar auf den Verbindungs-Kanal Ci zur Anpaßschaltung Ii gegeben und gegebenenfalls dort in den RAM-Zwischenspeicher Zi eingelesen. Die sendende Daten­ quelle Si stellt in diesem Falle beispielsweise ein Meßgerät, etwa den Istwertgeber eines Regelkreises dar, dessen Meßwert-Folge in einem FIFO-Speicher F für den direkten Abruf von der Anpaßschal­ tung Ii bereitgehalten ist. In diesem Beispielsfalle ist einer der Kanäle Ci bzw. ein weiterer Kanal Cib von halber Busbreite für die Eingabe von Daten, etwa von Regelkreissollwerten über die Anpaß­ schaltung Ii in den FE-Empfänger Li vorgesehen.

Zur Vervollständigung der Darstellung ist in der Zeichnung berück­ sichtigt, daß an den Bus B über eine gleiche Anpaßschaltung I auch eine Testeinrichtung T zur laufenden Fehlerprüfung angeschlossen sein kann (in Fig. 1 bei i=j).

Um im wesentlichen mit einem Bus B für allein die maximale Daten-Bit­ breite auszukommen, wird jede Nachricht N aus der Folge dreier bit- paralleler Worte W1 . . . W3 von jeweils der vollen Bus-Breite übertragen. Die Zusammenstellung der Nachricht N aus den Worten W erfolgt im Zwischenspeicher Z der jeweiligen Anpaßschaltung I. Das erste zu übertragende Wort W1 einer Nachricht N (siehe in Fig. 1 unten) besteht im wesentlichen nur aus einer Buszugangs-Information, die von einem Geber A geliefert wird und im einfachsten Falle eine Busvergabe nach einer schaltungsmäßig vorgebbaren, etwa durch die Folge der Identnummern i symbolisierten Prioritätskette durchführen kann. Zweckmäßiger im Sinne optimaler Ausnutzung der gegebenen hohen Bus­ übertragungsrate kann unter Umständen eine aus festen Prioritäten und variablen, datenabhängigen Prioritäten bestehende Busvergabe sein. Die im ersten Wort W1 vom Buszugangsgeber A nicht belegte Bitbreite steht für besondere Steuerungszwecke zur Verfügung bzw. bleibt frei.

Das zweite Wort W2 einer Nachricht N stellt bei diesem Realisierungs­ beispiel eine kombinierte Zieladresse für die Daten D dar, deren Ausgabe aus dem Zwischenspeicher Z in der Anpaßschaltung I gesteuert wird, beispielsweise zur Übertragung über den Bus B bei gegebenem Bus-Zugriff. Diese Adresse besteht aus der Angabe des Zielkanales Ciu/l/b; und aus der Angabe der Speicheradresse Ra des dem Kanal Ci zugeordneten, im Teilnehmer Pi enthaltenen Speichers Ri (für die dortige Zwischenspeicherung bis zum Abruf vom zugeordneten Empfän­ ger Li, falls es sich nicht um eine festverdrahtete Schaltung FE handelt, die direkt über den Rückführ-Kanal Cib gespeist wird). Die Zielinformation im Wort W2 stellt also den Multiplexer-Pfad für die dann mit dem dritten Wort W3 folgende eigentliche Information her, bei der es sich um wenigstens einen Datensatz von halber Bus­ breite (Du und/oder D1) oder um einen Datensatz von voller Busbreite (Du+l) handelt.

Der Datenübertragungspfad wird in der sendenden und in der empfangen­ den Anpaßschaltung Ii jeweils über Kreuzkoppler Ki zwischen einer­ seits den Teilnehmer-Kanälen Ci bzw. den Zwischenspeichern Zi und andererseits den Busanschlußleitungen v hergestellt. Über ein Ein­ gangsgatter G ist sichergestellt, daß nur diejenige Anpaßschaltung Ii über den Bus B mit einer Nachricht N gespeist werden kann, bei der die zugeordnete Kanaladresse Ci zu Beginn des ersten übertragenen Wortes W2 diese Identnummer i angibt. Die zweite Hälfte dieses zweiten (nämlich ersten über den Bus B übertragenen) Wortes W2 steuert dann, wie erwähnt, unter welcher Adresse im Teilnehmer-Speicher R dieses Kanales i die nachfolgenden Daten D (des dritten Wortes W3) abgelegt werden.

Wie aus der detaillierteren Darstellung gemäß Fig. 2 ersichtlich, ist es auch möglich, die auf dem einen Kanal Ci halber Busbreite anstehenden Daten D (beispielsweise Du im Falle i = 2 von Fig. 1) ganz ohne Beanspruchung des Busses B unmittelbar im Kreuzkoppler Ki der Anpaßschaltung Ii auf den zweiten Kanal C, hier auf den unteren Kanal C21, umzulenken; beispielsweise wenn der entsprechende Teilneh­ mer Pi über zwei Prozessoren M halber Bus-Bitbreite verfügt, von denen der untere Li1 als Empfänger und Weiterverarbeiter für die Daten D dienen soll, die im oberen Prozessor Siu als Datenquelle generiert wurden. Dazu enthält der Kreuzkoppler K eine Entkopplungs­ schaltung V aus je einem richtungsabhängig arbeitenden Trennverstärker für den Dateneingang und den Datenausgang auf jeden der beiden Ka­ näle C, mit Ausgangs-Anschluß dieser Kanäle C über einen Kreuz-Mul­ tiplexer M. Über diesen können die beiden Kanäle Cu-Cl halber Bit­ breite über den entsprechenden Teil der Entkopplungsschaltung V direkt zusammengeschlossen werden, so daß ein Datenaustausch zwischen diesen beiden Kanälen C eines Teilnehmers P möglich ist, ohne dafür den Bus B überhaupt zu belegen. Die Entkopplungsschaltung V enthält ferner einen Pfad mit Eingangsgatter E für einen dritten Kanal Cb, der (wie im Zusammenhang mit Fig. 1 erläuterte) für direkte rasche Ansteuerung von Frontend-Schaltungen FE benötigt wird.

So sind über einen Bus B mit, in Bezug auf dessen Bitbreite (u+l), minimaler Leitungsanzahl sehr unterschiedliche Teilnehmer P, wie etwa schnelle festverdrahtete Signalverarbeitungslogiken einerseits und andererseits dagegen langsame Mikroprozessoren, zur Datenaufberei­ tung für extrem schnellen, durch die Lesezeiten der Speicher R be­ stimmten Datenaustausch wahlweise miteinander verbindbar, wobei für den Sonderfall eines Datenaustausches innerhalb eines einzelnen Teilnehmers P nicht einmal der Bus B beansprucht wird. Im Regelfalle findet ein Teilnehmer P für eine gewünschte Nachrichtenübertragung deshalb einen freien Bus B vor, wodurch etwaige Wartezeiten jedenfalls minimal werden. Die in der wort-sequentiellen Nachricht N enthaltene Identitätsnummer i für den Kommunikationskanal C vom bzw. zum Teil­ nehmer P beinhaltet bereits eine Angabe darüber, ob die in dieser Nachricht N mit dem dritten Wort W3 folgenden Daten von halber oder von voller Bitbreite sind, um den Multiplexer-Pfad und die Speicher­ organisation entsprechend vorzubereiten, ohne daß hierfür Steuer­ leitungen neben dem eigentlichen Datenbus B erforderlich sind. Dadurch wird trotz minimaler Leiterzahl eine Busgeschwindigkeit erzielt, wie sie sonst nur im festen Takt-Raster des Synchronbetriebes erreich­ bar ist, nun aber ohne die üblichen Betriebseinschränkungen des starren Synchronbetriebes hinnehmen zu müssen. Denn die Datenpfad- Steuerung wird von der Anpaßschaltung I des jeweiligen peripheren Teilnehmers P, der gerade eine Nachricht N absetzen will, getaktet, nachdem der Buszugriff über den Zugangsgeber A gegeben ist, um den Bus B sogleich nach dem Datenaustausch zwischen zwei Speichern wieder freizugeben. Dieser Nachrichtenaustausch ist auch nicht nur schneller, sondern auch störsicherer als beim asynchronen Busbetrieb, weil beim dortigen Handshake-Verfahren nicht sicherstellbar ist, daß die Schaltvorgänge bereits abgeklungen sind, wenn die Datenübertragung einsetzt.

Darüber hinaus ist die klare Struktur der Anpaßschaltung I mit ihrem Kreuzkoppler K auch wegen ihrer übersichtlichen, wenig verkoppelten Kanal-Struktur von praktischem Vorteil, nämlich wegen minimaler Störquellen und vor allem wegen gedrängter Realisierbarkeit in der Technologie anwendungsspezifischer Standard-Bauelemente (ASICs).

Bezugszeichen-Übersicht

A Buszugangsgeber (Arbitrator),
a Speicheradresse (Zwischenspeicherung von Daten D),
B Bus (volle Bitbreite),
b Rückführ-Kanal (für Sollwerte an FE-Teilnehmer),
C Kanal (halbe Busbreite) zwischen Teilnehmer und Anpaßschaltung,
D Daten (einmal voller oder zweimal halber Bitbreite) als drittes Wort (W3) einer Nachricht,
DM Datenverarbeitungsmodul (mit M, R und I),
E Eingangsgatter für die Adressierung von Anpaßschaltungen bzw. von ihren Eingangs-Entkopplungsschaltungen,
F FIFO-Speicher zwischen den Abfrage-Kanälen und den Sendern fest verdrahteter Teilnehmerschaltungen,
FE fest verdrahtete Schaltung (Frontend-Teilnehmer),
I Anpaßschaltung (Systembus-Interface in ASIC-Technologie),
i Laufindex (0 . . . j) zur Individualisierung bzw. Adressierung der peripheren Teilnehmer (und ihrer Kanäle jeweils halber Bitbreite),
K Kreuzkoppler zur Zusammenführung zweier Kanäle auf den Bus,
KM Kreuzmultiplexer für wahlfreie Datenübertragung halber Bitbreite auf die Kanäle eines Teilnehmers,
l Unterer Teilnehmer-Kanal (halber Bitbreite),
M Mikroprozessor oder sonstiger Datenverarbeitungsmodul (ganzer oder halber Bitbreite) als programmierbarer peripherer Teilnehmer,
N wortsequentielle bitparallele Nachricht,
P peripherer Bussystem-Teilnehmer mit Sender (S) und/oder Empfänger (L) von halber oder ganzer Bitbreite,
R RAM-Speicher zwischen programmierbarem Teilnehmer (Prozessor) und seinen Verbindungs-Kanälen zur Anpaßschaltung,
S Sender (als Datenquelle arbeitender Teilnehmer),
T Testeinrichtung,
u Unterer Kanal halber Busbreite,
v Verbindungsleitung (voller Bitbreite) zwischen Anpaßschaltung und Bus,
V Entkopplungsschaltung für Eingangs- und Ausgangspfade im Kreuzkoppler der Anpaßschaltung,
W wortsequentielle Teil-Nachricht (Buszugriffsinformation, Ziel- und Datenblockinformation sowie Daten),
Z Zwischenspeicher in der Anpaßschaltung zur Ergänzung des dritten und zweiten Wortes einer Nachricht um das erste Wort, wenn die Nachricht nicht innerhalb einer Anpaßschaltung auf den zweiten Kanal übergeben sondern auf den Bus ausgegeben werden soll.

Claims (5)

1. Universelles Bus-System für insbesondere hinsichtlich ihrer Arbeitsgeschwindigkeiten und/oder Datenbreiten unterschiedliche periphere Teilnehmer (Pi), die über Anpaßschaltungen (Ii) an die gesamte Bus-Breite (u+l) oder nur an die halben Bus-Breiten (u bzw. l) anschließbar sind, dadurch gekennzeichnet, daß für unterschiedliche periphere Teilnehmer (Pi) einheitliche Anpaßschaltungen (Ii) vorgesehen sind, in denen jeweils an einen Kreuzkoppler (Ki) einerseits der Bus (B) voller Bitbreite (u+l) und andererseits zwei Teilnehmer-Kanäle (Ci) von jeweils halber Busbreite (u, l) angeschlossen sind, über den, gesteuert über die wortsequentiell bitparallele Nachricht (N) selbst, Datenworte (D) halber Busbreite (u, l) wahlweise auch von einem Teilnehmer- Kanal (Ci) ohne Beanspruchung des Bus (B) unmittelbar auf den anderen Teilnehmer-Kanal (Ci) desselben Teilnehmers (Pi) umlenkbar ist, wobei langsame periphere Teilnehmer (Pi), wie insbesondere programmierbare Prozessoren (M), über schnelle Zwischen-Speicher (Ri), dagegen schnelle periphere Teilnehmer (Pi), wie insbesondere festverdrahtete Schaltungen (FE), unmittelbar über die Teilnehmer-Kanäle (Ci) von jeweils halber Busbreite (u, l) an den Kreuzkoppler (Ki) der jeweils zugeordneten Anpaßschaltung (Ii) angeschlossen sind.

2. Universelles Bus-System nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Anpaßschaltungen (I) über den Bus (B) bitparal­ lele wortsequentielle Nachrichten (N) übertragbar sind, bei denen jeweils Datenworten (D; W3) von zweimal der halben oder einmal der ganzen Busbreite (u, l; u+l) Steuerworte (W2) zur Multiplex-Durch­ schaltung auf den oder die angegebenen peripheren Teilnehmer (Pi) und deren Speicheradressen (Ra) vorangehen, die ihrerseits einem die Arbiter-Priorität enthaltenden Buszugriffswort (W1) folgen.

3. Universelles Bus-System nach Anspruch 2, dadurch gekennzeichnet, daß die Anpaßschaltungen (Ii) mit einem dritten Kanal (Cb) zur Datenübertragung an empfangende Teile einer festverdrahteten Schaltung (FE) zum Datenaustausch zwischen empfangenden Teilen festverdrahteter Schaltungen (FE) in einem peripheren Teilnehmer (Pi) ausgestattet sind.

4. Universelles Bus-System nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß der Kreuzkoppler (Ki) in der Anpaßschaltung (Ii) einen Kreuz­ multiplexer (KM) vor von den Teilnehmer-Kanälen (Ci) fortführenden Entkopp­ lungsschaltungen (V) aufweist.

5. Universelles Bus-System nach einem der vorangegehenden Ansprüche, dadurch gekennzeichnet, daß die Anpaßschaltung (Ii) einen Zwischenspeicher (Zi) für aus den Kanälen (Ci) übernommene Datenwerte (D) mit Zielinformationen (i, a) aufweist, die mit einer Arbiterinformation ergänzbar sind, ehe sie zur Übergabe auf den Bus (B) abgerufen werden.